薄膜トランジスタ基板およびその製造方法
【課題】高い表示品位を有する表示装置用の薄膜トランジスタ基板およびこれらを生産効率よく実現することができる製造方法を提供する。
【解決手段】基板１上の複数の部分に配設された半導体膜２と、半導体膜２上に、該半導体膜２と接し互いに離間して配設されたソース電極およびドレイン電極４と、半導体膜２、ソース電極３およびドレイン電極４を覆うゲート絶縁膜６と、ゲート絶縁膜６を介して、ソース電極３およびドレイン電極４の間に跨るように配設された、ゲート電極７とを有した薄膜トランジスタ２０１と、半導体膜２上に、該半導体膜と接して配設された補助容量電極１０と、下層に半導体膜２を有してソース電極から延在するソース配線３１と、ゲート電極７から延在するゲート配線７１と、ドレイン電極４に電気的に接続された画素電極９と、隣り合う画素の補助容量電極１０どうしを電気的に接続する、補助容量電極接続配線１２とを備えている。
【解決手段】基板１上の複数の部分に配設された半導体膜２と、半導体膜２上に、該半導体膜２と接し互いに離間して配設されたソース電極およびドレイン電極４と、半導体膜２、ソース電極３およびドレイン電極４を覆うゲート絶縁膜６と、ゲート絶縁膜６を介して、ソース電極３およびドレイン電極４の間に跨るように配設された、ゲート電極７とを有した薄膜トランジスタ２０１と、半導体膜２上に、該半導体膜と接して配設された補助容量電極１０と、下層に半導体膜２を有してソース電極から延在するソース配線３１と、ゲート電極７から延在するゲート配線７１と、ドレイン電極４に電気的に接続された画素電極９と、隣り合う画素の補助容量電極１０どうしを電気的に接続する、補助容量電極接続配線１２とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置を構成する薄膜トランジスタ基板およびその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と呼称））をスイッチング素子として用いたＴＦＴアクティブマトリックス基板（以下「ＴＦＴ基板」と呼称）は、例えば液晶を利用した表示装置（以下「液晶表示装置」と呼称）等の電気光学装置に利用される。
【０００３】
ＴＦＴ基板を用いた電気光学装置では高精細化、高品位化などの表示性能の向上に向けた要求と共に、これらの製造を効率的に行うことで低コスト化を図るために製造工程の短縮化が要求されている。
【０００４】
従来より液晶表示装置用のＴＦＴ基板のスイッチング素子には、バックチャネル型ＴＦＴが広く利用されている。液晶表示装置用のバックチャネル型ＴＦＴでは、一般的に、アモルファスシリコン（Ｓｉ）が半導体の活性層として用いられており、逆スタガ型と呼ばれる構造が採用されている。これらのＴＦＴ基板は、通常４回ないし５回の写真製版工程を経て製造される。
【０００５】
一方、上述した製造工程の短縮化の要求に対しては、上記逆スタガ型とは異なるスタガ型と呼ばれる構造を用いて写真製版工程を３回に短縮した製造方法が、例えば特許文献１、特許文献２などに開示されている。
【０００６】
また、表示性能の向上に向けた要求に対しては、近年、従来のＳｉよりも高い移動度を示す酸化物半導体を活性層に用いたＴＦＴの開発が盛んになされるようになっている（特許文献３、４、非特許文献１）。
【０００７】
酸化物半導体材料として、酸化亜鉛（ＺｎＯ）系、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ2Ｏ3）や酸化インジウム（Ｉｎ2Ｏ3）を添加したＩＧＺＯ系などを中心に研究開発が進められている。
【０００８】
上記のような酸化物半導体材料は、シュウ酸やカルボン酸のような弱酸系溶液でエッチングすることが可能であり、パターン加工が容易であるという利点がある。しかし、一方で、ＴＦＴのソース電極やドレイン電極に用いられる一般的な金属膜（Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）をエッチング加工する際に通常用いられる酸系溶液にも容易に溶けてしまう。
【０００９】
従って、酸化物半導体を活性層として用いるＴＦＴを製造する場合は、例えば特許文献５に開示されるように、酸化物半導体の薬液耐性を向上させるための新たな元素を添加したり、酸化物半導体膜や金属膜の膜厚を適性化させることによって、金属膜をエッチングで除去した場合でも、酸化物半導体膜が消失せずに残るようにして製造される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開昭６４−３５５２９号（特開平１−３５５２９号）公報
【特許文献２】特開２００４−２８１６８７号（特許第４５２２６６０号）公報
【特許文献３】特開２００４−１０３９５７号（特許第４１６４５６２号）公報
【特許文献４】特開２００５−７７８２２号公報
【特許文献５】特開２００８−７２０１１号公報
【非特許文献】
【００１１】
【非特許文献１】Ｋｅｎｊｉ Ｎｏｍｕｒａ等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Ｎａｔｕｒｅ ２００４年，第４３２巻，第４８８頁〜第４９２頁
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ＴＦＴ基板を用いた液晶表示装置は、ＴＦＴ基板とこれに対向する対向基板とを貼り合わせ、これらの基板間に液晶が注入されて構成されている。ＴＦＴ基板には水平方向に複数の走査配線（ゲート配線）と、これらに直交する複数の信号配線（ソース配線）によって囲まれる領域にＴＦＴと画素電極が配置され、マトリックス状をなしている。対向基板には一定の電圧が供給される対向電極が形成され、対向電極と画素電極とで挟まれた液晶によって液晶容量が形成されている。
【００１３】
画像は、ＴＦＴ基板の走査配線に水平走査期間ごとに順次走査信号を印加し、さらに垂直方向の信号配線（ソース配線）に順次所定の信号電圧を印加して対応する画素電極に表示電圧を印加する。このとき水平走査のフレーム期間に渡って液晶容量に所定の電荷を保持することによって、１フレーム分の平面画像の表示が実現される。しかしながら、液晶容量に保持される電荷が変動すると、フリッカーやちらつきなどの表示品位の劣化となる現象を発生させてしまう。従って、液晶容量の他にＴＦＴ基板の画素電極に補助容量を形成することによって電荷の変動を軽減して表示品位の劣化を防ぐ構成を採っている。
【００１４】
しかしながら、写真製版工程を３回に短縮した従来のＴＦＴ基板の製造方法では、補助容量を形成することが難しい。例えば上述の特許文献１に開示された製造方法によるＴＦＴ基板では、ＴＦＴや画素電極の構成についての記載（第１図および第５図）はあるが、補助容量の構成に関する記載はない。
【００１５】
また特許文献２に開示された製造方法によるＴＦＴ基板では補助容量の構成が記載されているが、この補助容量は絶縁膜を介して画素電極と対向する対向電極が走査配線層の一部分を利用した形で構成されている（図２８および図２９）。このため補助容量の容量値設計の自由度が小さく、さらには容量値が変動する可能性があり、フリッカーなどの表示品位の劣化に対するマージンが小さくなるという課題が残される。
【００１６】
また、例えば特許文献１、２に開示されたＴＦＴ基板の構成では、下地基板と半導体材料との間には金属膜のような遮光膜が形成されていない構成もある。このために半導体材料として従来のＳｉを用いた場合に、画像表示をするために基板の裏面からバックライト光が入射されると、ＴＦＴのチャネル部にフォトキャリアが発生してＴＦＴスイッチング特性のＯＮ／ＯＦＦ比を劣下させ、表示画像のコントラスト低下やクロストーク、表示ムラを発生させて表示品位を劣化させるという課題がある。
【００１７】
また、特許文献２では、基板と半導体膜との間に遮光膜を形成したＴＦＴ基板の構成（図３１）も開示されているが、新たに遮光膜の形成工程が加わってしまう。
【００１８】
この課題に対しては、半導体材料として従来のＳｉの代わりに例えば酸化物系の半導体材料を用いることで解決可能である。すなわち、酸化物半導体はＳｉに比べると、移動度が高く、また光によるフォトキャリア発生の影響が小さいことから、表示品位の劣化を抑制できる。
【００１９】
しかしながら、このような酸化物半導体を用いたＴＦＴ基板の場合には、上述したように、配線、電極材料となる従来公知の一般的な金属膜との薬液を用いた選択エッチングが困難である。従って、製造のプロセスマージンが小さくなったり、酸化物半導体ＴＦＴの性能を劣化させるなどの課題がある。
【００２０】
本発明は、上記の問題を解決するためになされたものであり、高性能の薄膜トランジスタを備え、高い表示品位を有する表示装置用の薄膜トランジスタ基板、およびこれらを生産効率よく実現することができる製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明に係る薄膜トランジスタ基板の態様は、画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、前記画素のそれぞれは、基板上の複数の部分に配設された半導体膜と、前記基板上の第１の部分の前記半導体膜上に、該半導体膜と接し互いに離間して配設された、第１の導電膜で構成されるソース電極およびドレイン電極と、絶縁膜で構成され、前記半導体膜、前記ソース電極および前記ドレイン電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して、前記ソース電極および前記ドレイン電極の間に跨るように配設された、第２の導電膜で構成されるゲート電極と、を有した薄膜トランジスタと、前記基板上の第２の部分の前記半導体膜上に、該半導体膜と接して配設された前記第１の導電膜で構成される補助容量電極と、下層に前記半導体膜を有して前記ソース電極から延在し、前記第１の導電膜で構成されたソース配線と、前記ゲート電極から延在し、前記第２の導電膜で構成されたゲート配線と、前記ドレイン電極に電気的に接続された、前記第２の導電膜で構成される画素電極と、前記補助容量電極に電気的に接続され、隣り合う前記画素の前記補助容量電極どうしを電気的に接続する、前記第２の導電膜で構成された補助容量電極接続配線とを備え、前記絶縁膜によって、前記補助容量電極および前記ソース配線が覆われ、前記ゲート配線、前記画素電極および補助容量電極接続配線は前記絶縁膜上に配設される。
【００２２】
本発明に係る薄膜トランジスタ基板の製造方法の態様は、画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、基板上に半導体膜および第１の導電膜をこの順に成膜する工程（ａ）と、前記工程（ａ）の後に、第１の写真製版工程により前記第１の導電膜をパターニングし、薄膜トランジスタを構成するソース電極およびドレイン電極と、補助容量電極およびソース配線を形成するとともに、前記ソース電極、前記ドレイン電極、前記補助容量電極および前記ソース配線の下層に、前記半導体膜が残るように前記半導体膜をパターニングする工程（ｂ）と、前記基板上全面に絶縁膜を形成して、前記ソース電極および前記ドレイン電極を覆うゲート絶縁膜を形成する工程（ｃ）と、前記工程（ｃ）の後に、第２の写真製版工程により、前記絶縁膜を貫通して前記ドレイン電極および前記補助容量電極の表面にそれぞれ達する第１および第２の複数のコンタクトホールを形成する工程（ｄ）と、前記工程（ｄ）の後に、前記基板上全面に第２の導電膜を成膜し、第３の写真製版工程により前記第２の導電膜をパターニングし、前記ゲート絶縁膜を介して、前記ソース電極および前記ドレイン電極の間に跨るゲート電極、前記ゲート電極から延在するゲート配線、前記第１のコンタクトホールを介して前記ドレイン電極と電気的に接続された画素電極および前記第２のコンタクトホールを介して前記補助容量電極に電気的に接続され、隣り合う前記画素の前記補助容量電極どうしを電気的に接続する補助容量電極接続配線を形成する工程（ｅ）とを備え、前記工程（ｂ）は、少なくとも２段階の露光量で部分的に異なる膜厚を有する第１のレジストパターンを形成する工程を含み、前記第１のレジストパターンは、前記ソース電極および前記ドレイン電極の間のチャネル部の上方に相当する部分の厚みが、他の部分よりも薄くなるように形成される。
【発明の効果】
【００２３】
本発明に係る薄膜トランジスタ基板の態様によれば、高性能の薄膜トランジスタを備え、高い表示品位を有する表示装置用の薄膜トランジスタ基板を得ることができる。
【００２４】
本発明に係る薄膜トランジスタ基板の製造方法態様によれば、３回の写真製版工程で高性能の薄膜トランジスタを備え、高い表示品位を有する表示装置用の薄膜トランジスタ基板を得ることができ、生産効率を向上させることができる。
【図面の簡単な説明】
【００２５】
【図１】ＴＦＴ基板の全体構成を示す平面図である。
【図２】本発明に係る実施の形態１の薄膜トランジスタ基板の平面構成を模式的に示す平面図である。
【図３】画素の断面構成を模式的に示す断面図である。
【図４】本発明に係る実施の形態１の薄膜トランジスタ基板の製造方法の説明におけるソース電極およびドレイン電極をパターニングした段階での断面図である。
【図５】本発明に係る実施の形態１の薄膜トランジスタ基板の製造方法の説明におけるソース電極およびドレイン電極をパターニングした段階での平面図である。
【図６】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図７】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図８】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図９】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図１０】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図１１】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図１２】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図１３】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する平面図である。
【図１４】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図１５】本発明に係る実施の形態１の薄膜トランジスタ基板の平面構成を模式的に示す平面図である。
【図１６】本発明に係る実施の形態２の薄膜トランジスタの製造方法を説明する断面図である。
【図１７】本発明に係る実施の形態２の薄膜トランジスタの製造方法を説明する断面図である。
【図１８】本発明に係る実施の形態２の薄膜トランジスタの製造方法を説明する断面図である。
【図１９】本発明に係る実施の形態２の薄膜トランジスタの製造方法を説明する断面図である。
【図２０】本発明に係る実施の形態２の薄膜トランジスタの製造方法を説明する断面図である。
【図２１】本発明に係る実施の形態２の薄膜トランジスタの製造方法を説明する断面図である。
【図２２】本発明に係る実施の形態２の薄膜トランジスタの製造方法を説明する断面図である。
【図２３】本発明に係る実施の形態１および２の薄膜トランジスタの変形例の構成を説明する平面図である。
【図２４】本発明に係る実施の形態１および２の薄膜トランジスタの変形例の構成を説明する断面図である。
【図２５】本発明に係る実施の形態１および２の薄膜トランジスタの変形例の構成を説明する平面図である。
【図２６】本発明に係る実施の形態１および２の薄膜トランジスタの変形例の構成を説明する断面図である。
【発明を実施するための形態】
【００２６】
＜実施の形態１＞
本実施の形態に係るＴＦＴ基板は、スイッチング素子として薄膜トランジスタ（Thin Film Transistor）が用いられたアクティブマトリックス基板であるものとして説明する。
【００２７】
なお、ＴＦＴ基板は、液晶表示装置（ＬＣＤ）等の平面型表示装置（フラットパネルディスプレイ）に用いられる。
【００２８】
＜ＴＦＴ基板の全体構成＞
まず、図１を用いてＴＦＴ基板の全体構成について説明する。図１は、ＴＦＴ基板の全体構成を模式的に説明する平面図であり、ここでは、ＬＣＤ用のＴＦＴ基板を例に採っている。
【００２９】
図１に示すＴＦＴ基板２００は、ＴＦＴ２０１がマトリックス状に配列されたＴＦＴアレイ基板であり、表示領域２０２と、表示領域２０２を囲むように設けられた額縁領域２０３とに大きく分けられる。
【００３０】
表示領域２０２には、複数のゲート配線（走査信号線）７１、複数の補助容量電極１０および複数のソース配線（表示信号線）３１が配設され、複数のゲート配線７１は互いに平行に配設され、複数のソース配線３１は、複数のゲート配線７１と直交して交差するように互いに平行に配設されている。図１では、ゲート配線７１が横方向（Ｘ方向）に延在するように配設され、ソース配線３１が縦方向（Ｙ方向）に延在するように配設されている。
【００３１】
そして、隣接するゲート配線７１および隣接するソース配線３１に囲まれた領域が画素２０４となるので、ＴＦＴ基板２００では、画素２０４がマトリックス状に配列された構成となる。
【００３２】
図１においては、一部の画素２０４については、その構成を拡大して示しており、画素２０４内には、少なくとも１つのＴＦＴ２０１が配設されている。ＴＦＴ２０１はソース配線３１とゲート配線７１の交差点近傍に配置され、ＴＦＴ２０１のゲート電極がゲート配線７１に接続され、ＴＦＴ２０１のソース電極がソース配線３１に接続され、ＴＦＴ２０１のドレインは画素電極９に接続されている。また、画素電極９には補助容量２０９が接続され、複数のゲート配線７１のそれぞれと平行に設けられた補助容量配線１０１に、補助容量電極１０が接続されている。
【００３３】
ゲート配線７１と補助容量配線１０１とは交互に配設され、補助容量配線１０１とソース配線３１とは、互いに直交して交差するように配設されている。
【００３４】
ＴＦＴ基板２００の額縁領域２０３には、走査信号駆動回路２０５と表示信号駆動回路２０６とが設けられている。ゲート配線７１は、表示領域２０２から走査信号駆動回路２０５が設けられた側の額縁領域２０３まで延在しており、ゲート配線７１は、ＴＦＴ基板２００の端部で、走査信号駆動回路２０５に接続されている。
【００３５】
ソース配線３１も同様に表示領域２０２から表示信号駆動回路２０６が設けられた側の額縁領域２０３まで延在しており、ソース配線３１は、ＴＦＴ基板２００の端部で、表示信号駆動回路２０６に接続されている。
【００３６】
また、走査信号駆動回路２０５の近傍には、外部との接続基板２０７が配設され、表示信号駆動回路２０６の近傍には、外部との接続基板２０８が配設されている。なお、接続基板２０７および２０８は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００３７】
接続基板２０７および２０８のそれぞれを介して、走査信号駆動回路２０５および表示信号駆動回路２０６に外部からの各種信号が供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線７１に供給する。このゲート信号によって、ゲート配線７１が順次選択される。表示信号駆動回路２０６は、外部からの制御信号や、表示データに基づいて表示信号をソース配線３１に供給する。これにより、表示データに応じた表示電圧を各画素２０４に供給することができる。
【００３８】
なお、走査信号駆動回路２０５と表示信号駆動回路２０６は、ＴＦＴ基板２００上に配置される構成に限られるものではなく、例えば、ＴＣＰ（Tape Carrier Package）で駆動回路を構成し、ＴＦＴ基板２００とは別の部分に配置しても良い。
【００３９】
また、補助容量電極１０は、画素電極９と平面視的に重複（重畳）するように構成され、画素電極９を一方の電極とし、補助容量電極１０を他方の電極として補助容量２０９を形成する。各画素２０４内の補助容量電極１０は、補助容量配線１０１に接続されて結束し、例えば走査信号駆動回路２０５または表示信号駆動回路２０６などから共通電位が供給される。
【００４０】
ＴＦＴ２０１は、画素電極９に表示電圧を供給するためのスイッチング素子として機能し、ゲート電極から入力されるゲート信号によってＴＦＴ２０１のＯＮとＯＦＦが制御される。そして、ゲート電極に所定の電圧が印加され、ＴＦＴ２０１がＯＮする、ソース配線３１から電流が流れるようになる。これにより、ソース配線３１から、ＴＦＴ２０１のドレイン電極に接続された画素電極９に表示電圧が印加され、画素電極９と対向電極（不図示）との間に、表示電圧に応じた電界が生じる。画素電極９と対向電極との間には液晶によって補助容量２０９と並列に液晶容量（不図示）が形成される。なお、ＩＰＳ（In Plane Switching）方式の液晶表示装置の場合、対向電極は、ＴＦＴ基板２００側に配置される。
【００４１】
これらの液晶容量と補助容量２０９によって画素電極９に印加された表示電圧が一定期間保持される。なお、ＴＦＴ基板２００の表面には、配向膜（不図示）が形成されていても良い。
【００４２】
また、ＴＦＴ基板２００には図示されない対向基板が配置される。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリックス（ＢＭ）、対向電極および配向膜等が形成されている。
【００４３】
ＴＦＴ基板２００と対向基板とは、一定の間隙（セルギャップ）を介して貼り合わされる。そして、この間隙に液晶が注入され封止される。すなわち、ＴＦＴ基板２００と対向基板との間に液晶層が挟持される。さらに、ＴＦＴ基板２００および対向基板の外側の面には、偏光板、位相差板等が設けられる。また、以上のように構成された液晶表示パネルの視認側とは反対側には、バックライトユニット等が配設される。ＴＦＴ基板２００が視認側とは反対側、対向基板が視認側に配置されるため、バックライトユニットは、ＴＦＴ基板２００の外側に配置される。
【００４４】
＜液晶表示装置の動作＞
画素電極９と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。
【００４５】
具体的には、バックライトユニットからの光は、ＴＦＴ基板２００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００４６】
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素ごとに表示電圧を変えることによって、液晶表示装置に所望の画像を表示することができる。
【００４７】
＜ＴＦＴ基板の画素の構成＞
次に、図２および図３を参照して、ＴＦＴ基板２００の画素２０４の構成について説明する。図２は、画素２０４の平面構成を模式的に示す平面図であり、図３は、図２におけるＸ−Ｘ線での断面構成(画素ＴＦＴ部の断面構成)、Ｙ−Ｙ線での断面構成（補助容量配線接続部の断面構成）、Ｗ−Ｗ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を、それぞれ（ａ）部、（ｂ）部、（ｃ）部および（ｄ）部として示す断面図である。
【００４８】
図３に示すようにＴＦＴ基板２００は、例えば、ガラス等の透明性絶縁基板である基板１上に形成され、図３の（ｃ）部に示すように、画素ＴＦＴ部には、基板１上に半導体膜２が配設され、その上に金属膜で構成されるソース電極３、ドレイン電極４が間隔を開けて配設され、ソース電極３とドレイン電極４との間の半導体膜２の表面内にチャネル部５が形成される構成となっている。そして、これらを覆うようにゲート絶縁膜６が配設され、さらにゲート絶縁膜６の上部には、下層のＴＦＴチャネル部５上を覆うようにゲート電極７が形成されてＴＦＴ部２０１を構成している。
【００４９】
また、ドレイン電極４上のゲート絶縁膜６には画素ドレインコンタクトホール８が形成され、この画素ドレインコンタクトホール８を介して下層のドレイン電極４と電気的に接続された画素電極９が配設されている。画素電極９のパターンの一部は、ゲート絶縁膜６に覆われた補助容量電極１０のパターンと平面視的に重畳しており、この重畳した領域で補助容量部２０９が形成されている。ゲート電極７と画素電極９は同じ層で構成されている。また、補助容量電極１０は、最下層の半導体膜１４とソース電極３およびドレイン電極４を構成する金属膜とが積層された、積層膜で構成されている。
【００５０】
図２に示すように、複数のソース配線３１は、縦方向（Ｙ方向）に延在するように互いに平行して設けられている。また、ソース配線３１は、各画素におけるＴＦＴ２０１のソース電極３と一体となるように形成されている。また、ソース配線３１は、図３の（ｄ）部に示されるように補助容量電極１０と同様に、最下層の半導体膜１４とソース電極３を構成する金属膜とが積層された積層膜で構成されている。
【００５１】
図２に示されるように補助容量電極１０の平面視形状は、各画素領域で上層の画素電極９のパターンの一部と重畳するようにコの字状（square U-shape）に配置されている。なお、補助容量電極１０はコの字状に限らず、所望の補助容量が得られるのであれば、直線状であってもＬ字状であっても良い。
【００５２】
複数のゲート配線７１は、ソース配線３１と直交するように横方向（Ｘ方向）に延在するように互いに平行して設けられている。また、ゲート配線７１は、各画素におけるＴＦＴ２０１のゲート電極７と一体となるように形成されている。すなわち、ＴＦＴ２０１部分のゲート配線７１がゲート電極７となる。ゲート電極７は、ＴＦＴ２０１の配置に対応して、ゲート配線７１よりも幅広い形状であっても、ゲート配線から分岐して画素領域に突き出した形状であっても良い。
【００５３】
図３の（ｄ）部に示されるように、基板１上の補助容量配線接続部には、互いに隣接する画素にそれぞれ配設された補助容量電極１０の上層のゲート絶縁膜６に補助容量電極接続用コンタクトホール１１を設け、これらの補助容量電極接続用コンタクトホール１１を介して下層のソース配線３１を跨いで各画素間の補助容量電極１０どうしを接続するための補助容量電極接続配線１２が配設されている。
【００５４】
補助容量接続配線１２は、互いに隣接する画素間の補助容量電極１０どうしを鎖状に連結するように配置されており、それにより２本のゲート配線７１間に配列される複数の画素（画素列）に関して電気的に直列に接続された一本の補助容量配線１０１が形成されることとなる。
【００５５】
これにより、画素ごとに独立した補助容量電極１０どうしの連結が容易にでき、複数の補助容量電極１０を結束する配線を製造するための工程が不要となり、製造工程を簡略化できる。
【００５６】
また、各画素列の補助容量配線１０１は、さらに結束されて、例えば走査信号駆動回路２０５（図１）または表示信号駆動回路２０６（図１）などから共通電位が供給される構成となっている。
【００５７】
図３の（ｂ）部に示されるように、基板１上のソース端子部には、ソース配線３１から延長されたソース端子３２が配設されている。ソース端子３２は、最下層の半導体膜１４とソース電極３を構成する金属膜とが積層された積層膜で構成されている。ソース端子３２上のゲート絶縁膜６にはソース端子部コンタクトホール１３が設けられ、このソース端子部コンタクトホール１３を介してソース端子パッド３３がソース端子３２に接続される。ソース端子パッド３３には表示信号駆動回路２０６（図１）が接続され、画像表示信号がソース配線３１に供給される構成となっている。
【００５８】
図３の（ａ）部に示されるように、基板１上のゲート端子部には、ゲート配線７１から延長されたゲート端子７２が形成されている。ゲート端子７２は、基板１上のゲート絶縁膜６上に配設され、ゲート電極７を構成する金属膜で構成されている。ゲート端子７２には走査信号駆動回路２０５（図１）が接続され、走査信号がゲート配線７１に供給される構成となっている。
【００５９】
＜ＴＦＴ基板の製造方法＞
次に、ＴＦＴ基板２００の製造方法について、図４〜図１５を用いて説明する。なお、最終工程を示す断面図は図３に相当し、図３における（ａ）〜（ｄ）の各部は、以下の説明における製造工程を説明する各断面図において同じ部分を指すものとする。
【００６０】
まず、図４の（ｃ）部に示すように、基板１上のＴＦＴ部に半導体膜２をパターニングし、その上に、ソース電極３およびドレイン電極４をパターニングする。ここまでの工程で、図４の（ｂ）部に示すように、ソース端子部ではソース端子３２が形成され、図４の（ｄ）部に示すように、補助容量配線接続部では補助容量電極１０およびソース配線３１が形成され、図４の（ｃ）部に示すように、補助容量部２０９では補助容量電極１０が形成される。
【００６１】
この状態での平面図を図５に示す。図５において、半導体膜２と同じ材質の半導体膜１４でソース配線３１、ソース端子３２および補助容量電極１０の下層膜がパターニングされ、ソース電極３およびドレイン電極４と同じ材質の金属膜で、ソース配線３１、ソース端子３２および補助容量電極１０がパターニングされる。
【００６２】
ここまでの工程を、製造工程を順に示す断面図である図６〜図１１を参照してさらに説明する。
【００６３】
まず、基板１の表面を洗浄液または純水を用いて洗浄する。なお、ここでは厚さ０．６ｍｍのガラス基板を基板１として使用するものとする。洗浄された基板１に、図６に示す工程において非晶質構造の酸化物（以下、ＩＧＺＯと呼称）ターゲットを用いたスパッタリング法で、酸化物半導体膜１４を成膜する。ここでは、Ｉｎ（インジウム）：Ｇａ（ガリウム）：Ｚｎ（亜鉛）：Ｏ（酸素）の原子組成比が１：１：１：４であるＩＧＺＯターゲットを用いる。
【００６４】
この場合、従来のＡｒガスを用いたスパッタリングでは、酸素の原子組成比がターゲットの化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまうことがある。従って、Ａｒガスに酸素（Ｏ2）ガスを混合させてスパッタリングすることが好ましい。本実施の形態では、Ａｒガスに対して分圧比で１０％のＯ2ガスを添加した混合ガスを用いて、スパッタリングするものとし、酸化物半導体膜１４を５０ｎｍの厚さで成膜する。
【００６５】
次に、第１の金属膜１５として３ｍｏｌ％のＮｉを添加したＡｌ−３ｍｏｌ％Ｎｉ合金ターゲットを用いて、公知のＡｒガスを用いたスパッタリング法でＡｌ−３ｍｏｌ％Ｎｉ合金膜を２００ｎｍの厚さで成膜する。
【００６６】
その後、図７に示す第１回目の写真製版工程で第１の金属膜１５上にフォトレジストパターンを形成する。
【００６７】
まず、ノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第１の金属膜１５上に塗布し、厚さ約１．５μｍのフォトレジスト１６を形成する。次に、予め準備したフォトマスク１７を用いてフォトレジスト１６の露光を行う。フォトマスク１７にはＴＦＴの半導体膜、ソース電極、ドレイン電極、ソース配線、ソース端子および補助容量電極膜のパターンを形成するための遮光膜パターンが形成されている。この遮光膜パターンにより露光光が遮られる領域が遮光領域となる。また、フォトマスク１７には、ＴＦＴのチャネル部となる部分では露光光の光強度を低減させる半透過性のパターンが形成されており、この半透過性のパターンにより露光光が減衰した領域が半透過領域となる。
【００６８】
フォトマスク１７を用いてフォトレジスト１６の露光を行った後に、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む有機アルカリ系の現像液を用いて現像を行う。これにより、図８に示すように、ＴＦＴの半導体膜２、ソース電極３、ドレイン電極４、チャネル部５、ソース配線３１、ソース端子３２および補助容量電極１０を形成するためフォトレジストパターン１８を形成することができる。このフォトレジストパターン１８では、半透過性のフォトマスクパターンで露光されたＴＦＴのチャネル部に対応する領域では、未露光領域よりも薄い膜厚でフォトレジストが残存している。本実施の形態では約０．５μｍの膜厚でフォトレジストを残存させている。また、このとき、上記の現像液によって、第１の金属膜１４が、フォトレジストパターン１８をマスクとして同時にエッチングでパターニングされる。すなわち、フォトレジストパターン１８の現像と、第１の金属膜１５のエッチングが同じ工程で行われる。
【００６９】
常温（２３℃）で、例えば、ＴＭＡＨ２．４重量％濃度のアルカリ溶液を現像液として用いた場合、Ａｌ−３ｍｏｌ％Ｎｉ膜は、約１．５ｎｍ／秒の速さでエッチングされる。このため、フォトレジスト現像後、現像時間をさらに１３３秒以上延長することによって、２００ｎｍ厚さのＡｌ−３ｍｏｌ％Ｎｉ膜を完全にエッチングで除去することができる。このように、フォトレジストパターン１８の現像液を第１の金属膜１５のエッチング液として用いることで、製造工程を簡略化することができる。
【００７０】
なお、フォトレジストは、ポジ型の場合、露光した部分は変質してレジスト現像液で溶解するが、遮光された部分はレジスト現像液で溶解することはなく、規定の現像時間（一般的に６０〜１２０秒）経過後に、ある程度現像処理を延長したとしてもフォトレジストパターンが大きく影響を受けることはない。
【００７１】
なお、上述した延長の現像時間は、２００ｎｍの厚さのＡｌ−３ｍｏｌ％Ｎｉ膜をエッチングするための計算上の時間であり、実際には、エッチング速さや膜厚のバラツキを考慮して、上記時間の１．２５倍から３倍程度（オーバーエッチング時間２５％から２００％）で処理することが望ましく、上限値としては約４００秒（３９９秒）程度となる。
【００７２】
特許文献５に開示されているように、本実施の形態で用いたＩＧＺＯ膜をはじめとする種々の酸化物半導体膜１４は、酸溶液に非常に溶けやすい。従って、酸化物半導体膜１４と金属膜１５との選択エッチングが不可能であり、パターン加工が非常に難しいことが知られている。しかしながら、これらの酸化物半導体膜１４は、ＴＭＡＨのようなアルカリ溶液には溶けない。このため、有機アルカリ系の現像液を用いることで、酸化物半導体膜１４をエッチングすることなく、上層のＡｌ−３ｍｏｌ％Ｎｉ膜１５だけをエッチングで除去することが可能となる。これにより、パターンの加工精度を向上することができる。
【００７３】
また、従来、ＩＧＺＯ膜のような酸化物膜をＡｌ系メタルと積層あるいは接触させた場合には、フォトレジストの有機アルカリ現像液中での現像において、両者の膜を電極とする電池反応が起こり、Ａｌ系メタルが酸化腐食、ＩＧＺＯ膜が還元腐食してパターン不良を発生させるという問題があった。
【００７４】
しかしながら、本実施の形態のように、ＡｌにＮｉを添加したＡｌ−３ｍｏｌ％Ｎｉ膜を用いて、これをアルカリ現像液中でエッチングすることで、従来のＡｌ系メタルで問題となっていた電池反応を防止することができる。従って、ＩＧＺＯ膜を還元腐食させることなく良好な選択エッチングをすることが可能となる。
【００７５】
次に、図９に示す工程において、フォトレジストパターン１８をマスクとして酸化物半導体膜１４をエッチングでパターニングする。このエッチング工程では、シュウ酸５重量％濃度の水溶液を用いる。この場合は、常温（２３℃）で約１ｎｍ／秒の速さでＩＧＺＯ酸化物半導体膜がエッチングされる。なお、上述のシュウ酸水溶液に限らず一般的に公知のシュウ酸溶液ではＡｌ−３ｍｏｌ％Ｎｉで構成される第１の金属膜１５は溶けない。このため、ＩＧＺＯで構成される酸化物半導体膜だけを選択的にエッチングすることが可能となり、パターンの加工精度を向上することができる。
【００７６】
このエッチングにより、半導体膜２と、ソース配線３１、ソース端子３２および補助容量電極１０の下層膜がパターニングされる。
【００７７】
次に、図１０に示す工程において、基板１の表面に対して酸素ガスプラズマを用いてレジストアッシングを行う。このレジストアッシングは、ＴＦＴのチャネル部に対応する領域の膜厚が薄くなっているフォトレジストだけを除去して、他の未露光部ではフォトレジストが残るように実施する。これにより、チャネル部に対応する領域以外ではフォトレジストパターン１８が薄くなってフォトレジストパターン１９となる。
【００７８】
次に、図１１に示す工程において、このフォトレジストパターン１９をマスクとして、再びＴＭＡＨ２．４重量％濃度のアルカリ現像液を用いて第１の金属膜１５だけを選択的にエッチングする。これによってＴＦＴのチャネル部に対応する領域の第１の金属膜１５が除去（バックチャネルエッチング）され、ＴＦＴのチャネル部５が規定される。その後、アミン系のレジスト剥離液を用いてレジストパターン１９を剥離除去することにより、図４および図５に示すようなＴＦＴの半導体膜２、ソース電極３、ドレイン電極４、チャネル部５、ソース配線３１、ソース端子３２および補助容量電極１０のパターンが基板１上に形成される。
【００７９】
次に、図１２に示す工程において、例えば、化学的気相成膜（ＣＶＤ）法を用いてゲート絶縁膜６を成膜する。具体的には、約２５０℃の基板加熱条件下で厚さ３００ｎｍの窒化シリコン（ＳｉＮ）膜を成膜する。
【００８０】
その後、第２回目の写真製版工程でフォトレジストパターンを形成して、ＳｉＮ膜をパターニングする。すなわち、フォトレジストパターンをマスクとして用いて、ＳｉＮ膜をエッチングする。このエッチング工程では、公知のフッ素系ガスを用いたドライエッチング法を用いる。これにより、ドレイン電極４上に画素ドレインコンタクトホール８、補助容量電極１０上に補助容量電極接続用コンタクトホール１１およびソース端子３２上にソース端子部コンタクトホール１３を形成する。その後、フォトレジストパターンを除去することで、図１２および図１３に示すように、複数のコンタクトホール８、１１、１３を有するゲート絶縁膜６を形成することができる。
【００８１】
次に、図１４に示す工程において、第２の導電膜として透明導電膜１２０を成膜する。本実施の形態では、透明導電膜１２０としてＩＺＯ（酸化インジウムＩｎ2Ｏ3＋酸化亜鉛ＺｎＯ）膜を、公知のＡｒガスを用いたスパッタリング法で、厚さ１００ｎｍの厚さに成膜する。
【００８２】
次いで、第３回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ＩＺＯ膜１２０をエッチングする。これにより、図３および図１５に示すように、ゲート電極７、画素電極９、補助容量電極接続用配線１２およびソース端子パッド３３が形成される。このエッチング工程では、公知のシュウ酸系溶液によるウエットエッチングを用いることができる。エッチング後にフォトレジストパターンを除去する。
【００８３】
以上説明したように、本実施の形態に係るＴＦＴ基板の製造方法によれば、３回の写真製版工程だけでＴＦＴ基板２００を得ることができる。
【００８４】
完成させたＴＦＴ基板２００の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるためのポリイミド等で構成される。また、カラーフィルタや配向膜を備えた対向基板を準備し、ＴＦＴ基板２００と対向基板とを貼り合わせる。そして、上記のスペーサによって両基板間に隙間を形成し、そこに液晶を注入保持する。さらに両基板の外側に偏光板、位相差板およびバックライトユニット等を配設する。これにより液晶表示装置を完成させることができる。
【００８５】
＜効果＞
完成した液晶表示装置のＴＦＴ基板には、最下層にＴＦＴの半導体膜２が形成されているため、半導体膜にはバックライトユニットからの光が直接入射するが、半導体膜２として、ＩＧＺＯ酸化物系半導体膜を用いているので、半導体膜２にＳｉを用いた場合のようなフォトキャリア発生によるＴＦＴ特性のＯＮ／ＯＦＦ比の劣下の影響が少ないＴＦＴ基板を実現することができる。
【００８６】
従って、下地基板と半導体膜２との間に遮光膜を形成する必要がなく、当該遮光膜を形成するための製造工程の増加を招くことなく、コントラスト比が高く、表示ムラのない高表示品質を有する液晶表示装置を実現することができる。
【００８７】
また、移動度の高い酸化物系半導体膜を用いたＴＦＴ基板を実現することができるので、動作速度の速いＴＦＴ基板、およびそれを用いた液晶表示装置を高い歩留まりで製造することができる。
【００８８】
もちろん、本発明に係るＴＦＴ基板は、液晶表示装置以外の表示装置に利用しても良い。例えば、有機ＥＬ（electroluminescence）ディスプレイ装置等の電気光学表示装置に利用することができる。
【００８９】
また、表示装置以外の半導体部品等に用いられる薄膜トランジスタ、アクティブマトリックス基板に利用することも可能である。
【００９０】
また、本実施の形態では、第１の金属膜１５として、Ａｌ−３ｍｏｌ％Ｎｉ膜を用いたことによって、有機アルカリ薬液で比較的速いエッチング速度をもってエッチング可能となる。このため、下層の酸化物系（あるいは窒化物系）半導体膜にダメージを与えることなく選択エッチングが可能となるという効果と共に、一般的なＡｌ膜では酸化物半導体膜２との接触によりオーミックコンタクト特性が劣化するという問題を発生させずに、酸化物半導体膜２との電気的なオーミックコンタクト特性を良好にすることができる。
【００９１】
また、第１の金属膜１５に接して形成される上層のＩＺＯ膜などで構成される透明導電膜（画素電極９、ソース端子パッド３３）とのコンタクト特性についてもより良好なものとすることができる。
【００９２】
＜変形例＞
なお、第１の金属膜１５の材料は、Ａｌ−３ｍｏｌ％Ｎｉ膜に限定されるものではない。例えば、Ａｌに添加する元素はＮｉに限らず、周期律で同じ１０族に属するパラジウム（Ｐｄ）、白金（Ｐｔ）であっても良い。
【００９３】
また、これらＮｉ、Ｐｄ、Ｐｔの２種類以上をＡｌに添加しても良い。Ａｌにこれらの元素を添加することによって、ＴＭＡＨを含むアルカリ溶液（現像液）でＩＧＺＯ膜を腐食させることなくエッチングすることが可能となる。
【００９４】
また、添加量も３ｍｏｌ％に限らず、０．５ｍｏｌ％以上であればＴＭＡＨを含むアルカリ現像液でエッチングすることが可能である。なお、添加量が１０ｍｏｌ％を超えると、Ａｌ合金膜中でＡｌＮｉ、ＡｌＰｄ、およびＡｌＰｔの化合物相が析出する割合が多くなり、これらがアルカリ現像液でエッチング残となってエッチング不良を引き起こす可能性もある。従って、Ａｌに添加するＮｉ、Ｐｄ、およびＰｔの添加総量は０．５ｍｏｌ％以上１０ｍｏｌ％以下とすることが望ましい。このようにすることで、有機アルカリ現像液によるエッチングレートを向上させることができ、エッチングし易くすることができる。
【００９５】
また、ＴＭＡＨ溶液のＴＭＡＨ濃度は、２．４重量％に限らず、例えば液温が１０℃から５０℃までの間において、０．２重量％以上２５重量％以下の範囲とすることができる。ＴＭＡＨ濃度が０．２重量％未満の場合は、上記Ａｌ合金膜であってもエッチングレートが著しく低下してエッチングが困難となる。一方で、ＴＭＡＨ濃度が２５重量％を超える場合は、フォトレジストパターン１６へのダメージが大きくなり、パターン不良を起こす可能性がある。
【００９６】
なお、ＴＭＡＨ濃度が２．４重量％でない場合でも、下層の酸化物半導体膜２および上層のＩＺＯ膜などで構成される透明導電膜（画素電極９、ソース端子パッド３３）とのコンタクト特性についても良好なものとする効果は変わらない。
【００９７】
また、酸化物半導体膜１４と接する第１の金属膜１５をＡｌ膜で構成しても良い。この場合、Ａｌ膜にはＮ原子やＯ原子を添加する。Ｎ原子やＯ原子の添加は、反応性スパッタリング法を用いて行うことができる。
【００９８】
例えば、ＡｒガスにＮ2ガスやＯ2ガスを添加した混合ガスを用いて、反応性スパッタリングを行う。これにより、Ｎ原子やＯ原子をＡｌ膜に添加することができる。
【００９９】
Ｎ原子やＯ原子の添加量は、Ａｌ膜が導電性を有する範囲に止めるのが好ましい。例えば比抵抗値の上限として従来より電極膜として一般的に用いられてきたＴｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗやこれらの合金膜の値を基準として２００μΩｃｍ以下に設定した場合、Ｎ原子は４０ａｔ％以下、Ｏ原子は１５ａｔ％以下とすることが好ましい。
【０１００】
また２００μΩｃｍを超えない範囲でＮ原子とＯ原子の両方を添加しても良い。この場合でも上述の実施の形態１と同様の効果を得ることができる。
【０１０１】
さらには上述したＮｉ、Ｐｄ、Ｐｔを含むＡｌ合金膜にさらにＮ原子やＯ原子を添加しても良い。このようにＡｌ膜やＡｌ合金膜を、Ｎ原子やＯ原子を含む導電膜とすることによって、電気的なオーミックコンタクト特性を良好にすることができる。すなわち、下層の酸化物半導体膜２とのコンタクト特性、ならびに上層のＩＺＯ膜などで構成される透明導電膜（画素電極９、ソース端子パッド３３）とのコンタクト特性をより良好にすることができ、ＴＦＴ特性や画素の表示特性を向上させることができる。
【０１０２】
なお、Ｎ原子とＯ原子の添加量は、Ｎ2ガスやＯ2ガスの分圧を調整することで、制御することができる。
【０１０３】
以上のように酸化物半導体膜１４上に接して形成される、Ａｌ膜やＡｌ合金膜で構成されるソース電極およびドレイン電極について、少なくとも酸化物半導体膜１４と接する面において、窒素を含む導電性のアルミニウム、あるいはこれを主成分とする膜を有するＡｌ膜とした構成を採用することにより、実施の形態１と同様に下層の酸化物系（あるいは窒化物系）半導体膜にダメージを与えることなく選択エッチングできるという効果を得ることができる。また、一般的なＡｌ膜では酸化物半導体膜２（あるいは窒化物系半導体膜）との接触によりオーミックコンタクト特性が劣化する問題を解決し、下層の酸化物半導体膜２（あるいは窒化物系半導体膜）および上層のＩＺＯ膜などで構成される透明導電膜（画素電極９、ソース端子パッド３３）とのコンタクト特性について良好にすることができる。
【０１０４】
＜実施の形態２＞
以上説明した実施の形態１においては、第１の導電膜１５をＡｌ合金膜で構成する例を説明したが、実施の形態２に係るＴＦＴ基板２００では、第１の導電膜１５を、Ｃｕ膜もしくはＣｕを主成分とするＣｕ合金膜で構成している。以下、Ｃｕ膜もしくはＣｕを主成分とするＣｕ合金膜をＣｕ膜と総称する。なお、その他、実施の形態１と同じの構成については同じ符号を付し、重複する説明は省略する。
【０１０５】
＜ＴＦＴ基板の製造方法＞
以下、実施の形態２に係るＴＦＴ基板２００の製造方法について、図４、５、図１６〜図２２を用いて説明する。なお、最終工程を示す断面図は図３に相当し、図３における（ａ）〜（ｄ）の各部は、以下の説明における製造工程を説明する各断面図において同じ部分を指すものとする。
【０１０６】
まず、図４の（ｃ）部に示すように、基板１上のＴＦＴ部に半導体膜２をパターニングし、その上に、ソース電極３およびドレイン電極４をパターニングする。ここまでの工程で、図４の（ｂ）部に示すように、ソース端子部ではソース端子３２が形成され、図４の（ｄ）部に示すように、補助容量配線接続部では補助容量電極１０およびソース配線３１が形成され、図４の（ｃ）部に示すように、補助容量部２０９では補助容量電極１０が形成される。
【０１０７】
この状態での平面図を図５に示す。図５において、半導体膜２と同じ材質の半導体膜１４でソース配線３１、ソース端子３２および補助容量電極１０の下層膜がパターニングされ、ソース電極３およびドレイン電極４と同じ材質の金属膜で、ソース配線３１、ソース端子３２および補助容量電極１０がパターニングされる。
【０１０８】
ここまでの工程を、製造工程を順に示す断面図である図１６〜図２２を参照してさらに説明する。
【０１０９】
まず、基板１の表面を洗浄液または純水を用いて洗浄する。なお、ここでは厚さ０．６ｍｍのガラス基板を基板１として使用するものとする。洗浄された基板１に、図１６に示す工程において非晶質構造の酸化物（以下、ＩＧＺＯと呼称）ターゲットを用いたスパッタリング法で、酸化物半導体膜１４を成膜する。ここでは、Ｉｎ（インジウム）：Ｇａ（ガリウム）：Ｚｎ（亜鉛）：Ｏ（酸素）の原子組成比が１：１：１：４であるＩＧＺＯターゲットを用いる。
【０１１０】
この場合、従来のＡｒガスを用いたスパッタリングでは、酸素の原子組成比がターゲットの化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまうことがある。従って、Ａｒガスに酸素（Ｏ2）ガスを混合させてスパッタリングすることが好ましい。本実施の形態では、Ａｒガスに対して分圧比で１０％のＯ2ガスを添加した混合ガスを用いて、スパッタリングするものとし、酸化物半導体膜１４を５０ｎｍの厚さで成膜する。
【０１１１】
次に、第１の金属膜１５として純Ｃｕ膜をスパッタリング法で成膜する。このスパッタリングでは、純Ａｒガスを用いて、厚さ２００ｎｍの純Ｃｕ膜を成膜する。
【０１１２】
その後、図１７に示す第１回目の写真製版工程で第１の金属膜１５上にフォトレジストパターンを形成する。
【０１１３】
まず、ノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第１の金属膜１５上に塗布し、厚さ約１．５μｍのフォトレジスト１６を形成する。次に、予め準備したフォトマスク１７を用いてフォトレジスト１６の露光を行う。フォトマスク１７にはＴＦＴの半導体膜、ソース電極、ドレイン電極、ソース配線、ソース端子および補助容量電極膜のパターンを形成するための遮光膜パターンが形成されている。この遮光膜パターンにより露光光が遮られる領域が遮光領域となる。また、フォトマスク１７には、ＴＦＴのチャネル部となる部分では露光光の光強度を低減させる半透過性のパターンが形成されており、この半透過性のパターンにより露光光が減衰した領域が半透過領域となる。
【０１１４】
フォトマスク１７を用いてフォトレジスト１６の露光を行った後に、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む有機アルカリ系の現像液を用いて現像を行う。これにより、図１８に示すように、ＴＦＴの半導体膜２、ソース電極３、ドレイン電極４、チャネル部５、ソース配線３１、ソース端子３２および補助容量電極１０を形成するためフォトレジストパターン１８を形成することができる。
【０１１５】
このフォトレジストパターン１８では、半透過性のフォトマスクパターンで露光されたＴＦＴのチャネル部に対応する領域では、未露光領域よりも薄い膜厚でフォトレジストが残存している。本実施の形態では約０．５μｍの膜厚でフォトレジストを残存させている。
【０１１６】
次に、図１９に示す工程において、フォトレジストパターン１８をマスクとして、第１の導電膜１５をエッチングでパターニングする。このエッチングでは、過硫酸アンモニウム０．３重量％の水溶液を含む液温２３℃の薬液をエッチャントとして用いる。この場合、純Ｃｕ膜で構成される第１の金属膜１５は、約１ｎｍ／秒の速さでエッチングされる。一方で、ＩＧＺＯで構成される酸化物半導体膜１４は、過硫酸アンモニウム系溶液にはエッチングされにくい。従って、過硫酸アンモニウムを含む溶液を用いることで、図１９に示すように、Ｃｕで構成される第１の導電膜１５だけを選択的にエッチングすることができる。
【０１１７】
次に、図２０に示す工程において、フォトレジストパターン１８をマスクとして酸化物半導体膜１４をエッチングでパターニングする。このエッチング工程では、シュウ酸５重量％濃度の水溶液を用いる。この場合は、常温（２３℃）で約１ｎｍ／秒の速さでＩＧＺＯ酸化物半導体膜がエッチングされる。なお、上述のシュウ酸水溶液に限らず一般的に公知のシュウ酸溶液ではＣｕ膜あるいはＣｕを主成分とするＣｕ合金膜で構成される第１の金属膜１５は溶けない。このため、ＩＧＺＯで構成される酸化物半導体膜１４だけを選択的にエッチングすることが可能となり、パターンの加工精度を向上することができる。
【０１１８】
このエッチングにより、半導体膜２と、ソース配線３１、ソース端子３２および補助容量電極１０の下層膜がパターニングされる。
【０１１９】
次に、図２１に示す工程において、基板１の表面に対して酸素ガスプラズマを用いてレジストアッシングを行う。このレジストアッシングは、ＴＦＴのチャネル部に対応する領域の膜厚が薄くなっているフォトレジストだけを除去して、他の未露光部ではフォトレジストが残るように実施する。これにより、チャネル部に対応する領域以外ではフォトレジストパターン１８が薄くなってフォトレジストパターン１９となる。
【０１２０】
次に、図２２に示す工程において、このフォトレジストパターン１９をマスクとして、再び過硫酸アンモニウム０．３重量％の水溶液を含む液温２３℃の薬液を用いて第１の金属膜１５だけを選択的にエッチングする。これによってＴＦＴのチャネル部に対応する領域の第１の金属膜が除去（バックチャネルエッチング）されＴＦＴのチャネル部５が規定される。その後、アミン系のレジスト剥離液を用いてレジストパターン１９を剥離除去することにより、図４および図５に示すようなＴＦＴの半導体膜２、ソース電極３、ドレイン電極４、チャネル部５、ソース配線３１、ソース端子３２および補助容量電極１０のパターンが基板１上に形成される。
【０１２１】
その後、図１２〜図１４を用いて説明した工程を経て、図３および図１５に示すように、ゲート電極７、画素電極９、補助容量電極接続用配線１２およびソース端子パッド３３が形成され、３回の写真製版工程だけでＴＦＴ基板２００を得ることができる。
【０１２２】
＜効果＞
第１の導電膜１５を、Ｃｕ膜もしくはＣｕを主成分とするＣｕ合金膜で構成することで、Ａｌ合金膜で構成する場合に比べて配線抵抗値を１／５〜１／２程度に低くすることができる。このため、表示パネルの大型化（配線が長くなる）や、画素数が多くなる高精細化（配線幅が狭くなる）に対し、Ｃｕ系膜の方が、同じ膜厚で比較した場合、配線の高抵抗化に伴う信号遅延（映像信号波形のくずれなど）による表示品質劣化に対するマージンが高くなる。
【０１２３】
例えば、材料固有の比抵抗値はＣｕ膜およびＣｕ−Ｍ合金膜（Ｍ組成１０ｍｏｌ％以下）では、１．７〜５μΩｃｍ程度であるのに対し、Ａｌ−Ｎｉ（ＰｔあるいはＰｄを組成１０ｍｏｌ％以下で含む）合金膜では３．５〜１０μΩｃｍ程度となる。
【０１２４】
＜変形例＞
なお、第１の金属膜１５の材料として純Ｃｕを用いたが、第１金属膜１５の材料は、これに限定されるものではない。例えば、ＣｕにＴｉ、Ｖ、Ｃｒ、Ｍｎ、ＦｅおよびＮｉの何れか１種以上を添加したＣｕ合金膜を用いても良い。
【０１２５】
ここで添加物の添加量の上限値は、配線抵抗を考慮して１０ｍｏｌ％以下を目安とする。また、下限値は、これらの添加物がＣｕ合金膜のパターン形成後に行う２００〜３５０℃の熱処理によって表面保護膜として析出するのに最低必要な量となるように設定し、例えば、表面保護膜の膜厚がＣｕ合金膜の膜厚の１％程度（Ｃｕ合金の膜厚が２００ｎｍなら２ｎｍ）とするならば、原子数比で１ａｔ％（＝１ｍｏｌ％）とする。
【０１２６】
これらのＣｕ合金膜は、上述したように２００〜３５０℃の熱処理を行うことにより、添加元素がＣｕ合金膜の表面に析出してＣｕ合金の表面全体を覆うように保護膜を形成するため、下層の酸化物半導体膜２とのコンタクト特性、ならびに上層のＩＺＯ膜などで構成される透明導電膜（画素電極９、ソース端子パッド３３）とのコンタクト特性をより良好にすることができる。
【０１２７】
また、少なくとも酸化物半導体膜１４と接するＣｕ膜またはＣｕ合金膜にＮ原子やＯ原子を添加するようにしても良い。Ｎ原子やＯ原子の添加は、反応性スパッタリング法を用いて行うことができる。
【０１２８】
例えば、ＡｒガスにＮ2ガスやＯ2ガスを添加した混合ガスを用いて、反応性スパッタリングを行う。これにより、Ｎ原子やＯ原子をＣｕ合金膜に添加することができる。
【０１２９】
Ｎ原子やＯ原子の添加量は、Ｃｕ合金膜が導電性を有する範囲に止めるのが好ましい。例えば比抵抗値の上限として従来より電極膜として一般的に用いられてきたＴｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗやこれらの合金膜の値を基準として２００μΩｃｍ以下に設定した場合、Ｎ原子は４０ａｔ％以下、Ｏ原子は１５ａｔ％以下とすることが好ましい。
【０１３０】
また２００μΩｃｍを超えない範囲でＮ原子とＯ原子の両方を添加しても良い。この場合でも上述の実施の形態１と同様の効果を得ることができる。
【０１３１】
さらには上述したＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、およびＮｉの何れか１種以上を含むＣｕ合金にさらにＮ原子やＯ原子を添加しても良い。このようにＣｕ膜やＣｕ合金膜にさらにＮ原子やＯ原子を含む合金膜とすることによって、電気的なオーミックコンタクト特性を良好にすることができる。すなわち、下層の酸化物半導体膜２とのコンタクト特性、ならびに上層のＩＺＯ膜などで構成される透明導電膜（画素電極９、ソース端子パッド３３）とのコンタクト特性をより良好にすることができ、ＴＦＴ特性や画素の表示特性を向上させることができる。
【０１３２】
なお、Ｎ原子とＯ原子の添加量は、Ｎ2ガスやＯ2ガスの分圧を調整することで、制御することができる。
【０１３３】
以上のように酸化物半導体膜１４上に接して形成される、Ｃｕ膜やＣｕ合金膜で構成されるソース電極およびドレイン電極について、少なくとも酸化物半導体膜１４と接する面において、Ｃｕ膜やＣｕ合金膜にさらにＮ原子やＯ原子を含む合金膜とする膜を有するＣｕ膜とした構成を採用することにより、実施の形態２と同様に下層の酸化物系（あるいは窒化物系）半導体膜にダメージを与えることなく選択エッチング、もしくは同時エッチングが可能となり、良好なパターン形状に加工することができるとともに、一般的なＣｕ膜では酸化物半導体膜２（あるいは窒化物系半導体膜）との接触によりオーミックコンタクト特性が劣化する問題を解決し、下層の酸化物半導体膜２（あるいは窒化物系半導体膜）および上層のＩＺＯ膜などで構成される透明導電膜（画素電極９、ソース端子パッド３３）とのコンタクト特性について良好にすることができる。
【０１３４】
また過硫酸アンモニウム溶液の過硫酸アンモニウム濃度は０．３重量％に限らず、例えば液温が１０℃から５０℃までの間において、０．０２重量％以上１０重量％以下の範囲とすることができる。過硫酸アンモニウム溶液の濃度が０．０２重量％未満の場合は、上記Ｃｕ合金膜のエッチングレートが著しく低下してエッチングが困難となる。一方で、過硫酸アンモニウム濃度が１０重量％を超える場合は、Ｃｕ合金膜のサイドエッチング量（レジストパターンの端部からＣｕ合金膜パターンの端部までの後退量）が大きくなり、平面パターンにおけるパターンの加工精度を低下させる可能性がある。
【０１３５】
また、実施の形態１および２では、ＴＦＴを構成する半導体膜２として、酸化インジウム、酸化ガリウム、酸化亜鉛で構成される酸化物半導体（ＩＧＺＯ）を適用した例を説明したが、材料は、これらに限定されるものではない。
【０１３６】
基本的には、バックライト光に対して透光性を有し光吸収が少ない半導体膜、言い換えればフォトキャリアによる光リークの影響が少ない半導体膜であれば、本構造のように透明ガラス基板上に半導体膜を直接形成した場合でも、基板裏面からのバックライト光照射時の光リーク電流によるＴＦＴ特性の劣化の影響が少ないという効果が得られる。このため、例えば１３族元素を主成分とした窒化物半導体、あるいはこれらの酸化物、窒化物の混合物で構成される半導体を適用することが可能である。
【０１３７】
ここで、窒化物半導体としては、Ａｌ−Ｎ、Ｇａ−Ｎ、Ｉｎ−Ｎなどの２元系窒化物およびこれらの混合物を主成分とするものが挙げられ、酸化物半導体では、Ｉｎ−Ｇａ−Ｏ、Ａｌ−Ｉｎ−Ｏなどの３元系酸化物およびこれらの混合物を主成分とするものが挙げられる。
【０１３８】
なお、半導体膜２として窒化物半導体を使用する場合、ＩＧＺＯ系のような酸化物半導体に比べると、酸薬液に対する耐性が向上するため、例えばシュウ酸よりも強酸であるリン酸とシュウ酸などを主成分とする混酸水溶液を用いる。この混酸水溶液は、Ａｌ合金膜やＣｕ合金膜もエッチングできるので、第１の導電膜１５と半導体膜１４を同時にエッチングすることができる。
【０１３９】
Ｎ原子およびＯ原子の少なくとも一方を含む酸化物系あるいは窒化物系の半導体膜であれば適用可能であり、これらを用いた場合でも、実施の形態１および２と同様の効果を得ることが可能である。また、非Ｓｉ系の半導体膜２を用いることによって、高性能のＴＦＴを得ることができる。
【０１４０】
なお、本明細書において、主成分とは、物質を構成する２種類以上の成分のうち、最も組成比の多い成分のことと定義する。
【０１４１】
＜その他の変形例＞
以上説明した実施の形態１および２においては、第２の導電膜としてＩＺＯで構成される透明導電膜を用いてゲート電極７、ゲート配線７１、画素電極９、補助容量電極接続用配線１２およびソース端子パッド３３を形成する例を説明したが、例えば、図２３および図２４に示すように、ゲート電極７およびゲート配線７１を透明導電膜と金属膜の２層以上の積層膜で形成するようにしても良い。
【０１４２】
すなわち、図２３および図２４の（ｃ）部に示すように、ゲート電極７およびゲート配線７１を透明導電膜１２０の上に金属膜７０が積層された構成としても良い。これにより、ゲート配線７１の電気抵抗値を低減することができるので、表示装置の大型化に対応することが可能となる。
【０１４３】
さらに、例えば、図２５および図２６に示すように、補助容量電極接続配線１２も同様に透明導電膜と金属膜の２層以上の積層膜で形成するようにしても良い。
【０１４４】
すなわち、図２５および図２６の（ｄ）部に示すように、補助容量電極接続配線１２を透明導電膜１２０の上に金属膜７０が積層された構成としても良い。これにより、補助容量配線１２の電気抵抗値を低減することができ、表示装置の大型化に対応することが可能となる。
【０１４５】
上記のような構成は、例えば、第２の導電膜として、透明導電膜と金属膜をこの順に成膜した後に、実施の形態１における図６〜図１１を用いて説明した工程、あるいは実施の形態２における図１６〜図２２を用いて説明した工程と同様の２層膜のパターニング工程を実施することによって得ることができる。
【０１４６】
より具体的には、第３回目の写真製版工程により、図８または図１８で説明したレジストパターン１６のように、部分的に異なる膜厚を有するフォトレジストパターンを形成する。当該フォトレジストパターンは、ゲート電極７およびゲート配線７１の上方に相当する部分の厚みが、他の部分よりも厚くなるように形成されており、これを用いることで、ゲート電極７およびゲート配線７１の上には金属膜７０を残し、他の部分では、金属膜７０を除去する。
【０１４７】
すなわち、ゲート電極７およびゲート配線７１の上方以外の部分で厚みが薄くなったフォトレジストパターンに対して、図１０および図２１を用いて説明したように、酸素ガスプラズマを用いてレジストアッシングを行う。このレジストアッシングにより、膜厚が薄くなっているフォトレジストだけを除去して、膜厚が厚い他の部分ではフォトレジストを残す。これにより、ゲート電極７およびゲート配線７１の上方以外の部分ではフォトレジストパターンがなくなる。これをエッチングマスクとして金属膜７０をエッチングすることで、ゲート電極７およびゲート配線７１の上にのみ金属膜７０を残すことができる。
【０１４８】
この方法で、図２５および図２６に示すように、補助容量電極接続配線１２も透明導電膜と金属膜の２層以上の積層膜で形成することができる。
【０１４９】
また、実施の形態１および２においては、ＴＦＴを構成するための半導体膜２として、酸化物半導体膜１４、窒化物半導体あるいはこれらの酸化物、窒化物の混合物で構成される半導体などの非Ｓｉ系の半導体膜を用いた場合の効果について説明を行った。しかし、半導体膜２としては、フォトキャリアによる光リークの影響が少ない半導体膜であれば実施の形態１、２と同様に下地基板と半導体膜２との間に遮光膜を形成することによる製造工程の増加を招くことなく、表示ムラのない高表示品質を有する液晶表示装置を実現することができる。
【０１５０】
従って、半導体膜２としては、汎用される半導体材料であるＳｉ、より具体的には、アモルファスシリコンあるいは結晶性シリコンであっても、膜厚を適宜薄膜化するなどの光リークの影響を低減する調整を行えば用いることが可能である。
【０１５１】
この場合には、半導体膜２を薄膜化したことと、半導体膜２に酸化物系半導体膜と比較して移動度の劣るＳｉを用いたことにより発生するＴＦＴのＯＮ特性の劣化と、それに伴うコントラスト比の劣化などが若干生ずるものの、それ以外の効果については、実施の形態１、２と同様の効果を得ることができる。
【０１５２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【０１５３】
１ 基板、２ 半導体膜、３ ソース電極、４ ドレイン電極、５ チャネル部、６ ゲート絶縁膜、７ ゲート電極、１０ 補助容量電極、１２ 補助容量電極接続配線、３１ ソース配線、７１ ゲート配線、２００ ＴＦＴアレイ基板。
【技術分野】
【０００１】
本発明は表示装置を構成する薄膜トランジスタ基板およびその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と呼称））をスイッチング素子として用いたＴＦＴアクティブマトリックス基板（以下「ＴＦＴ基板」と呼称）は、例えば液晶を利用した表示装置（以下「液晶表示装置」と呼称）等の電気光学装置に利用される。
【０００３】
ＴＦＴ基板を用いた電気光学装置では高精細化、高品位化などの表示性能の向上に向けた要求と共に、これらの製造を効率的に行うことで低コスト化を図るために製造工程の短縮化が要求されている。
【０００４】
従来より液晶表示装置用のＴＦＴ基板のスイッチング素子には、バックチャネル型ＴＦＴが広く利用されている。液晶表示装置用のバックチャネル型ＴＦＴでは、一般的に、アモルファスシリコン（Ｓｉ）が半導体の活性層として用いられており、逆スタガ型と呼ばれる構造が採用されている。これらのＴＦＴ基板は、通常４回ないし５回の写真製版工程を経て製造される。
【０００５】
一方、上述した製造工程の短縮化の要求に対しては、上記逆スタガ型とは異なるスタガ型と呼ばれる構造を用いて写真製版工程を３回に短縮した製造方法が、例えば特許文献１、特許文献２などに開示されている。
【０００６】
また、表示性能の向上に向けた要求に対しては、近年、従来のＳｉよりも高い移動度を示す酸化物半導体を活性層に用いたＴＦＴの開発が盛んになされるようになっている（特許文献３、４、非特許文献１）。
【０００７】
酸化物半導体材料として、酸化亜鉛（ＺｎＯ）系、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ2Ｏ3）や酸化インジウム（Ｉｎ2Ｏ3）を添加したＩＧＺＯ系などを中心に研究開発が進められている。
【０００８】
上記のような酸化物半導体材料は、シュウ酸やカルボン酸のような弱酸系溶液でエッチングすることが可能であり、パターン加工が容易であるという利点がある。しかし、一方で、ＴＦＴのソース電極やドレイン電極に用いられる一般的な金属膜（Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）をエッチング加工する際に通常用いられる酸系溶液にも容易に溶けてしまう。
【０００９】
従って、酸化物半導体を活性層として用いるＴＦＴを製造する場合は、例えば特許文献５に開示されるように、酸化物半導体の薬液耐性を向上させるための新たな元素を添加したり、酸化物半導体膜や金属膜の膜厚を適性化させることによって、金属膜をエッチングで除去した場合でも、酸化物半導体膜が消失せずに残るようにして製造される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開昭６４−３５５２９号（特開平１−３５５２９号）公報
【特許文献２】特開２００４−２８１６８７号（特許第４５２２６６０号）公報
【特許文献３】特開２００４−１０３９５７号（特許第４１６４５６２号）公報
【特許文献４】特開２００５−７７８２２号公報
【特許文献５】特開２００８−７２０１１号公報
【非特許文献】
【００１１】
【非特許文献１】Ｋｅｎｊｉ Ｎｏｍｕｒａ等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Ｎａｔｕｒｅ ２００４年，第４３２巻，第４８８頁〜第４９２頁
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ＴＦＴ基板を用いた液晶表示装置は、ＴＦＴ基板とこれに対向する対向基板とを貼り合わせ、これらの基板間に液晶が注入されて構成されている。ＴＦＴ基板には水平方向に複数の走査配線（ゲート配線）と、これらに直交する複数の信号配線（ソース配線）によって囲まれる領域にＴＦＴと画素電極が配置され、マトリックス状をなしている。対向基板には一定の電圧が供給される対向電極が形成され、対向電極と画素電極とで挟まれた液晶によって液晶容量が形成されている。
【００１３】
画像は、ＴＦＴ基板の走査配線に水平走査期間ごとに順次走査信号を印加し、さらに垂直方向の信号配線（ソース配線）に順次所定の信号電圧を印加して対応する画素電極に表示電圧を印加する。このとき水平走査のフレーム期間に渡って液晶容量に所定の電荷を保持することによって、１フレーム分の平面画像の表示が実現される。しかしながら、液晶容量に保持される電荷が変動すると、フリッカーやちらつきなどの表示品位の劣化となる現象を発生させてしまう。従って、液晶容量の他にＴＦＴ基板の画素電極に補助容量を形成することによって電荷の変動を軽減して表示品位の劣化を防ぐ構成を採っている。
【００１４】
しかしながら、写真製版工程を３回に短縮した従来のＴＦＴ基板の製造方法では、補助容量を形成することが難しい。例えば上述の特許文献１に開示された製造方法によるＴＦＴ基板では、ＴＦＴや画素電極の構成についての記載（第１図および第５図）はあるが、補助容量の構成に関する記載はない。
【００１５】
また特許文献２に開示された製造方法によるＴＦＴ基板では補助容量の構成が記載されているが、この補助容量は絶縁膜を介して画素電極と対向する対向電極が走査配線層の一部分を利用した形で構成されている（図２８および図２９）。このため補助容量の容量値設計の自由度が小さく、さらには容量値が変動する可能性があり、フリッカーなどの表示品位の劣化に対するマージンが小さくなるという課題が残される。
【００１６】
また、例えば特許文献１、２に開示されたＴＦＴ基板の構成では、下地基板と半導体材料との間には金属膜のような遮光膜が形成されていない構成もある。このために半導体材料として従来のＳｉを用いた場合に、画像表示をするために基板の裏面からバックライト光が入射されると、ＴＦＴのチャネル部にフォトキャリアが発生してＴＦＴスイッチング特性のＯＮ／ＯＦＦ比を劣下させ、表示画像のコントラスト低下やクロストーク、表示ムラを発生させて表示品位を劣化させるという課題がある。
【００１７】
また、特許文献２では、基板と半導体膜との間に遮光膜を形成したＴＦＴ基板の構成（図３１）も開示されているが、新たに遮光膜の形成工程が加わってしまう。
【００１８】
この課題に対しては、半導体材料として従来のＳｉの代わりに例えば酸化物系の半導体材料を用いることで解決可能である。すなわち、酸化物半導体はＳｉに比べると、移動度が高く、また光によるフォトキャリア発生の影響が小さいことから、表示品位の劣化を抑制できる。
【００１９】
しかしながら、このような酸化物半導体を用いたＴＦＴ基板の場合には、上述したように、配線、電極材料となる従来公知の一般的な金属膜との薬液を用いた選択エッチングが困難である。従って、製造のプロセスマージンが小さくなったり、酸化物半導体ＴＦＴの性能を劣化させるなどの課題がある。
【００２０】
本発明は、上記の問題を解決するためになされたものであり、高性能の薄膜トランジスタを備え、高い表示品位を有する表示装置用の薄膜トランジスタ基板、およびこれらを生産効率よく実現することができる製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明に係る薄膜トランジスタ基板の態様は、画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、前記画素のそれぞれは、基板上の複数の部分に配設された半導体膜と、前記基板上の第１の部分の前記半導体膜上に、該半導体膜と接し互いに離間して配設された、第１の導電膜で構成されるソース電極およびドレイン電極と、絶縁膜で構成され、前記半導体膜、前記ソース電極および前記ドレイン電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して、前記ソース電極および前記ドレイン電極の間に跨るように配設された、第２の導電膜で構成されるゲート電極と、を有した薄膜トランジスタと、前記基板上の第２の部分の前記半導体膜上に、該半導体膜と接して配設された前記第１の導電膜で構成される補助容量電極と、下層に前記半導体膜を有して前記ソース電極から延在し、前記第１の導電膜で構成されたソース配線と、前記ゲート電極から延在し、前記第２の導電膜で構成されたゲート配線と、前記ドレイン電極に電気的に接続された、前記第２の導電膜で構成される画素電極と、前記補助容量電極に電気的に接続され、隣り合う前記画素の前記補助容量電極どうしを電気的に接続する、前記第２の導電膜で構成された補助容量電極接続配線とを備え、前記絶縁膜によって、前記補助容量電極および前記ソース配線が覆われ、前記ゲート配線、前記画素電極および補助容量電極接続配線は前記絶縁膜上に配設される。
【００２２】
本発明に係る薄膜トランジスタ基板の製造方法の態様は、画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、基板上に半導体膜および第１の導電膜をこの順に成膜する工程（ａ）と、前記工程（ａ）の後に、第１の写真製版工程により前記第１の導電膜をパターニングし、薄膜トランジスタを構成するソース電極およびドレイン電極と、補助容量電極およびソース配線を形成するとともに、前記ソース電極、前記ドレイン電極、前記補助容量電極および前記ソース配線の下層に、前記半導体膜が残るように前記半導体膜をパターニングする工程（ｂ）と、前記基板上全面に絶縁膜を形成して、前記ソース電極および前記ドレイン電極を覆うゲート絶縁膜を形成する工程（ｃ）と、前記工程（ｃ）の後に、第２の写真製版工程により、前記絶縁膜を貫通して前記ドレイン電極および前記補助容量電極の表面にそれぞれ達する第１および第２の複数のコンタクトホールを形成する工程（ｄ）と、前記工程（ｄ）の後に、前記基板上全面に第２の導電膜を成膜し、第３の写真製版工程により前記第２の導電膜をパターニングし、前記ゲート絶縁膜を介して、前記ソース電極および前記ドレイン電極の間に跨るゲート電極、前記ゲート電極から延在するゲート配線、前記第１のコンタクトホールを介して前記ドレイン電極と電気的に接続された画素電極および前記第２のコンタクトホールを介して前記補助容量電極に電気的に接続され、隣り合う前記画素の前記補助容量電極どうしを電気的に接続する補助容量電極接続配線を形成する工程（ｅ）とを備え、前記工程（ｂ）は、少なくとも２段階の露光量で部分的に異なる膜厚を有する第１のレジストパターンを形成する工程を含み、前記第１のレジストパターンは、前記ソース電極および前記ドレイン電極の間のチャネル部の上方に相当する部分の厚みが、他の部分よりも薄くなるように形成される。
【発明の効果】
【００２３】
本発明に係る薄膜トランジスタ基板の態様によれば、高性能の薄膜トランジスタを備え、高い表示品位を有する表示装置用の薄膜トランジスタ基板を得ることができる。
【００２４】
本発明に係る薄膜トランジスタ基板の製造方法態様によれば、３回の写真製版工程で高性能の薄膜トランジスタを備え、高い表示品位を有する表示装置用の薄膜トランジスタ基板を得ることができ、生産効率を向上させることができる。
【図面の簡単な説明】
【００２５】
【図１】ＴＦＴ基板の全体構成を示す平面図である。
【図２】本発明に係る実施の形態１の薄膜トランジスタ基板の平面構成を模式的に示す平面図である。
【図３】画素の断面構成を模式的に示す断面図である。
【図４】本発明に係る実施の形態１の薄膜トランジスタ基板の製造方法の説明におけるソース電極およびドレイン電極をパターニングした段階での断面図である。
【図５】本発明に係る実施の形態１の薄膜トランジスタ基板の製造方法の説明におけるソース電極およびドレイン電極をパターニングした段階での平面図である。
【図６】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図７】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図８】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図９】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図１０】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図１１】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図１２】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図１３】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する平面図である。
【図１４】本発明に係る実施の形態１の薄膜トランジスタの製造方法を説明する断面図である。
【図１５】本発明に係る実施の形態１の薄膜トランジスタ基板の平面構成を模式的に示す平面図である。
【図１６】本発明に係る実施の形態２の薄膜トランジスタの製造方法を説明する断面図である。
【図１７】本発明に係る実施の形態２の薄膜トランジスタの製造方法を説明する断面図である。
【図１８】本発明に係る実施の形態２の薄膜トランジスタの製造方法を説明する断面図である。
【図１９】本発明に係る実施の形態２の薄膜トランジスタの製造方法を説明する断面図である。
【図２０】本発明に係る実施の形態２の薄膜トランジスタの製造方法を説明する断面図である。
【図２１】本発明に係る実施の形態２の薄膜トランジスタの製造方法を説明する断面図である。
【図２２】本発明に係る実施の形態２の薄膜トランジスタの製造方法を説明する断面図である。
【図２３】本発明に係る実施の形態１および２の薄膜トランジスタの変形例の構成を説明する平面図である。
【図２４】本発明に係る実施の形態１および２の薄膜トランジスタの変形例の構成を説明する断面図である。
【図２５】本発明に係る実施の形態１および２の薄膜トランジスタの変形例の構成を説明する平面図である。
【図２６】本発明に係る実施の形態１および２の薄膜トランジスタの変形例の構成を説明する断面図である。
【発明を実施するための形態】
【００２６】
＜実施の形態１＞
本実施の形態に係るＴＦＴ基板は、スイッチング素子として薄膜トランジスタ（Thin Film Transistor）が用いられたアクティブマトリックス基板であるものとして説明する。
【００２７】
なお、ＴＦＴ基板は、液晶表示装置（ＬＣＤ）等の平面型表示装置（フラットパネルディスプレイ）に用いられる。
【００２８】
＜ＴＦＴ基板の全体構成＞
まず、図１を用いてＴＦＴ基板の全体構成について説明する。図１は、ＴＦＴ基板の全体構成を模式的に説明する平面図であり、ここでは、ＬＣＤ用のＴＦＴ基板を例に採っている。
【００２９】
図１に示すＴＦＴ基板２００は、ＴＦＴ２０１がマトリックス状に配列されたＴＦＴアレイ基板であり、表示領域２０２と、表示領域２０２を囲むように設けられた額縁領域２０３とに大きく分けられる。
【００３０】
表示領域２０２には、複数のゲート配線（走査信号線）７１、複数の補助容量電極１０および複数のソース配線（表示信号線）３１が配設され、複数のゲート配線７１は互いに平行に配設され、複数のソース配線３１は、複数のゲート配線７１と直交して交差するように互いに平行に配設されている。図１では、ゲート配線７１が横方向（Ｘ方向）に延在するように配設され、ソース配線３１が縦方向（Ｙ方向）に延在するように配設されている。
【００３１】
そして、隣接するゲート配線７１および隣接するソース配線３１に囲まれた領域が画素２０４となるので、ＴＦＴ基板２００では、画素２０４がマトリックス状に配列された構成となる。
【００３２】
図１においては、一部の画素２０４については、その構成を拡大して示しており、画素２０４内には、少なくとも１つのＴＦＴ２０１が配設されている。ＴＦＴ２０１はソース配線３１とゲート配線７１の交差点近傍に配置され、ＴＦＴ２０１のゲート電極がゲート配線７１に接続され、ＴＦＴ２０１のソース電極がソース配線３１に接続され、ＴＦＴ２０１のドレインは画素電極９に接続されている。また、画素電極９には補助容量２０９が接続され、複数のゲート配線７１のそれぞれと平行に設けられた補助容量配線１０１に、補助容量電極１０が接続されている。
【００３３】
ゲート配線７１と補助容量配線１０１とは交互に配設され、補助容量配線１０１とソース配線３１とは、互いに直交して交差するように配設されている。
【００３４】
ＴＦＴ基板２００の額縁領域２０３には、走査信号駆動回路２０５と表示信号駆動回路２０６とが設けられている。ゲート配線７１は、表示領域２０２から走査信号駆動回路２０５が設けられた側の額縁領域２０３まで延在しており、ゲート配線７１は、ＴＦＴ基板２００の端部で、走査信号駆動回路２０５に接続されている。
【００３５】
ソース配線３１も同様に表示領域２０２から表示信号駆動回路２０６が設けられた側の額縁領域２０３まで延在しており、ソース配線３１は、ＴＦＴ基板２００の端部で、表示信号駆動回路２０６に接続されている。
【００３６】
また、走査信号駆動回路２０５の近傍には、外部との接続基板２０７が配設され、表示信号駆動回路２０６の近傍には、外部との接続基板２０８が配設されている。なお、接続基板２０７および２０８は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００３７】
接続基板２０７および２０８のそれぞれを介して、走査信号駆動回路２０５および表示信号駆動回路２０６に外部からの各種信号が供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線７１に供給する。このゲート信号によって、ゲート配線７１が順次選択される。表示信号駆動回路２０６は、外部からの制御信号や、表示データに基づいて表示信号をソース配線３１に供給する。これにより、表示データに応じた表示電圧を各画素２０４に供給することができる。
【００３８】
なお、走査信号駆動回路２０５と表示信号駆動回路２０６は、ＴＦＴ基板２００上に配置される構成に限られるものではなく、例えば、ＴＣＰ（Tape Carrier Package）で駆動回路を構成し、ＴＦＴ基板２００とは別の部分に配置しても良い。
【００３９】
また、補助容量電極１０は、画素電極９と平面視的に重複（重畳）するように構成され、画素電極９を一方の電極とし、補助容量電極１０を他方の電極として補助容量２０９を形成する。各画素２０４内の補助容量電極１０は、補助容量配線１０１に接続されて結束し、例えば走査信号駆動回路２０５または表示信号駆動回路２０６などから共通電位が供給される。
【００４０】
ＴＦＴ２０１は、画素電極９に表示電圧を供給するためのスイッチング素子として機能し、ゲート電極から入力されるゲート信号によってＴＦＴ２０１のＯＮとＯＦＦが制御される。そして、ゲート電極に所定の電圧が印加され、ＴＦＴ２０１がＯＮする、ソース配線３１から電流が流れるようになる。これにより、ソース配線３１から、ＴＦＴ２０１のドレイン電極に接続された画素電極９に表示電圧が印加され、画素電極９と対向電極（不図示）との間に、表示電圧に応じた電界が生じる。画素電極９と対向電極との間には液晶によって補助容量２０９と並列に液晶容量（不図示）が形成される。なお、ＩＰＳ（In Plane Switching）方式の液晶表示装置の場合、対向電極は、ＴＦＴ基板２００側に配置される。
【００４１】
これらの液晶容量と補助容量２０９によって画素電極９に印加された表示電圧が一定期間保持される。なお、ＴＦＴ基板２００の表面には、配向膜（不図示）が形成されていても良い。
【００４２】
また、ＴＦＴ基板２００には図示されない対向基板が配置される。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリックス（ＢＭ）、対向電極および配向膜等が形成されている。
【００４３】
ＴＦＴ基板２００と対向基板とは、一定の間隙（セルギャップ）を介して貼り合わされる。そして、この間隙に液晶が注入され封止される。すなわち、ＴＦＴ基板２００と対向基板との間に液晶層が挟持される。さらに、ＴＦＴ基板２００および対向基板の外側の面には、偏光板、位相差板等が設けられる。また、以上のように構成された液晶表示パネルの視認側とは反対側には、バックライトユニット等が配設される。ＴＦＴ基板２００が視認側とは反対側、対向基板が視認側に配置されるため、バックライトユニットは、ＴＦＴ基板２００の外側に配置される。
【００４４】
＜液晶表示装置の動作＞
画素電極９と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。
【００４５】
具体的には、バックライトユニットからの光は、ＴＦＴ基板２００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００４６】
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素ごとに表示電圧を変えることによって、液晶表示装置に所望の画像を表示することができる。
【００４７】
＜ＴＦＴ基板の画素の構成＞
次に、図２および図３を参照して、ＴＦＴ基板２００の画素２０４の構成について説明する。図２は、画素２０４の平面構成を模式的に示す平面図であり、図３は、図２におけるＸ−Ｘ線での断面構成(画素ＴＦＴ部の断面構成)、Ｙ−Ｙ線での断面構成（補助容量配線接続部の断面構成）、Ｗ−Ｗ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を、それぞれ（ａ）部、（ｂ）部、（ｃ）部および（ｄ）部として示す断面図である。
【００４８】
図３に示すようにＴＦＴ基板２００は、例えば、ガラス等の透明性絶縁基板である基板１上に形成され、図３の（ｃ）部に示すように、画素ＴＦＴ部には、基板１上に半導体膜２が配設され、その上に金属膜で構成されるソース電極３、ドレイン電極４が間隔を開けて配設され、ソース電極３とドレイン電極４との間の半導体膜２の表面内にチャネル部５が形成される構成となっている。そして、これらを覆うようにゲート絶縁膜６が配設され、さらにゲート絶縁膜６の上部には、下層のＴＦＴチャネル部５上を覆うようにゲート電極７が形成されてＴＦＴ部２０１を構成している。
【００４９】
また、ドレイン電極４上のゲート絶縁膜６には画素ドレインコンタクトホール８が形成され、この画素ドレインコンタクトホール８を介して下層のドレイン電極４と電気的に接続された画素電極９が配設されている。画素電極９のパターンの一部は、ゲート絶縁膜６に覆われた補助容量電極１０のパターンと平面視的に重畳しており、この重畳した領域で補助容量部２０９が形成されている。ゲート電極７と画素電極９は同じ層で構成されている。また、補助容量電極１０は、最下層の半導体膜１４とソース電極３およびドレイン電極４を構成する金属膜とが積層された、積層膜で構成されている。
【００５０】
図２に示すように、複数のソース配線３１は、縦方向（Ｙ方向）に延在するように互いに平行して設けられている。また、ソース配線３１は、各画素におけるＴＦＴ２０１のソース電極３と一体となるように形成されている。また、ソース配線３１は、図３の（ｄ）部に示されるように補助容量電極１０と同様に、最下層の半導体膜１４とソース電極３を構成する金属膜とが積層された積層膜で構成されている。
【００５１】
図２に示されるように補助容量電極１０の平面視形状は、各画素領域で上層の画素電極９のパターンの一部と重畳するようにコの字状（square U-shape）に配置されている。なお、補助容量電極１０はコの字状に限らず、所望の補助容量が得られるのであれば、直線状であってもＬ字状であっても良い。
【００５２】
複数のゲート配線７１は、ソース配線３１と直交するように横方向（Ｘ方向）に延在するように互いに平行して設けられている。また、ゲート配線７１は、各画素におけるＴＦＴ２０１のゲート電極７と一体となるように形成されている。すなわち、ＴＦＴ２０１部分のゲート配線７１がゲート電極７となる。ゲート電極７は、ＴＦＴ２０１の配置に対応して、ゲート配線７１よりも幅広い形状であっても、ゲート配線から分岐して画素領域に突き出した形状であっても良い。
【００５３】
図３の（ｄ）部に示されるように、基板１上の補助容量配線接続部には、互いに隣接する画素にそれぞれ配設された補助容量電極１０の上層のゲート絶縁膜６に補助容量電極接続用コンタクトホール１１を設け、これらの補助容量電極接続用コンタクトホール１１を介して下層のソース配線３１を跨いで各画素間の補助容量電極１０どうしを接続するための補助容量電極接続配線１２が配設されている。
【００５４】
補助容量接続配線１２は、互いに隣接する画素間の補助容量電極１０どうしを鎖状に連結するように配置されており、それにより２本のゲート配線７１間に配列される複数の画素（画素列）に関して電気的に直列に接続された一本の補助容量配線１０１が形成されることとなる。
【００５５】
これにより、画素ごとに独立した補助容量電極１０どうしの連結が容易にでき、複数の補助容量電極１０を結束する配線を製造するための工程が不要となり、製造工程を簡略化できる。
【００５６】
また、各画素列の補助容量配線１０１は、さらに結束されて、例えば走査信号駆動回路２０５（図１）または表示信号駆動回路２０６（図１）などから共通電位が供給される構成となっている。
【００５７】
図３の（ｂ）部に示されるように、基板１上のソース端子部には、ソース配線３１から延長されたソース端子３２が配設されている。ソース端子３２は、最下層の半導体膜１４とソース電極３を構成する金属膜とが積層された積層膜で構成されている。ソース端子３２上のゲート絶縁膜６にはソース端子部コンタクトホール１３が設けられ、このソース端子部コンタクトホール１３を介してソース端子パッド３３がソース端子３２に接続される。ソース端子パッド３３には表示信号駆動回路２０６（図１）が接続され、画像表示信号がソース配線３１に供給される構成となっている。
【００５８】
図３の（ａ）部に示されるように、基板１上のゲート端子部には、ゲート配線７１から延長されたゲート端子７２が形成されている。ゲート端子７２は、基板１上のゲート絶縁膜６上に配設され、ゲート電極７を構成する金属膜で構成されている。ゲート端子７２には走査信号駆動回路２０５（図１）が接続され、走査信号がゲート配線７１に供給される構成となっている。
【００５９】
＜ＴＦＴ基板の製造方法＞
次に、ＴＦＴ基板２００の製造方法について、図４〜図１５を用いて説明する。なお、最終工程を示す断面図は図３に相当し、図３における（ａ）〜（ｄ）の各部は、以下の説明における製造工程を説明する各断面図において同じ部分を指すものとする。
【００６０】
まず、図４の（ｃ）部に示すように、基板１上のＴＦＴ部に半導体膜２をパターニングし、その上に、ソース電極３およびドレイン電極４をパターニングする。ここまでの工程で、図４の（ｂ）部に示すように、ソース端子部ではソース端子３２が形成され、図４の（ｄ）部に示すように、補助容量配線接続部では補助容量電極１０およびソース配線３１が形成され、図４の（ｃ）部に示すように、補助容量部２０９では補助容量電極１０が形成される。
【００６１】
この状態での平面図を図５に示す。図５において、半導体膜２と同じ材質の半導体膜１４でソース配線３１、ソース端子３２および補助容量電極１０の下層膜がパターニングされ、ソース電極３およびドレイン電極４と同じ材質の金属膜で、ソース配線３１、ソース端子３２および補助容量電極１０がパターニングされる。
【００６２】
ここまでの工程を、製造工程を順に示す断面図である図６〜図１１を参照してさらに説明する。
【００６３】
まず、基板１の表面を洗浄液または純水を用いて洗浄する。なお、ここでは厚さ０．６ｍｍのガラス基板を基板１として使用するものとする。洗浄された基板１に、図６に示す工程において非晶質構造の酸化物（以下、ＩＧＺＯと呼称）ターゲットを用いたスパッタリング法で、酸化物半導体膜１４を成膜する。ここでは、Ｉｎ（インジウム）：Ｇａ（ガリウム）：Ｚｎ（亜鉛）：Ｏ（酸素）の原子組成比が１：１：１：４であるＩＧＺＯターゲットを用いる。
【００６４】
この場合、従来のＡｒガスを用いたスパッタリングでは、酸素の原子組成比がターゲットの化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまうことがある。従って、Ａｒガスに酸素（Ｏ2）ガスを混合させてスパッタリングすることが好ましい。本実施の形態では、Ａｒガスに対して分圧比で１０％のＯ2ガスを添加した混合ガスを用いて、スパッタリングするものとし、酸化物半導体膜１４を５０ｎｍの厚さで成膜する。
【００６５】
次に、第１の金属膜１５として３ｍｏｌ％のＮｉを添加したＡｌ−３ｍｏｌ％Ｎｉ合金ターゲットを用いて、公知のＡｒガスを用いたスパッタリング法でＡｌ−３ｍｏｌ％Ｎｉ合金膜を２００ｎｍの厚さで成膜する。
【００６６】
その後、図７に示す第１回目の写真製版工程で第１の金属膜１５上にフォトレジストパターンを形成する。
【００６７】
まず、ノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第１の金属膜１５上に塗布し、厚さ約１．５μｍのフォトレジスト１６を形成する。次に、予め準備したフォトマスク１７を用いてフォトレジスト１６の露光を行う。フォトマスク１７にはＴＦＴの半導体膜、ソース電極、ドレイン電極、ソース配線、ソース端子および補助容量電極膜のパターンを形成するための遮光膜パターンが形成されている。この遮光膜パターンにより露光光が遮られる領域が遮光領域となる。また、フォトマスク１７には、ＴＦＴのチャネル部となる部分では露光光の光強度を低減させる半透過性のパターンが形成されており、この半透過性のパターンにより露光光が減衰した領域が半透過領域となる。
【００６８】
フォトマスク１７を用いてフォトレジスト１６の露光を行った後に、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む有機アルカリ系の現像液を用いて現像を行う。これにより、図８に示すように、ＴＦＴの半導体膜２、ソース電極３、ドレイン電極４、チャネル部５、ソース配線３１、ソース端子３２および補助容量電極１０を形成するためフォトレジストパターン１８を形成することができる。このフォトレジストパターン１８では、半透過性のフォトマスクパターンで露光されたＴＦＴのチャネル部に対応する領域では、未露光領域よりも薄い膜厚でフォトレジストが残存している。本実施の形態では約０．５μｍの膜厚でフォトレジストを残存させている。また、このとき、上記の現像液によって、第１の金属膜１４が、フォトレジストパターン１８をマスクとして同時にエッチングでパターニングされる。すなわち、フォトレジストパターン１８の現像と、第１の金属膜１５のエッチングが同じ工程で行われる。
【００６９】
常温（２３℃）で、例えば、ＴＭＡＨ２．４重量％濃度のアルカリ溶液を現像液として用いた場合、Ａｌ−３ｍｏｌ％Ｎｉ膜は、約１．５ｎｍ／秒の速さでエッチングされる。このため、フォトレジスト現像後、現像時間をさらに１３３秒以上延長することによって、２００ｎｍ厚さのＡｌ−３ｍｏｌ％Ｎｉ膜を完全にエッチングで除去することができる。このように、フォトレジストパターン１８の現像液を第１の金属膜１５のエッチング液として用いることで、製造工程を簡略化することができる。
【００７０】
なお、フォトレジストは、ポジ型の場合、露光した部分は変質してレジスト現像液で溶解するが、遮光された部分はレジスト現像液で溶解することはなく、規定の現像時間（一般的に６０〜１２０秒）経過後に、ある程度現像処理を延長したとしてもフォトレジストパターンが大きく影響を受けることはない。
【００７１】
なお、上述した延長の現像時間は、２００ｎｍの厚さのＡｌ−３ｍｏｌ％Ｎｉ膜をエッチングするための計算上の時間であり、実際には、エッチング速さや膜厚のバラツキを考慮して、上記時間の１．２５倍から３倍程度（オーバーエッチング時間２５％から２００％）で処理することが望ましく、上限値としては約４００秒（３９９秒）程度となる。
【００７２】
特許文献５に開示されているように、本実施の形態で用いたＩＧＺＯ膜をはじめとする種々の酸化物半導体膜１４は、酸溶液に非常に溶けやすい。従って、酸化物半導体膜１４と金属膜１５との選択エッチングが不可能であり、パターン加工が非常に難しいことが知られている。しかしながら、これらの酸化物半導体膜１４は、ＴＭＡＨのようなアルカリ溶液には溶けない。このため、有機アルカリ系の現像液を用いることで、酸化物半導体膜１４をエッチングすることなく、上層のＡｌ−３ｍｏｌ％Ｎｉ膜１５だけをエッチングで除去することが可能となる。これにより、パターンの加工精度を向上することができる。
【００７３】
また、従来、ＩＧＺＯ膜のような酸化物膜をＡｌ系メタルと積層あるいは接触させた場合には、フォトレジストの有機アルカリ現像液中での現像において、両者の膜を電極とする電池反応が起こり、Ａｌ系メタルが酸化腐食、ＩＧＺＯ膜が還元腐食してパターン不良を発生させるという問題があった。
【００７４】
しかしながら、本実施の形態のように、ＡｌにＮｉを添加したＡｌ−３ｍｏｌ％Ｎｉ膜を用いて、これをアルカリ現像液中でエッチングすることで、従来のＡｌ系メタルで問題となっていた電池反応を防止することができる。従って、ＩＧＺＯ膜を還元腐食させることなく良好な選択エッチングをすることが可能となる。
【００７５】
次に、図９に示す工程において、フォトレジストパターン１８をマスクとして酸化物半導体膜１４をエッチングでパターニングする。このエッチング工程では、シュウ酸５重量％濃度の水溶液を用いる。この場合は、常温（２３℃）で約１ｎｍ／秒の速さでＩＧＺＯ酸化物半導体膜がエッチングされる。なお、上述のシュウ酸水溶液に限らず一般的に公知のシュウ酸溶液ではＡｌ−３ｍｏｌ％Ｎｉで構成される第１の金属膜１５は溶けない。このため、ＩＧＺＯで構成される酸化物半導体膜だけを選択的にエッチングすることが可能となり、パターンの加工精度を向上することができる。
【００７６】
このエッチングにより、半導体膜２と、ソース配線３１、ソース端子３２および補助容量電極１０の下層膜がパターニングされる。
【００７７】
次に、図１０に示す工程において、基板１の表面に対して酸素ガスプラズマを用いてレジストアッシングを行う。このレジストアッシングは、ＴＦＴのチャネル部に対応する領域の膜厚が薄くなっているフォトレジストだけを除去して、他の未露光部ではフォトレジストが残るように実施する。これにより、チャネル部に対応する領域以外ではフォトレジストパターン１８が薄くなってフォトレジストパターン１９となる。
【００７８】
次に、図１１に示す工程において、このフォトレジストパターン１９をマスクとして、再びＴＭＡＨ２．４重量％濃度のアルカリ現像液を用いて第１の金属膜１５だけを選択的にエッチングする。これによってＴＦＴのチャネル部に対応する領域の第１の金属膜１５が除去（バックチャネルエッチング）され、ＴＦＴのチャネル部５が規定される。その後、アミン系のレジスト剥離液を用いてレジストパターン１９を剥離除去することにより、図４および図５に示すようなＴＦＴの半導体膜２、ソース電極３、ドレイン電極４、チャネル部５、ソース配線３１、ソース端子３２および補助容量電極１０のパターンが基板１上に形成される。
【００７９】
次に、図１２に示す工程において、例えば、化学的気相成膜（ＣＶＤ）法を用いてゲート絶縁膜６を成膜する。具体的には、約２５０℃の基板加熱条件下で厚さ３００ｎｍの窒化シリコン（ＳｉＮ）膜を成膜する。
【００８０】
その後、第２回目の写真製版工程でフォトレジストパターンを形成して、ＳｉＮ膜をパターニングする。すなわち、フォトレジストパターンをマスクとして用いて、ＳｉＮ膜をエッチングする。このエッチング工程では、公知のフッ素系ガスを用いたドライエッチング法を用いる。これにより、ドレイン電極４上に画素ドレインコンタクトホール８、補助容量電極１０上に補助容量電極接続用コンタクトホール１１およびソース端子３２上にソース端子部コンタクトホール１３を形成する。その後、フォトレジストパターンを除去することで、図１２および図１３に示すように、複数のコンタクトホール８、１１、１３を有するゲート絶縁膜６を形成することができる。
【００８１】
次に、図１４に示す工程において、第２の導電膜として透明導電膜１２０を成膜する。本実施の形態では、透明導電膜１２０としてＩＺＯ（酸化インジウムＩｎ2Ｏ3＋酸化亜鉛ＺｎＯ）膜を、公知のＡｒガスを用いたスパッタリング法で、厚さ１００ｎｍの厚さに成膜する。
【００８２】
次いで、第３回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ＩＺＯ膜１２０をエッチングする。これにより、図３および図１５に示すように、ゲート電極７、画素電極９、補助容量電極接続用配線１２およびソース端子パッド３３が形成される。このエッチング工程では、公知のシュウ酸系溶液によるウエットエッチングを用いることができる。エッチング後にフォトレジストパターンを除去する。
【００８３】
以上説明したように、本実施の形態に係るＴＦＴ基板の製造方法によれば、３回の写真製版工程だけでＴＦＴ基板２００を得ることができる。
【００８４】
完成させたＴＦＴ基板２００の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるためのポリイミド等で構成される。また、カラーフィルタや配向膜を備えた対向基板を準備し、ＴＦＴ基板２００と対向基板とを貼り合わせる。そして、上記のスペーサによって両基板間に隙間を形成し、そこに液晶を注入保持する。さらに両基板の外側に偏光板、位相差板およびバックライトユニット等を配設する。これにより液晶表示装置を完成させることができる。
【００８５】
＜効果＞
完成した液晶表示装置のＴＦＴ基板には、最下層にＴＦＴの半導体膜２が形成されているため、半導体膜にはバックライトユニットからの光が直接入射するが、半導体膜２として、ＩＧＺＯ酸化物系半導体膜を用いているので、半導体膜２にＳｉを用いた場合のようなフォトキャリア発生によるＴＦＴ特性のＯＮ／ＯＦＦ比の劣下の影響が少ないＴＦＴ基板を実現することができる。
【００８６】
従って、下地基板と半導体膜２との間に遮光膜を形成する必要がなく、当該遮光膜を形成するための製造工程の増加を招くことなく、コントラスト比が高く、表示ムラのない高表示品質を有する液晶表示装置を実現することができる。
【００８７】
また、移動度の高い酸化物系半導体膜を用いたＴＦＴ基板を実現することができるので、動作速度の速いＴＦＴ基板、およびそれを用いた液晶表示装置を高い歩留まりで製造することができる。
【００８８】
もちろん、本発明に係るＴＦＴ基板は、液晶表示装置以外の表示装置に利用しても良い。例えば、有機ＥＬ（electroluminescence）ディスプレイ装置等の電気光学表示装置に利用することができる。
【００８９】
また、表示装置以外の半導体部品等に用いられる薄膜トランジスタ、アクティブマトリックス基板に利用することも可能である。
【００９０】
また、本実施の形態では、第１の金属膜１５として、Ａｌ−３ｍｏｌ％Ｎｉ膜を用いたことによって、有機アルカリ薬液で比較的速いエッチング速度をもってエッチング可能となる。このため、下層の酸化物系（あるいは窒化物系）半導体膜にダメージを与えることなく選択エッチングが可能となるという効果と共に、一般的なＡｌ膜では酸化物半導体膜２との接触によりオーミックコンタクト特性が劣化するという問題を発生させずに、酸化物半導体膜２との電気的なオーミックコンタクト特性を良好にすることができる。
【００９１】
また、第１の金属膜１５に接して形成される上層のＩＺＯ膜などで構成される透明導電膜（画素電極９、ソース端子パッド３３）とのコンタクト特性についてもより良好なものとすることができる。
【００９２】
＜変形例＞
なお、第１の金属膜１５の材料は、Ａｌ−３ｍｏｌ％Ｎｉ膜に限定されるものではない。例えば、Ａｌに添加する元素はＮｉに限らず、周期律で同じ１０族に属するパラジウム（Ｐｄ）、白金（Ｐｔ）であっても良い。
【００９３】
また、これらＮｉ、Ｐｄ、Ｐｔの２種類以上をＡｌに添加しても良い。Ａｌにこれらの元素を添加することによって、ＴＭＡＨを含むアルカリ溶液（現像液）でＩＧＺＯ膜を腐食させることなくエッチングすることが可能となる。
【００９４】
また、添加量も３ｍｏｌ％に限らず、０．５ｍｏｌ％以上であればＴＭＡＨを含むアルカリ現像液でエッチングすることが可能である。なお、添加量が１０ｍｏｌ％を超えると、Ａｌ合金膜中でＡｌＮｉ、ＡｌＰｄ、およびＡｌＰｔの化合物相が析出する割合が多くなり、これらがアルカリ現像液でエッチング残となってエッチング不良を引き起こす可能性もある。従って、Ａｌに添加するＮｉ、Ｐｄ、およびＰｔの添加総量は０．５ｍｏｌ％以上１０ｍｏｌ％以下とすることが望ましい。このようにすることで、有機アルカリ現像液によるエッチングレートを向上させることができ、エッチングし易くすることができる。
【００９５】
また、ＴＭＡＨ溶液のＴＭＡＨ濃度は、２．４重量％に限らず、例えば液温が１０℃から５０℃までの間において、０．２重量％以上２５重量％以下の範囲とすることができる。ＴＭＡＨ濃度が０．２重量％未満の場合は、上記Ａｌ合金膜であってもエッチングレートが著しく低下してエッチングが困難となる。一方で、ＴＭＡＨ濃度が２５重量％を超える場合は、フォトレジストパターン１６へのダメージが大きくなり、パターン不良を起こす可能性がある。
【００９６】
なお、ＴＭＡＨ濃度が２．４重量％でない場合でも、下層の酸化物半導体膜２および上層のＩＺＯ膜などで構成される透明導電膜（画素電極９、ソース端子パッド３３）とのコンタクト特性についても良好なものとする効果は変わらない。
【００９７】
また、酸化物半導体膜１４と接する第１の金属膜１５をＡｌ膜で構成しても良い。この場合、Ａｌ膜にはＮ原子やＯ原子を添加する。Ｎ原子やＯ原子の添加は、反応性スパッタリング法を用いて行うことができる。
【００９８】
例えば、ＡｒガスにＮ2ガスやＯ2ガスを添加した混合ガスを用いて、反応性スパッタリングを行う。これにより、Ｎ原子やＯ原子をＡｌ膜に添加することができる。
【００９９】
Ｎ原子やＯ原子の添加量は、Ａｌ膜が導電性を有する範囲に止めるのが好ましい。例えば比抵抗値の上限として従来より電極膜として一般的に用いられてきたＴｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗやこれらの合金膜の値を基準として２００μΩｃｍ以下に設定した場合、Ｎ原子は４０ａｔ％以下、Ｏ原子は１５ａｔ％以下とすることが好ましい。
【０１００】
また２００μΩｃｍを超えない範囲でＮ原子とＯ原子の両方を添加しても良い。この場合でも上述の実施の形態１と同様の効果を得ることができる。
【０１０１】
さらには上述したＮｉ、Ｐｄ、Ｐｔを含むＡｌ合金膜にさらにＮ原子やＯ原子を添加しても良い。このようにＡｌ膜やＡｌ合金膜を、Ｎ原子やＯ原子を含む導電膜とすることによって、電気的なオーミックコンタクト特性を良好にすることができる。すなわち、下層の酸化物半導体膜２とのコンタクト特性、ならびに上層のＩＺＯ膜などで構成される透明導電膜（画素電極９、ソース端子パッド３３）とのコンタクト特性をより良好にすることができ、ＴＦＴ特性や画素の表示特性を向上させることができる。
【０１０２】
なお、Ｎ原子とＯ原子の添加量は、Ｎ2ガスやＯ2ガスの分圧を調整することで、制御することができる。
【０１０３】
以上のように酸化物半導体膜１４上に接して形成される、Ａｌ膜やＡｌ合金膜で構成されるソース電極およびドレイン電極について、少なくとも酸化物半導体膜１４と接する面において、窒素を含む導電性のアルミニウム、あるいはこれを主成分とする膜を有するＡｌ膜とした構成を採用することにより、実施の形態１と同様に下層の酸化物系（あるいは窒化物系）半導体膜にダメージを与えることなく選択エッチングできるという効果を得ることができる。また、一般的なＡｌ膜では酸化物半導体膜２（あるいは窒化物系半導体膜）との接触によりオーミックコンタクト特性が劣化する問題を解決し、下層の酸化物半導体膜２（あるいは窒化物系半導体膜）および上層のＩＺＯ膜などで構成される透明導電膜（画素電極９、ソース端子パッド３３）とのコンタクト特性について良好にすることができる。
【０１０４】
＜実施の形態２＞
以上説明した実施の形態１においては、第１の導電膜１５をＡｌ合金膜で構成する例を説明したが、実施の形態２に係るＴＦＴ基板２００では、第１の導電膜１５を、Ｃｕ膜もしくはＣｕを主成分とするＣｕ合金膜で構成している。以下、Ｃｕ膜もしくはＣｕを主成分とするＣｕ合金膜をＣｕ膜と総称する。なお、その他、実施の形態１と同じの構成については同じ符号を付し、重複する説明は省略する。
【０１０５】
＜ＴＦＴ基板の製造方法＞
以下、実施の形態２に係るＴＦＴ基板２００の製造方法について、図４、５、図１６〜図２２を用いて説明する。なお、最終工程を示す断面図は図３に相当し、図３における（ａ）〜（ｄ）の各部は、以下の説明における製造工程を説明する各断面図において同じ部分を指すものとする。
【０１０６】
まず、図４の（ｃ）部に示すように、基板１上のＴＦＴ部に半導体膜２をパターニングし、その上に、ソース電極３およびドレイン電極４をパターニングする。ここまでの工程で、図４の（ｂ）部に示すように、ソース端子部ではソース端子３２が形成され、図４の（ｄ）部に示すように、補助容量配線接続部では補助容量電極１０およびソース配線３１が形成され、図４の（ｃ）部に示すように、補助容量部２０９では補助容量電極１０が形成される。
【０１０７】
この状態での平面図を図５に示す。図５において、半導体膜２と同じ材質の半導体膜１４でソース配線３１、ソース端子３２および補助容量電極１０の下層膜がパターニングされ、ソース電極３およびドレイン電極４と同じ材質の金属膜で、ソース配線３１、ソース端子３２および補助容量電極１０がパターニングされる。
【０１０８】
ここまでの工程を、製造工程を順に示す断面図である図１６〜図２２を参照してさらに説明する。
【０１０９】
まず、基板１の表面を洗浄液または純水を用いて洗浄する。なお、ここでは厚さ０．６ｍｍのガラス基板を基板１として使用するものとする。洗浄された基板１に、図１６に示す工程において非晶質構造の酸化物（以下、ＩＧＺＯと呼称）ターゲットを用いたスパッタリング法で、酸化物半導体膜１４を成膜する。ここでは、Ｉｎ（インジウム）：Ｇａ（ガリウム）：Ｚｎ（亜鉛）：Ｏ（酸素）の原子組成比が１：１：１：４であるＩＧＺＯターゲットを用いる。
【０１１０】
この場合、従来のＡｒガスを用いたスパッタリングでは、酸素の原子組成比がターゲットの化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまうことがある。従って、Ａｒガスに酸素（Ｏ2）ガスを混合させてスパッタリングすることが好ましい。本実施の形態では、Ａｒガスに対して分圧比で１０％のＯ2ガスを添加した混合ガスを用いて、スパッタリングするものとし、酸化物半導体膜１４を５０ｎｍの厚さで成膜する。
【０１１１】
次に、第１の金属膜１５として純Ｃｕ膜をスパッタリング法で成膜する。このスパッタリングでは、純Ａｒガスを用いて、厚さ２００ｎｍの純Ｃｕ膜を成膜する。
【０１１２】
その後、図１７に示す第１回目の写真製版工程で第１の金属膜１５上にフォトレジストパターンを形成する。
【０１１３】
まず、ノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第１の金属膜１５上に塗布し、厚さ約１．５μｍのフォトレジスト１６を形成する。次に、予め準備したフォトマスク１７を用いてフォトレジスト１６の露光を行う。フォトマスク１７にはＴＦＴの半導体膜、ソース電極、ドレイン電極、ソース配線、ソース端子および補助容量電極膜のパターンを形成するための遮光膜パターンが形成されている。この遮光膜パターンにより露光光が遮られる領域が遮光領域となる。また、フォトマスク１７には、ＴＦＴのチャネル部となる部分では露光光の光強度を低減させる半透過性のパターンが形成されており、この半透過性のパターンにより露光光が減衰した領域が半透過領域となる。
【０１１４】
フォトマスク１７を用いてフォトレジスト１６の露光を行った後に、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む有機アルカリ系の現像液を用いて現像を行う。これにより、図１８に示すように、ＴＦＴの半導体膜２、ソース電極３、ドレイン電極４、チャネル部５、ソース配線３１、ソース端子３２および補助容量電極１０を形成するためフォトレジストパターン１８を形成することができる。
【０１１５】
このフォトレジストパターン１８では、半透過性のフォトマスクパターンで露光されたＴＦＴのチャネル部に対応する領域では、未露光領域よりも薄い膜厚でフォトレジストが残存している。本実施の形態では約０．５μｍの膜厚でフォトレジストを残存させている。
【０１１６】
次に、図１９に示す工程において、フォトレジストパターン１８をマスクとして、第１の導電膜１５をエッチングでパターニングする。このエッチングでは、過硫酸アンモニウム０．３重量％の水溶液を含む液温２３℃の薬液をエッチャントとして用いる。この場合、純Ｃｕ膜で構成される第１の金属膜１５は、約１ｎｍ／秒の速さでエッチングされる。一方で、ＩＧＺＯで構成される酸化物半導体膜１４は、過硫酸アンモニウム系溶液にはエッチングされにくい。従って、過硫酸アンモニウムを含む溶液を用いることで、図１９に示すように、Ｃｕで構成される第１の導電膜１５だけを選択的にエッチングすることができる。
【０１１７】
次に、図２０に示す工程において、フォトレジストパターン１８をマスクとして酸化物半導体膜１４をエッチングでパターニングする。このエッチング工程では、シュウ酸５重量％濃度の水溶液を用いる。この場合は、常温（２３℃）で約１ｎｍ／秒の速さでＩＧＺＯ酸化物半導体膜がエッチングされる。なお、上述のシュウ酸水溶液に限らず一般的に公知のシュウ酸溶液ではＣｕ膜あるいはＣｕを主成分とするＣｕ合金膜で構成される第１の金属膜１５は溶けない。このため、ＩＧＺＯで構成される酸化物半導体膜１４だけを選択的にエッチングすることが可能となり、パターンの加工精度を向上することができる。
【０１１８】
このエッチングにより、半導体膜２と、ソース配線３１、ソース端子３２および補助容量電極１０の下層膜がパターニングされる。
【０１１９】
次に、図２１に示す工程において、基板１の表面に対して酸素ガスプラズマを用いてレジストアッシングを行う。このレジストアッシングは、ＴＦＴのチャネル部に対応する領域の膜厚が薄くなっているフォトレジストだけを除去して、他の未露光部ではフォトレジストが残るように実施する。これにより、チャネル部に対応する領域以外ではフォトレジストパターン１８が薄くなってフォトレジストパターン１９となる。
【０１２０】
次に、図２２に示す工程において、このフォトレジストパターン１９をマスクとして、再び過硫酸アンモニウム０．３重量％の水溶液を含む液温２３℃の薬液を用いて第１の金属膜１５だけを選択的にエッチングする。これによってＴＦＴのチャネル部に対応する領域の第１の金属膜が除去（バックチャネルエッチング）されＴＦＴのチャネル部５が規定される。その後、アミン系のレジスト剥離液を用いてレジストパターン１９を剥離除去することにより、図４および図５に示すようなＴＦＴの半導体膜２、ソース電極３、ドレイン電極４、チャネル部５、ソース配線３１、ソース端子３２および補助容量電極１０のパターンが基板１上に形成される。
【０１２１】
その後、図１２〜図１４を用いて説明した工程を経て、図３および図１５に示すように、ゲート電極７、画素電極９、補助容量電極接続用配線１２およびソース端子パッド３３が形成され、３回の写真製版工程だけでＴＦＴ基板２００を得ることができる。
【０１２２】
＜効果＞
第１の導電膜１５を、Ｃｕ膜もしくはＣｕを主成分とするＣｕ合金膜で構成することで、Ａｌ合金膜で構成する場合に比べて配線抵抗値を１／５〜１／２程度に低くすることができる。このため、表示パネルの大型化（配線が長くなる）や、画素数が多くなる高精細化（配線幅が狭くなる）に対し、Ｃｕ系膜の方が、同じ膜厚で比較した場合、配線の高抵抗化に伴う信号遅延（映像信号波形のくずれなど）による表示品質劣化に対するマージンが高くなる。
【０１２３】
例えば、材料固有の比抵抗値はＣｕ膜およびＣｕ−Ｍ合金膜（Ｍ組成１０ｍｏｌ％以下）では、１．７〜５μΩｃｍ程度であるのに対し、Ａｌ−Ｎｉ（ＰｔあるいはＰｄを組成１０ｍｏｌ％以下で含む）合金膜では３．５〜１０μΩｃｍ程度となる。
【０１２４】
＜変形例＞
なお、第１の金属膜１５の材料として純Ｃｕを用いたが、第１金属膜１５の材料は、これに限定されるものではない。例えば、ＣｕにＴｉ、Ｖ、Ｃｒ、Ｍｎ、ＦｅおよびＮｉの何れか１種以上を添加したＣｕ合金膜を用いても良い。
【０１２５】
ここで添加物の添加量の上限値は、配線抵抗を考慮して１０ｍｏｌ％以下を目安とする。また、下限値は、これらの添加物がＣｕ合金膜のパターン形成後に行う２００〜３５０℃の熱処理によって表面保護膜として析出するのに最低必要な量となるように設定し、例えば、表面保護膜の膜厚がＣｕ合金膜の膜厚の１％程度（Ｃｕ合金の膜厚が２００ｎｍなら２ｎｍ）とするならば、原子数比で１ａｔ％（＝１ｍｏｌ％）とする。
【０１２６】
これらのＣｕ合金膜は、上述したように２００〜３５０℃の熱処理を行うことにより、添加元素がＣｕ合金膜の表面に析出してＣｕ合金の表面全体を覆うように保護膜を形成するため、下層の酸化物半導体膜２とのコンタクト特性、ならびに上層のＩＺＯ膜などで構成される透明導電膜（画素電極９、ソース端子パッド３３）とのコンタクト特性をより良好にすることができる。
【０１２７】
また、少なくとも酸化物半導体膜１４と接するＣｕ膜またはＣｕ合金膜にＮ原子やＯ原子を添加するようにしても良い。Ｎ原子やＯ原子の添加は、反応性スパッタリング法を用いて行うことができる。
【０１２８】
例えば、ＡｒガスにＮ2ガスやＯ2ガスを添加した混合ガスを用いて、反応性スパッタリングを行う。これにより、Ｎ原子やＯ原子をＣｕ合金膜に添加することができる。
【０１２９】
Ｎ原子やＯ原子の添加量は、Ｃｕ合金膜が導電性を有する範囲に止めるのが好ましい。例えば比抵抗値の上限として従来より電極膜として一般的に用いられてきたＴｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗやこれらの合金膜の値を基準として２００μΩｃｍ以下に設定した場合、Ｎ原子は４０ａｔ％以下、Ｏ原子は１５ａｔ％以下とすることが好ましい。
【０１３０】
また２００μΩｃｍを超えない範囲でＮ原子とＯ原子の両方を添加しても良い。この場合でも上述の実施の形態１と同様の効果を得ることができる。
【０１３１】
さらには上述したＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、およびＮｉの何れか１種以上を含むＣｕ合金にさらにＮ原子やＯ原子を添加しても良い。このようにＣｕ膜やＣｕ合金膜にさらにＮ原子やＯ原子を含む合金膜とすることによって、電気的なオーミックコンタクト特性を良好にすることができる。すなわち、下層の酸化物半導体膜２とのコンタクト特性、ならびに上層のＩＺＯ膜などで構成される透明導電膜（画素電極９、ソース端子パッド３３）とのコンタクト特性をより良好にすることができ、ＴＦＴ特性や画素の表示特性を向上させることができる。
【０１３２】
なお、Ｎ原子とＯ原子の添加量は、Ｎ2ガスやＯ2ガスの分圧を調整することで、制御することができる。
【０１３３】
以上のように酸化物半導体膜１４上に接して形成される、Ｃｕ膜やＣｕ合金膜で構成されるソース電極およびドレイン電極について、少なくとも酸化物半導体膜１４と接する面において、Ｃｕ膜やＣｕ合金膜にさらにＮ原子やＯ原子を含む合金膜とする膜を有するＣｕ膜とした構成を採用することにより、実施の形態２と同様に下層の酸化物系（あるいは窒化物系）半導体膜にダメージを与えることなく選択エッチング、もしくは同時エッチングが可能となり、良好なパターン形状に加工することができるとともに、一般的なＣｕ膜では酸化物半導体膜２（あるいは窒化物系半導体膜）との接触によりオーミックコンタクト特性が劣化する問題を解決し、下層の酸化物半導体膜２（あるいは窒化物系半導体膜）および上層のＩＺＯ膜などで構成される透明導電膜（画素電極９、ソース端子パッド３３）とのコンタクト特性について良好にすることができる。
【０１３４】
また過硫酸アンモニウム溶液の過硫酸アンモニウム濃度は０．３重量％に限らず、例えば液温が１０℃から５０℃までの間において、０．０２重量％以上１０重量％以下の範囲とすることができる。過硫酸アンモニウム溶液の濃度が０．０２重量％未満の場合は、上記Ｃｕ合金膜のエッチングレートが著しく低下してエッチングが困難となる。一方で、過硫酸アンモニウム濃度が１０重量％を超える場合は、Ｃｕ合金膜のサイドエッチング量（レジストパターンの端部からＣｕ合金膜パターンの端部までの後退量）が大きくなり、平面パターンにおけるパターンの加工精度を低下させる可能性がある。
【０１３５】
また、実施の形態１および２では、ＴＦＴを構成する半導体膜２として、酸化インジウム、酸化ガリウム、酸化亜鉛で構成される酸化物半導体（ＩＧＺＯ）を適用した例を説明したが、材料は、これらに限定されるものではない。
【０１３６】
基本的には、バックライト光に対して透光性を有し光吸収が少ない半導体膜、言い換えればフォトキャリアによる光リークの影響が少ない半導体膜であれば、本構造のように透明ガラス基板上に半導体膜を直接形成した場合でも、基板裏面からのバックライト光照射時の光リーク電流によるＴＦＴ特性の劣化の影響が少ないという効果が得られる。このため、例えば１３族元素を主成分とした窒化物半導体、あるいはこれらの酸化物、窒化物の混合物で構成される半導体を適用することが可能である。
【０１３７】
ここで、窒化物半導体としては、Ａｌ−Ｎ、Ｇａ−Ｎ、Ｉｎ−Ｎなどの２元系窒化物およびこれらの混合物を主成分とするものが挙げられ、酸化物半導体では、Ｉｎ−Ｇａ−Ｏ、Ａｌ−Ｉｎ−Ｏなどの３元系酸化物およびこれらの混合物を主成分とするものが挙げられる。
【０１３８】
なお、半導体膜２として窒化物半導体を使用する場合、ＩＧＺＯ系のような酸化物半導体に比べると、酸薬液に対する耐性が向上するため、例えばシュウ酸よりも強酸であるリン酸とシュウ酸などを主成分とする混酸水溶液を用いる。この混酸水溶液は、Ａｌ合金膜やＣｕ合金膜もエッチングできるので、第１の導電膜１５と半導体膜１４を同時にエッチングすることができる。
【０１３９】
Ｎ原子およびＯ原子の少なくとも一方を含む酸化物系あるいは窒化物系の半導体膜であれば適用可能であり、これらを用いた場合でも、実施の形態１および２と同様の効果を得ることが可能である。また、非Ｓｉ系の半導体膜２を用いることによって、高性能のＴＦＴを得ることができる。
【０１４０】
なお、本明細書において、主成分とは、物質を構成する２種類以上の成分のうち、最も組成比の多い成分のことと定義する。
【０１４１】
＜その他の変形例＞
以上説明した実施の形態１および２においては、第２の導電膜としてＩＺＯで構成される透明導電膜を用いてゲート電極７、ゲート配線７１、画素電極９、補助容量電極接続用配線１２およびソース端子パッド３３を形成する例を説明したが、例えば、図２３および図２４に示すように、ゲート電極７およびゲート配線７１を透明導電膜と金属膜の２層以上の積層膜で形成するようにしても良い。
【０１４２】
すなわち、図２３および図２４の（ｃ）部に示すように、ゲート電極７およびゲート配線７１を透明導電膜１２０の上に金属膜７０が積層された構成としても良い。これにより、ゲート配線７１の電気抵抗値を低減することができるので、表示装置の大型化に対応することが可能となる。
【０１４３】
さらに、例えば、図２５および図２６に示すように、補助容量電極接続配線１２も同様に透明導電膜と金属膜の２層以上の積層膜で形成するようにしても良い。
【０１４４】
すなわち、図２５および図２６の（ｄ）部に示すように、補助容量電極接続配線１２を透明導電膜１２０の上に金属膜７０が積層された構成としても良い。これにより、補助容量配線１２の電気抵抗値を低減することができ、表示装置の大型化に対応することが可能となる。
【０１４５】
上記のような構成は、例えば、第２の導電膜として、透明導電膜と金属膜をこの順に成膜した後に、実施の形態１における図６〜図１１を用いて説明した工程、あるいは実施の形態２における図１６〜図２２を用いて説明した工程と同様の２層膜のパターニング工程を実施することによって得ることができる。
【０１４６】
より具体的には、第３回目の写真製版工程により、図８または図１８で説明したレジストパターン１６のように、部分的に異なる膜厚を有するフォトレジストパターンを形成する。当該フォトレジストパターンは、ゲート電極７およびゲート配線７１の上方に相当する部分の厚みが、他の部分よりも厚くなるように形成されており、これを用いることで、ゲート電極７およびゲート配線７１の上には金属膜７０を残し、他の部分では、金属膜７０を除去する。
【０１４７】
すなわち、ゲート電極７およびゲート配線７１の上方以外の部分で厚みが薄くなったフォトレジストパターンに対して、図１０および図２１を用いて説明したように、酸素ガスプラズマを用いてレジストアッシングを行う。このレジストアッシングにより、膜厚が薄くなっているフォトレジストだけを除去して、膜厚が厚い他の部分ではフォトレジストを残す。これにより、ゲート電極７およびゲート配線７１の上方以外の部分ではフォトレジストパターンがなくなる。これをエッチングマスクとして金属膜７０をエッチングすることで、ゲート電極７およびゲート配線７１の上にのみ金属膜７０を残すことができる。
【０１４８】
この方法で、図２５および図２６に示すように、補助容量電極接続配線１２も透明導電膜と金属膜の２層以上の積層膜で形成することができる。
【０１４９】
また、実施の形態１および２においては、ＴＦＴを構成するための半導体膜２として、酸化物半導体膜１４、窒化物半導体あるいはこれらの酸化物、窒化物の混合物で構成される半導体などの非Ｓｉ系の半導体膜を用いた場合の効果について説明を行った。しかし、半導体膜２としては、フォトキャリアによる光リークの影響が少ない半導体膜であれば実施の形態１、２と同様に下地基板と半導体膜２との間に遮光膜を形成することによる製造工程の増加を招くことなく、表示ムラのない高表示品質を有する液晶表示装置を実現することができる。
【０１５０】
従って、半導体膜２としては、汎用される半導体材料であるＳｉ、より具体的には、アモルファスシリコンあるいは結晶性シリコンであっても、膜厚を適宜薄膜化するなどの光リークの影響を低減する調整を行えば用いることが可能である。
【０１５１】
この場合には、半導体膜２を薄膜化したことと、半導体膜２に酸化物系半導体膜と比較して移動度の劣るＳｉを用いたことにより発生するＴＦＴのＯＮ特性の劣化と、それに伴うコントラスト比の劣化などが若干生ずるものの、それ以外の効果については、実施の形態１、２と同様の効果を得ることができる。
【０１５２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【０１５３】
１ 基板、２ 半導体膜、３ ソース電極、４ ドレイン電極、５ チャネル部、６ ゲート絶縁膜、７ ゲート電極、１０ 補助容量電極、１２ 補助容量電極接続配線、３１ ソース配線、７１ ゲート配線、２００ ＴＦＴアレイ基板。
【特許請求の範囲】
【請求項１】
画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、
前記画素のそれぞれは、
基板上の複数の部分に配設された半導体膜と、
前記基板上の第１の部分の前記半導体膜上に、該半導体膜と接し互いに離間して配設された、第１の導電膜で構成されるソース電極およびドレイン電極と、
絶縁膜で構成され、前記半導体膜、前記ソース電極および前記ドレイン電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記ソース電極および前記ドレイン電極の間に跨るように配設された、第２の導電膜で構成されるゲート電極と、を有した薄膜トランジスタと、
前記基板上の第２の部分の前記半導体膜上に、該半導体膜と接して配設された前記第１の導電膜で構成される補助容量電極と、
下層に前記半導体膜を有して前記ソース電極から延在し、前記第１の導電膜で構成されたソース配線と、
前記ゲート電極から延在し、前記第２の導電膜で構成されたゲート配線と、
前記ドレイン電極に電気的に接続された、前記第２の導電膜で構成される画素電極と、
前記補助容量電極に電気的に接続され、隣り合う前記画素の前記補助容量電極どうしを電気的に接続する、前記第２の導電膜で構成された補助容量電極接続配線と、を備え、
前記絶縁膜によって、前記補助容量電極および前記ソース配線が覆われ、
前記ゲート配線、前記画素電極および補助容量電極接続配線は前記絶縁膜上に配設される、薄膜トランジスタ基板。
【請求項２】
前記ソース配線は、前記基板上において平面視で第１の方向に延在し、
前記ゲート配線は、前記第１の方向とは直交する第２の方向に延在し、
平面視において、それぞれの前記画素における前記補助容量電極が、前記補助容量電極接続配線により、前記第２の方向に電気的に直列に接続される、請求項１記載の薄膜トランジスタ基板。
【請求項３】
前記第２の導電膜は透明導電膜で構成され、
前記ゲート配線は、前記透明導電膜上に配設された導電膜をさらに備える、請求項１記載の薄膜トランジスタ基板。
【請求項４】
前記半導体膜は、
酸化亜鉛、酸化ガリウム、酸化インジウムで構成される酸化物半導体膜、あるいは１３族元素を主成分とした窒化物の何れかを含む窒化物半導体膜で構成される、請求項１記載の薄膜トランジスタ基板。
【請求項５】
前記窒化物半導体膜は、
Ａｌ−Ｎ、Ｇａ−ＮおよびＩｎ−Ｎの何れか、またはこれらの混合物を主成分とする、請求項４記載の薄膜トランジスタ基板。
【請求項６】
前記第１の導電膜は、
アルミニウムを主成分とし、ニッケル、パラジウムおよび白金の少なくとも１種を含むアルミニウム合金膜で構成される、請求項４記載の薄膜トランジスタ基板。
【請求項７】
前記第１の導電膜は、
窒素および酸素の少なくとも一方を含むアルミニウム膜、あるいはアルミニウムを主成分とし、ニッケル、パラジウムおよび白金の少なくとも１種を含むとともに、窒素および酸素の少なくとも一方を含むアルミニウム合金膜で構成される、請求項４記載の薄膜トランジスタ基板。
【請求項８】
前記第１の導電膜は、
銅膜または、銅を主成分とし、チタン、バナジウム、クロム、マンガン、鉄およびニッケルの何れか１種を含むＣｕ合金膜で構成される、請求項４記載の薄膜トランジスタ基板。
【請求項９】
前記第１の導電膜は、
窒素および酸素の少なくとも一方を含む銅膜、あるいは銅を主成分とし、チタン、バナジウム、クロム、マンガン、鉄およびニッケルの何れか１種を含むとともに、窒素および酸素の少なくとも一方を含む銅合金膜で構成される、請求項４記載の薄膜トランジスタ基板。
【請求項１０】
画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
（ａ）基板上に半導体膜および第１の導電膜をこの順に成膜する工程と、
（ｂ）前記工程（ａ）の後に、第１の写真製版工程により前記第１の導電膜をパターニングし、薄膜トランジスタを構成するソース電極およびドレイン電極と、補助容量電極およびソース配線を形成するとともに、前記ソース電極、前記ドレイン電極、前記補助容量電極および前記ソース配線の下層に、前記半導体膜が残るように前記半導体膜をパターニングする工程と、
（ｃ）前記基板上全面に絶縁膜を形成して、前記ソース電極および前記ドレイン電極を覆うゲート絶縁膜を形成する工程と、
（ｄ）前記工程（ｃ）の後に、第２の写真製版工程により、前記絶縁膜を貫通して前記ドレイン電極および前記補助容量電極の表面にそれぞれ達する第１および第２の複数のコンタクトホールを形成する工程と、
（ｅ）前記工程（ｄ）の後に、前記基板上全面に第２の導電膜を成膜し、第３の写真製版工程により前記第２の導電膜をパターニングし、前記ゲート絶縁膜を介して、前記ソース電極および前記ドレイン電極の間に跨るゲート電極、前記ゲート電極から延在するゲート配線、前記第１のコンタクトホールを介して前記ドレイン電極と電気的に接続された画素電極および前記第２のコンタクトホールを介して前記補助容量電極に電気的に接続され、隣り合う前記画素の前記補助容量電極どうしを電気的に接続する補助容量電極接続配線を形成する工程と、を備え、
前記工程（ｂ）は、
少なくとも２段階の露光量で部分的に異なる膜厚を有する第１のレジストパターンを形成する工程を含み、
前記第１のレジストパターンは、前記ソース電極および前記ドレイン電極の間のチャネル部の上方に相当する部分の厚みが、他の部分よりも薄くなるように形成される、薄膜トランジスタの製造方法。
【請求項１１】
前記（ｅ）は、
前記第２の導電膜として透明導電膜と金属で構成される導電膜とをこの順に積層する工程と、
前記第３の写真製版工程により、少なくとも２段階の露光量で部分的に異なる膜厚を有する第２のレジストパターンを形成する工程と、を含み、
前記第２のレジストパターンは、前記ゲート電極および前記ゲート配線の上方に相当する部分の厚みが、他の部分よりも厚くなるように形成されることで、前記ゲート電極および前記ゲート配線の上に前記導電膜を残す、請求項１０記載の薄膜トランジスタの製造方法。
【請求項１２】
前記工程（ａ）は、
前記半導体膜として、
酸化亜鉛、酸化ガリウム、酸化インジウムで構成される酸化物半導体膜、あるいは１３族元素を主成分とした窒化物の何れかを含む窒化物半導体膜を形成する工程と、
前記第１の導電膜として、
アルミニウムを主成分とし、ニッケル、パラジウムおよび白金の少なくとも１種を含むアルミニウム合金膜を形成する工程と、を含み、
前記工程（ｂ）は、
（ｂ１）前記第１のレジストパターンをエッチングマスクとして、前記第１の導電膜および前記半導体膜を順に除去する工程と、
（ｂ２）前記第１のレジストパターンを全体的に薄膜化して、前記チャネル部の上方に相当する部分が除去された薄膜化されたレジストパターンを形成する工程と、
（ｂ３）前記薄膜化されたレジストパターンをエッチングマスクとして、前記半導体膜の前記チャネル部上の前記第１の導電膜を除去し、互いに離間された前記ソース電極および前記ドレイン電極を形成する工程とを含む、請求項１０記載の薄膜トランジスタの製造方法。
【請求項１３】
前記工程（ｂ１）は、
水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む有機アルカリ系溶液で前記第１の導電膜をエッチングする工程を含む、請求項１２記載の薄膜トランジスタの製造方法。
【請求項１４】
前記工程（ａ）は、
前記半導体膜として、
酸化亜鉛、酸化ガリウム、酸化インジウムで構成される酸化物半導体膜、あるいは１３族元素を主成分とした窒化物の何れかを含む窒化物半導体膜を形成する工程と、
前記第１の導電膜として、
銅膜または、銅を主成分とし、チタン、バナジウム、クロム、マンガン、鉄およびニッケルの何れか１種を含むＣｕ合金膜を形成する工程と、を含み、
前記工程（ｂ）は、
（ｂ１）前記第１のレジストパターンをエッチングマスクとして、前記第１の導電膜および前記半導体膜を順に除去する工程と、
（ｂ２）前記第１のレジストパターンを全体的に薄膜化して、前記チャネル部の上方に相当する部分が除去された薄膜化されたレジストパターンを形成する工程と、
（ｂ３）前記薄膜化されたレジストパターンをエッチングマスクとして、前記半導体膜の前記チャネル部上の前記第１の導電膜を除去し、互いに離間された前記ソース電極および前記ドレイン電極を形成する工程とを含む、請求項１０記載の薄膜トランジスタの製造方法。
【請求項１５】
前記工程（ｂ１）は、
過硫酸アンモニウムを含む溶液で前記第１の導電膜をエッチングする工程を含む、請求項１４記載の薄膜トランジスタの製造方法。
【請求項１】
画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、
前記画素のそれぞれは、
基板上の複数の部分に配設された半導体膜と、
前記基板上の第１の部分の前記半導体膜上に、該半導体膜と接し互いに離間して配設された、第１の導電膜で構成されるソース電極およびドレイン電極と、
絶縁膜で構成され、前記半導体膜、前記ソース電極および前記ドレイン電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記ソース電極および前記ドレイン電極の間に跨るように配設された、第２の導電膜で構成されるゲート電極と、を有した薄膜トランジスタと、
前記基板上の第２の部分の前記半導体膜上に、該半導体膜と接して配設された前記第１の導電膜で構成される補助容量電極と、
下層に前記半導体膜を有して前記ソース電極から延在し、前記第１の導電膜で構成されたソース配線と、
前記ゲート電極から延在し、前記第２の導電膜で構成されたゲート配線と、
前記ドレイン電極に電気的に接続された、前記第２の導電膜で構成される画素電極と、
前記補助容量電極に電気的に接続され、隣り合う前記画素の前記補助容量電極どうしを電気的に接続する、前記第２の導電膜で構成された補助容量電極接続配線と、を備え、
前記絶縁膜によって、前記補助容量電極および前記ソース配線が覆われ、
前記ゲート配線、前記画素電極および補助容量電極接続配線は前記絶縁膜上に配設される、薄膜トランジスタ基板。
【請求項２】
前記ソース配線は、前記基板上において平面視で第１の方向に延在し、
前記ゲート配線は、前記第１の方向とは直交する第２の方向に延在し、
平面視において、それぞれの前記画素における前記補助容量電極が、前記補助容量電極接続配線により、前記第２の方向に電気的に直列に接続される、請求項１記載の薄膜トランジスタ基板。
【請求項３】
前記第２の導電膜は透明導電膜で構成され、
前記ゲート配線は、前記透明導電膜上に配設された導電膜をさらに備える、請求項１記載の薄膜トランジスタ基板。
【請求項４】
前記半導体膜は、
酸化亜鉛、酸化ガリウム、酸化インジウムで構成される酸化物半導体膜、あるいは１３族元素を主成分とした窒化物の何れかを含む窒化物半導体膜で構成される、請求項１記載の薄膜トランジスタ基板。
【請求項５】
前記窒化物半導体膜は、
Ａｌ−Ｎ、Ｇａ−ＮおよびＩｎ−Ｎの何れか、またはこれらの混合物を主成分とする、請求項４記載の薄膜トランジスタ基板。
【請求項６】
前記第１の導電膜は、
アルミニウムを主成分とし、ニッケル、パラジウムおよび白金の少なくとも１種を含むアルミニウム合金膜で構成される、請求項４記載の薄膜トランジスタ基板。
【請求項７】
前記第１の導電膜は、
窒素および酸素の少なくとも一方を含むアルミニウム膜、あるいはアルミニウムを主成分とし、ニッケル、パラジウムおよび白金の少なくとも１種を含むとともに、窒素および酸素の少なくとも一方を含むアルミニウム合金膜で構成される、請求項４記載の薄膜トランジスタ基板。
【請求項８】
前記第１の導電膜は、
銅膜または、銅を主成分とし、チタン、バナジウム、クロム、マンガン、鉄およびニッケルの何れか１種を含むＣｕ合金膜で構成される、請求項４記載の薄膜トランジスタ基板。
【請求項９】
前記第１の導電膜は、
窒素および酸素の少なくとも一方を含む銅膜、あるいは銅を主成分とし、チタン、バナジウム、クロム、マンガン、鉄およびニッケルの何れか１種を含むとともに、窒素および酸素の少なくとも一方を含む銅合金膜で構成される、請求項４記載の薄膜トランジスタ基板。
【請求項１０】
画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
（ａ）基板上に半導体膜および第１の導電膜をこの順に成膜する工程と、
（ｂ）前記工程（ａ）の後に、第１の写真製版工程により前記第１の導電膜をパターニングし、薄膜トランジスタを構成するソース電極およびドレイン電極と、補助容量電極およびソース配線を形成するとともに、前記ソース電極、前記ドレイン電極、前記補助容量電極および前記ソース配線の下層に、前記半導体膜が残るように前記半導体膜をパターニングする工程と、
（ｃ）前記基板上全面に絶縁膜を形成して、前記ソース電極および前記ドレイン電極を覆うゲート絶縁膜を形成する工程と、
（ｄ）前記工程（ｃ）の後に、第２の写真製版工程により、前記絶縁膜を貫通して前記ドレイン電極および前記補助容量電極の表面にそれぞれ達する第１および第２の複数のコンタクトホールを形成する工程と、
（ｅ）前記工程（ｄ）の後に、前記基板上全面に第２の導電膜を成膜し、第３の写真製版工程により前記第２の導電膜をパターニングし、前記ゲート絶縁膜を介して、前記ソース電極および前記ドレイン電極の間に跨るゲート電極、前記ゲート電極から延在するゲート配線、前記第１のコンタクトホールを介して前記ドレイン電極と電気的に接続された画素電極および前記第２のコンタクトホールを介して前記補助容量電極に電気的に接続され、隣り合う前記画素の前記補助容量電極どうしを電気的に接続する補助容量電極接続配線を形成する工程と、を備え、
前記工程（ｂ）は、
少なくとも２段階の露光量で部分的に異なる膜厚を有する第１のレジストパターンを形成する工程を含み、
前記第１のレジストパターンは、前記ソース電極および前記ドレイン電極の間のチャネル部の上方に相当する部分の厚みが、他の部分よりも薄くなるように形成される、薄膜トランジスタの製造方法。
【請求項１１】
前記（ｅ）は、
前記第２の導電膜として透明導電膜と金属で構成される導電膜とをこの順に積層する工程と、
前記第３の写真製版工程により、少なくとも２段階の露光量で部分的に異なる膜厚を有する第２のレジストパターンを形成する工程と、を含み、
前記第２のレジストパターンは、前記ゲート電極および前記ゲート配線の上方に相当する部分の厚みが、他の部分よりも厚くなるように形成されることで、前記ゲート電極および前記ゲート配線の上に前記導電膜を残す、請求項１０記載の薄膜トランジスタの製造方法。
【請求項１２】
前記工程（ａ）は、
前記半導体膜として、
酸化亜鉛、酸化ガリウム、酸化インジウムで構成される酸化物半導体膜、あるいは１３族元素を主成分とした窒化物の何れかを含む窒化物半導体膜を形成する工程と、
前記第１の導電膜として、
アルミニウムを主成分とし、ニッケル、パラジウムおよび白金の少なくとも１種を含むアルミニウム合金膜を形成する工程と、を含み、
前記工程（ｂ）は、
（ｂ１）前記第１のレジストパターンをエッチングマスクとして、前記第１の導電膜および前記半導体膜を順に除去する工程と、
（ｂ２）前記第１のレジストパターンを全体的に薄膜化して、前記チャネル部の上方に相当する部分が除去された薄膜化されたレジストパターンを形成する工程と、
（ｂ３）前記薄膜化されたレジストパターンをエッチングマスクとして、前記半導体膜の前記チャネル部上の前記第１の導電膜を除去し、互いに離間された前記ソース電極および前記ドレイン電極を形成する工程とを含む、請求項１０記載の薄膜トランジスタの製造方法。
【請求項１３】
前記工程（ｂ１）は、
水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む有機アルカリ系溶液で前記第１の導電膜をエッチングする工程を含む、請求項１２記載の薄膜トランジスタの製造方法。
【請求項１４】
前記工程（ａ）は、
前記半導体膜として、
酸化亜鉛、酸化ガリウム、酸化インジウムで構成される酸化物半導体膜、あるいは１３族元素を主成分とした窒化物の何れかを含む窒化物半導体膜を形成する工程と、
前記第１の導電膜として、
銅膜または、銅を主成分とし、チタン、バナジウム、クロム、マンガン、鉄およびニッケルの何れか１種を含むＣｕ合金膜を形成する工程と、を含み、
前記工程（ｂ）は、
（ｂ１）前記第１のレジストパターンをエッチングマスクとして、前記第１の導電膜および前記半導体膜を順に除去する工程と、
（ｂ２）前記第１のレジストパターンを全体的に薄膜化して、前記チャネル部の上方に相当する部分が除去された薄膜化されたレジストパターンを形成する工程と、
（ｂ３）前記薄膜化されたレジストパターンをエッチングマスクとして、前記半導体膜の前記チャネル部上の前記第１の導電膜を除去し、互いに離間された前記ソース電極および前記ドレイン電極を形成する工程とを含む、請求項１０記載の薄膜トランジスタの製造方法。
【請求項１５】
前記工程（ｂ１）は、
過硫酸アンモニウムを含む溶液で前記第１の導電膜をエッチングする工程を含む、請求項１４記載の薄膜トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１２−２５２０９８（Ｐ２０１２−２５２０９８Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２３６１２（Ｐ２０１１−１２３６１２）
【出願日】平成２３年６月１日（２０１１．６．１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月１日（２０１１．６．１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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