【課題】半導体基板を貫通する貫通電極の周囲に形成される環状の絶縁分離部において、絶縁分離部を構成する酸化膜の応力により絶縁分離部周囲の半導体基板が変形する。
【解決手段】絶縁分離部の基板側に深さ方向に圧縮応力を与える第１の膜４を形成し、第１の膜４上に深さ方向に引張応力を与える第２の膜６膜を形成し、その際、第１及び第２の膜の膜厚を圧縮応力と引張応力とがほぼ釣り合うように調整する。 （もっと読む）

【課題】段差を有する膜構造を高精度にエッチングするプラズマ処理装置またはドライエッチング方法を提供する。
【解決手段】真空容器１０７と、この真空容器内部の処理室内に配置されその上面にエッチング対象のウェハ１１２が載せられる下部電極１１３と、下部電極１１３にバイアス電位を形成するための高周波電力を供給するバイアス印加装置１１８，１２０と、前記処理室内に反応性ガスを導入するガス供給手段１１１と、前記処理室内にプラズマを生成するための電界を供給する電界供給手段１０１〜１０３と、前記高周波電力により前記ウェハ１１２に入射する前記プラズマ中のイオンのエネルギーの分布を調節する調節装置１２７とを備えたプラズマ処理装置。 （もっと読む）

【課題】半導体装置における配線形状を改善すること。
【解決手段】半導体装置の製造方法は、溝領域を規定する第１パターンを有する第１マスクを、サイドウォール形状の転写により、半導体装置の層間膜に設けられた金属膜上に形成する工程と、前記第１パターンに重なる少なくとも一つの開口を有する第２マスクを、平面図で見た場合に、前記２マスクが前記第１マスクに重なり、前記開口が前記溝領域に重なるように、形成し、第２パターンを形成する工程と、前記第１及び第２マスクを介して、前記層間膜をエッチングし、前記第１パターンを前記層間膜に転写させる工程と、前記第２マスクを介して前記層間膜をエッチングし、前記第２パターンを前記層間膜に転写させる工程とを具備する。前記第１パターンは、前記第２パターンとは異なる深さで前記層間膜に形成される。 （もっと読む）

【課題】半導体装置の製造方法において、被加工材にパターンを形成するためのマスクの選択比を向上させ、プロセスコストの低減、歩留りの向上を可能とする。
【解決手段】被加工材上に所定パターンの有機膜を形成し、所定パターンの有機膜中に金属元素を導入し、金属元素が導入された所定パターンの有機膜を用いて、被加工材をエッチング処理する。 （もっと読む）

【課題】露光パターンのピッチの１／４のピッチのパターンを形成する方法でありながら、形成されたパターンの本数を４の倍数以外の数にする。
【解決手段】第２のパターンおよび第２のマスクパターンを覆うと共に第１の膜の上に第３の膜を形成する工程と、第３の膜をエッチバック処理することにより、第２のパターンおよび第２のマスクパターンの側壁に第１の側壁ラインパターンおよび第１の側壁マスクパターンをそれぞれ形成する工程と、第２のマスクパターンおよび第１の側壁マスクパターンを覆うように第３のマスクパターンを形成する工程と、第３のマスクパターンをマスクとし、第２のパターンを第１の側壁ラインパターンに対して選択的にエッチングして除去した後、第３のマスクパターンを除去する工程とを備えた。 （もっと読む）

【課題】微細なパターンを含む半導体装置の信頼性を向上する。
【解決手段】本実施形態の半導体装置は、素子形成領域１００内の半導体素子と、素子形成領域１００内から引き出し領域１５０内に延在する複数の配線ＷＬと、引き出し領域１５０内の配線ＷＬに接続されるコンタクト部３９と、を具備し、配線ＷＬは、ｎ番（ｎは１以上の整数）の側壁膜のパターンに対応する（ｎ＋１）番目の側壁膜のパターンに基づいて形成され、配線ＷＬの配線幅ＷＷ又は素子形成領域１５０内の配線間隔ＷＤに対応する第１の寸法は、リソグラフィの解像度の限界寸法より小さく、露光波長がλ、レンズの開口数がＮＡ、プロセスパラメータがｋ１で示される場合、第１の寸法は、（ｋ１／２^ｎ）×（λ／ＮＡ）以下であり、引き出し領域内で互いに隣接する配線ＷＬの間隔ＷＣ２に対応する第２の寸法は第１の寸法より大きい。 （もっと読む）

【課題】側壁転写プロセスを用いて被加工膜を形成する場合に、従来に比して工程数を減少させ、製造コストの上昇を抑えることができる配線の形成方法を提供する。
【解決手段】実施形態によれば、まず、被加工膜１１上にマスク膜１２と所定の形状のパターンの芯材膜１３とを形成し、その上にスペーサ膜１４を形成する。ついで、スペーサ膜１４を後のエッチング時のマスクとして残す位置から所定の距離の範囲にスペーサ膜１４が位置するようにダミーのスペーサ膜１４３と、芯材膜１３の側壁に側壁パターンとをリソグラフィ技術とエッチング技術とを用いて形成する。その後、芯材膜１３を除去し、ダミーパターンが除去されるまでスペーサ膜１４をエッチングし、所定の範囲に他のスペーサ膜１４が存在しない位置にパターン変質部２１を生成する。そして、パターン変質部２１を除去し、スペーサ膜１４をマスクとしてマスク膜１２と被加工膜１１をエッチングする。 （もっと読む）

【課題】高集積化を図ることができる半導体装置及びその製造方法を提供することである。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、相互に平行に延びる複数本の積層体であって、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた絶縁膜と、を有する積層体と、前記ゲート電極の上端部の側面を覆い、前記ゲート電極における前記ゲート絶縁膜に接する部分の側面は覆わない絶縁側壁と、前記半導体基板上に設けられ、前記積層体を覆う層間絶縁膜と、前記層間絶縁膜内における前記積層体の相互間に設けられ、前記半導体基板に接続されたコンタクトと、を備える。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】積層ハードマスクを部分的に残存させつつ、配線層用のビアプラグのアスペクト比を低減することが可能な半導体装置及びその製造方法を提供する。
【解決手段】基板上に第１の配線層１０２を形成し、第１の配線層１０２上に、半導体素子材料１０３、第１の絶縁膜１０４、及び第２の絶縁膜１０５を順に形成し、半導体素子材料１０３、第１の絶縁膜１０４、及び第２の絶縁膜１０５を含むピラー状の構造体を形成する。第１の配線層１０２上に、構造体の上面及び側面を覆うように、第３及び第４の絶縁膜１０９，１０６を形成し、第４の絶縁膜１０６を、第２の絶縁膜１０５が露出するように、部分的に除去する。第１及び第２の絶縁膜内に、半導体素子材料に接続された第１のビアプラグ１０７を形成し、第３及び第４の絶縁膜内に、第１の配線層１０２に接続された第２のビアプラグ１０８を形成し、第１及び第２のビアプラグ上に第２の配線層１１１を形成する。 （もっと読む）

【課題】小型化、薄型化、軽量化を実現した半導体装置の提供を課題とする。また、作製時間を短縮し、歩留まりを向上することができる半導体装置の作製方法の提供を課題とする。
【解決手段】トランジスタと、トランジスタ上に設けられた絶縁層と、絶縁層に設けられた開口部を介して、トランジスタのソース領域又はドレイン領域に電気的に接続された第１の導電層（ソース配線又はドレイン配線に相当）と、絶縁層及び第１の導電層上に設けられた第１の樹脂層と、第１の樹脂層に設けられた開口部を介して、第１の導電層に電気的に接続された導電性粒子を含む層と、第２の樹脂層及びアンテナとして機能する第２の導電層が設けられた基板とを有する。上記構成の半導体装置において、第２の導電層は、導電性粒子を含む層を介して、第１の導電層に電気的に接続されている。また、第２の樹脂層は、第１の樹脂層上に設けられている。 （もっと読む）

【課題】コンタクトホール内にめっき層から成るコンタクト層を埋め込んで上下層の電気的接続を行うときの、コンタクト層の埋め込み性を良好にする構造の半導体装置を提供する。
【解決手段】配線層１２，１６と、少なくとも底部において、三角形の平面形状であるコンタクトホール１４と、めっき層から成り、コンタクトホール１４の内部を埋めて形成され、配線層１２，１６に接続されたコンタクト層１５とを含む、半導体装置を構成する。 （もっと読む）

【課題】選択ゲート電極および当該選択ゲート電極に隣接する他のゲート電極間の間隔を所望の距離に調整できるようにした不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】複数本のラインパターンのうち選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてマスクした条件にて複数本のラインパターンの側壁面をスリミングし、選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてパターン間膜を埋込むと共にスリミングされたラインパターンの側壁面に沿ってパターン間膜を形成し、選択ゲート電極の形成領域のラインパターンをマスクした条件にて当該ラインパターン以外のラインパターンを除去しマスクされたラインパターンを残留させ、パターン間膜および残留したラインパターンをマスクとして第１膜を異方性エッチングし、第１膜をマスクとして導電膜をエッチングする不揮発性半導体記憶装置の製造方法を提供する。 （もっと読む）

【課題】３Ｄ積層メモリ装置は、各接続レベル毎に別個のマスクが使用されるので必要なマスク数は多くなるが、パターンを工夫して必要マスク数を減らす。
【解決手段】３次元積層集積回路装置は配線領域に接続レベルの積層部を有する。接続レベルの積層部で２のＮ乗個のレベルまで含む配線接続領域を形成するためのＮ個のエッチングマスクの組だけが必要とされる。幾つかの例によれば、２のＸ−１乗（２^Ｘ−１）個の接続レベルは、連続番号Ｘのエッチングマスクでエッチングされ、１つのマスクがＸ＝１であり、他の１つのマスクがＸ＝２であり、Ｘ＝Ｎまで付与される。当該方法は接続レベルでの形成領域に整合した配線接続領域を形成する。 （もっと読む）

【課題】セル面積増大を抑制しつつゲート形成時のパターンずれによる特性低化を有効に防止し、さらに電源電圧供給線を低抵抗化する。
【解決手段】第１の電源電圧供給線ＶＤＤと第２の電源電圧供給線ＶＳＳとの間に電気的に直列接続されてゲートが共通に接続された第１導電型の駆動トランジスタＱｎ１,Ｑｎ２と第２導電型の負荷トランジスタＱｐ１,Ｑｐ２とからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータをメモリセルごとに有する。第１の電源電圧供給線ＶＳＳと第２の電源電圧供給線ＶＳＳの少なくとも一方が、層間絶縁層の貫通溝内を導電材料で埋め込んだ溝配線からなる。 （もっと読む）

【課題】Ｓｉを含まない化学構造を有する有機化合物である重合性化合物の重合体を含む材料で構成された絶縁膜を備え、誘電率の増大の問題が防止された信頼性の高い半導体装置を効率よく製造することができる製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、素子が形成された半導体基板を被覆するように、Ｓｉを含まない化学構造を有する有機化合物である重合性化合物の重合体を含む材料で構成された絶縁膜を形成する絶縁膜形成工程と、窒素系ガスを用いて前記絶縁膜をプラズマエッチングする窒素系エッチング工程と、前記窒素系エッチング工程が施された前記絶縁膜の酸素含有率を低減させる酸素含有率低減工程とを有することを特徴とする。 （もっと読む）

【課題】被エッチング膜の上に積層された、有機膜と、その有機膜の上に積層されたレジストパターンが開口したレジスト膜とを備える、被エッチング膜のエッチングマスクとなる複数層レジストの前記有機膜に、高い垂直性を有するマスクパターンを形成すること。
【解決手段】前記複数層レジストの前記有機膜を、二酸化炭素と水素とを含む処理ガスをプラズマ化して得たプラズマにより前記レジストパターンに沿ってエッチングして、前記被エッチング膜をエッチングするためのマスクパターンを形成する。実験により複数層レジストを構成する有機膜に垂直性が高いマスクパターンを得ることができることが示されている。 （もっと読む）

【課題】所望の微細化パターンを高精度かつ効率良く形成することができ、生産効率を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】トリミングされたフォトレジスト層１０４のラインパターンの上に第１の膜１０５を成膜する工程と、前記ラインパターンの側壁部以外にある第１の膜１０５およびフォトレジスト層１０４を除去する工程と、該除去後に残った部分の第１の膜１０５をマスクとして反射防止膜１０３とコア層１０２をエッチングし、コア層１０２をラインパターンとする工程と、ラインパターン化コア層１０２の上に第２の膜１０６を成膜する工程と、ラインパターン化コア層１０２の側壁部以外にある第２の膜１０６およびラインパターン化コア層１０２を除去する工程と、該除去後に残った部分の第２の膜１０６をマスクとして被エッチング層１０１をエッチングし、ラインパターンとする工程とを備えた製造方法とする。 （もっと読む）

【課題】実施形態によれば、芯材除去後の側壁材の倒れを防ぐ半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、上端と下端との間にくびれた部分を有する芯材２０を、下地層上に形成する工程を備えている。また、半導体装置の製造方法は、芯材２０の側壁に、芯材２０とは異なる材料の側壁材１６を形成する工程を備えている。また、半導体装置の製造方法は、芯材２０を除去して、側壁材１６を下地層上に残す工程を備えている。 （もっと読む）

【課題】基板の温度が１００℃以下の低温環境下において、基板上の被処理膜をエッチングする際のマスクを所定のパターンに適切に形成する。
【解決手段】ウェハＷの被処理膜４００上に反射防止膜４０１とレジストパターン４０２が形成される（図１０（ａ））。レジストパターン４０２がトリミングされると共に、反射防止膜４０１がエッチングされる（図１０（ｂ））。ウェハＷの温度を１００℃以下に維持した状態でプラズマ処理を行い、レジストパターン４０２及び反射防止膜パターン４０３上に、１００ＭＰａ以下の膜ストレスを有するシリコン窒化膜４０４が成膜される（図１０（ｃ））。シリコン窒化膜４０４がエッチングされ、レジストパターン４０２及び反射防止膜パターン４０３が除去されて、被処理膜４００上にシリコン窒化膜パターン４０５が形成される（図１０（ｄ））。 （もっと読む）