半導体装置の製造方法
【課題】所望の微細化パターンを高精度かつ効率良く形成することができ、生産効率を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】トリミングされたフォトレジスト層１０４のラインパターンの上に第１の膜１０５を成膜する工程と、前記ラインパターンの側壁部以外にある第１の膜１０５およびフォトレジスト層１０４を除去する工程と、該除去後に残った部分の第１の膜１０５をマスクとして反射防止膜１０３とコア層１０２をエッチングし、コア層１０２をラインパターンとする工程と、ラインパターン化コア層１０２の上に第２の膜１０６を成膜する工程と、ラインパターン化コア層１０２の側壁部以外にある第２の膜１０６およびラインパターン化コア層１０２を除去する工程と、該除去後に残った部分の第２の膜１０６をマスクとして被エッチング層１０１をエッチングし、ラインパターンとする工程とを備えた製造方法とする。
【解決手段】トリミングされたフォトレジスト層１０４のラインパターンの上に第１の膜１０５を成膜する工程と、前記ラインパターンの側壁部以外にある第１の膜１０５およびフォトレジスト層１０４を除去する工程と、該除去後に残った部分の第１の膜１０５をマスクとして反射防止膜１０３とコア層１０２をエッチングし、コア層１０２をラインパターンとする工程と、ラインパターン化コア層１０２の上に第２の膜１０６を成膜する工程と、ラインパターン化コア層１０２の側壁部以外にある第２の膜１０６およびラインパターン化コア層１０２を除去する工程と、該除去後に残った部分の第２の膜１０６をマスクとして被エッチング層１０１をエッチングし、ラインパターンとする工程とを備えた製造方法とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、半導体装置の製造工程では、フォトレジストを用いたフォトリソグラフィー技術により、微細な回路パターンの形成が行われている。また、回路パターンのさらなる微細化を行うために、サイドウォールトランスファー（ＳＷＴ（side wall transfer））プロセスや、その他のダブルパターニング（ＤＰ）プロセスが検討されている。
【０００３】
上記のようなフォトリソグラフィーにおける微細化技術では、例えば、初めに形成したフォトレジストのパターンをハードマスクに転写し、ハードマスクとレジストマスクを用いる技術が知られている。
【０００４】
また、フォトレジストのラインパターンをトリミングした後、第１スペーサー層として二酸化シリコン膜を成膜し、フォトレジストのラインパターンの側壁部にのみ二酸化シリコン膜が残るようにエッチングして１／２ピッチのパターンを形成し、この後、二酸化シリコン膜の上に第２スペーサー層として窒化シリコン膜を形成し、同様にして窒化シリコン膜からなる１／４ピッチのパターンを形成する技術が知られている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００９−５４３３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のようにして１／４ピッチのパターンを形成する技術では、フォトレジストパターン上に成膜し、フォトレジストパターンの側壁部に残った二酸化シリコン膜をコアとして、この二酸化シリコン膜の上に第２スペーサー層として窒化シリコン膜を形成している。しかしながら、フォトレジストパターンの側壁部に残った二酸化シリコン膜のパターンは、所謂カニヅメ状（上端部分の一方が湾曲した形状）となっており、上面が平坦で無い形状となっている。このため、このパターンをコアとして用いると線幅制御性が悪くなるという問題がある。また、このような問題を避けるため、マスクを介してエッチングすることを予定したコア層を予め被エッチング層の上に多層に積層しておくと、工数が多くなるとともに、製造コストが増大するという問題が発生する。
【０００７】
上記のように、フォトリソグラフィーにおける微細化技術では、効率良く所望の微細化パターンを精度良く形成できるようにする技術の開発が求められている。
【０００８】
本発明は、上記従来の事情に対処してなされたもので、従来に比べて効率良く所望の微細化パターンを精度良く形成することができ、半導体装置の生産効率を向上させることのできる半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法の一態様は、基板の被エッチング層上に、下側から順に、コア層と、反射防止膜と、所定間隔を隔てて整列されたラインパターンにパターニングされたフォトレジスト層とを形成する工程と、前記フォトレジスト層の前記ラインパターンをトリミングする工程と、トリミングされた前記フォトレジスト層の前記ラインパターンの上に第１の膜を成膜する工程と、前記フォトレジスト層の前記ラインパターンの側壁部の前記第１の膜を残して他の部位の前記第１の膜を除去する工程と、前記フォトレジスト層を除去する工程と、前記第１の膜をマスクとして、前記反射防止膜と前記コア層をエッチングし、前記コア層をラインパターンとする工程と、前記ラインパターンとされた前記コア層の上に第２の膜を成膜する工程と、前記コア層の前記ラインパターンの側壁部の前記第２の膜を残して他の部位の前記第２の膜を除去する工程と、前記第２の膜をマスクとして、前記被エッチング層をエッチングし、被エッチング層をラインパターンとする工程と、を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、従来に比べて効率良く所望の微細化パターンを精度良く形成することができ、半導体装置の生産効率を向上させることのできる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の半導体装置の製造方法の一実施形態の工程を説明するための図。
【図２】図１の半導体装置の製造方法の工程を示すフローチャート。
【発明を実施するための形態】
【００１２】
以下、本発明の詳細を、図面を参照して実施形態について説明する。
【００１３】
図１は、本発明の一実施形態に係る基板としての半導体ウエハの一部を拡大して模式的に示し、一実施形態にかかる半導体装置の製造方法の工程を示すものである。また、図２は、一実施形態にかかる半導体装置の製造方法の工程を示すフローチャートである。
【００１４】
図１（ａ）に示すように、半導体ウエハＷの上には、被エッチング膜としてのポリシリコン膜１０１が形成されている。まず、このポリシリコン膜１０１の上に、コア層となるカーボン層として本実施形態ではアモルファスカーボン層１０２を形成し、アモルファスカーボン層１０２の上に、ＳｉＡＲＣ層（反射防止膜）１０３を形成し、ＳｉＡＲＣ層１０３の上に、所定のラインアンドスペースパターンに形成されたフォトレジスト層１０４を形成する（図２の工程２００）。
【００１５】
このフォトレジスト層１０４は、フォトレジストの塗布、露光、現像等の工程によって形成する。露光工程は、例えばＡｒＦ液浸露光等によって行うことができる。なお、アモルファスカーボン層１０２の替わりに、スピンコートによって形成することのできる塗布膜（スピンオンカーボン膜）を用いてもよい。塗布膜（スピンオンカーボン膜）は、アモルファスカーボン層１０２に比べて強度的には劣るが、塗布膜（スピンオンカーボン膜）を用いれば、フォトレジスト層１０４を塗布する塗布装置において、フォトレジスト層１０４を塗布する前に塗布膜を塗布して形成することができる。したがって、上記の塗布膜の形成から、フォトレジスト層の形成までは、同一の装置内で連続的に行うことができ、プロセスの簡素化が図れる。
【００１６】
図１（ａ）に示す状態から、まず、フォトレジスト層１０４のトリミングを行ってフォトレジスト層１０４の線幅を減少させ（図２の工程２０１）、次に、フォトレジスト層１０４の上に第１の膜として二酸化シリコン（ＳｉＯ２）膜１０５を形成し、図１（ｂ）に示す状態とする（図２の工程２０２）。この第１の膜としての二酸化シリコン（ＳｉＯ２）膜１０５の膜厚は、例えば２０ｎｍ程度とする。
【００１７】
フォトレジスト層１０４のトリミング工程は、例えば、二酸化シリコン膜１０５を形成するためのプラズマＣＶＤ装置内において、酸素プラズマを作用させることによって行うことができる。また、二酸化シリコン（ＳｉＯ２）膜１０５の成膜は、低温（１４０℃以下）で二酸化シリコン膜１０５を形成することのできるＭＬＤ（Molecular Layer Deposition）法を用いることが好ましい。また、二酸化シリコン膜１０５に限らず、成膜時にフォトレジストにダメージを与えないようなレジストのガラス転移温度以下の温度で形成可能な膜であれば他の材質の膜を用いてもよい。例えば、酸化アルミニウム（ＡｌｘＯｙ）、窒化アルミニウム（ＡｌＮ）、酸化チタン（ＴｉＯｘ）、窒化シリコン（ＳｉＮ）、アモルファスシリコン、ポリシリコンなどの材質の膜を用いてもよい。
【００１８】
次に、二酸化シリコン膜１０５をエッチングし、フォトレジスト層１０４の側壁部にのみ二酸化シリコン膜１０５が残った状態とし（図２の工程２０３）、この後、フォトレジスト層１０４をアッシングにより除去し、図１（ｃ）に示す状態（所謂カニヅメ形状の状態）とする（図２の工程２０４）。
【００１９】
上記の二酸化シリコン膜１０５のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、ＣＦ４／Ａｒ等のエッチングガスを使用したプラズマエッチング等によって行うことができる。また、フォトレジスト層１０４のアッシングも、同様なエッチング装置を用い、酸素ガスのプラズマを用いたアッシング等によって行うことができる。
【００２０】
次に、二酸化シリコン膜１０５をマスクとして、ＳｉＡＲＣ層１０３をエッチングし、引き続いてアモルファスカーボン層１０２をアッシングして、図１（ｄ）に示す状態とする（図２の工程２０５）。
【００２１】
上記のＳｉＡＲＣ層１０３のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、ＣＦ４／Ａｒ等のエッチングガスを使用したプラズマエッチング等によって行うことができる。また、アモルファスカーボン層１０２のアッシングも、同様なエッチング装置を用い、酸素ガスのプラズマを用いたアッシング等によって行うことができる。したがって、上記の二酸化シリコン膜１０５のエッチングからアモルファスカーボン層１０２のアッシングまでは、同一のエッチング装置を用い、処理チャンバーの中から搬出することなく連続的に行うことができる。
【００２２】
次に、アモルファスカーボン層１０２の上に残ったＳｉＡＲＣ層１０３及び二酸化シリコン膜１０５を除去して図１（ｅ）に示す状態とする（図２の工程２０６）。
【００２３】
上記のＳｉＡＲＣ層１０３の除去及び二酸化シリコン膜１０５の除去は、例えば、ＨＦ／ＮＨ３／Ａｒ等の処理ガスを用いたガスケミカルエッチング装置等を用いて行うことができる。
【００２４】
次に、アモルファスカーボン層１０２の上に、第２の膜として二酸化シリコン（ＳｉＯ２）膜１０６を形成し、図１（ｆ）に示す状態とする（図２の工程２０７）。この第２の膜としての二酸化シリコン（ＳｉＯ２）膜１０６の膜厚は、例えば１２ｎｍ程度とする。
【００２５】
二酸化シリコン（ＳｉＯ２）膜１０６の成膜は、低温（１４０℃以下）で二酸化シリコン膜１０６を形成することのできるＭＬＤ（Molecular Layer Deposition）法を用いることが好ましい。
【００２６】
次に、二酸化シリコン膜１０６をエッチングし、アモルファスカーボン層１０２の側壁部にのみ二酸化シリコン膜１０６が残った状態とし（図２の工程２０８）、この後、アモルファスカーボン層１０２をアッシングにより除去し、図１（ｇ）に示す状態（所謂カニヅメ形状の状態）とする（図２の工程２０９）。
【００２７】
上記の二酸化シリコン膜１０６のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、ＣＦ４／Ａｒ等のエッチングガスを使用したプラズマエッチング等によって行うことができる。また、アモルファスカーボン層１０２のアッシングも、同様なエッチング装置を用い、酸素ガスのプラズマを用いたアッシング等によって行うことができる。
【００２８】
次に、二酸化シリコン膜１０６をマスクとして、ポリシリコン層１０１をエッチングしてポリシリコン層１０１をラインアンドスペースのパターンとし、この後、二酸化シリコン膜１０６を除去し図１（ｈ）に示す状態とする（図２の工程２１０）。このポリシリコン層１０１のラインアンドスペースのパターンは、図１（ａ）に示されるフォトレジスト１０４のラインアンドスペースのパターンの１／４のピッチとなっている。したがって、フォトレジスト１０４のラインアンドスペースのパターンが例えば４０ｎｍハーフピッチの場合、ポリシリコン層１０１のラインアンドスペースのパターンは、１０ｎｍハーフピッチとなる。
【００２９】
上記の二酸化シリコン膜１０６のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、Ｃｌ２／Ａｒ／Ｎ２等のエッチングガスを使用したプラズマエッチング等によって行うことができる。また、二酸化シリコン膜１０６のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、ＣＦ４／Ａｒ等のエッチングガスを使用したプラズマエッチング等によって行うことができる。
【００３０】
上記のとおり、本実施形態では、ラインアンドスペースのパターンの側壁に形成された二酸化シリコン等の所謂カニヅメ状のパターンをコアとしてその上に成膜することがないので、良好な線幅制御性を確保することができる。また、被エッチング層としてのポリシリコン層１０１の上に、アモルファスカーボン層１０２と、ＳｉＡＲＣ層１０３と、フォトレジスト層１０４の３層のみを堆積させた積層構造からスタートして、２回のダブルパターニングを行って１／４ピッチのパターンを得ることができるので、工数の増加を抑制することができるとともに、製造コストを抑制することができる。
【００３１】
実施例として、以下の処理条件によって、２回のダブルパターニングを行い、最初のフォトレジストのパターンの１／４ピッチのポリシリコンのラインアンドスペースのパターンを形成した。
【００３２】
（フォトレジストのトリミング）
フォトレジストのトリミングは、バッチ処理式の成膜装置において酸素プラズマを作用させて実施した。処理条件は、以下のとおりである。
圧力：２０Ｐａ（１５０ｍTorr）
高周波電力：５０Ｗ
処理ガス：Ｏ２＝１０００ｓｃｃｍ
回転速度：２．０ｒｐｍ
時間：１５．０分
【００３３】
（二酸化シリコン膜（第１の膜）の成膜）
二酸化シリコン膜（第１の膜）の成膜は、上記のフォトレジストのトリミングを実施したバッチ処理式の成膜装置によって、１４０℃以下でＭＬＤ（Molecular Layer Deposition）法を用いて行った。二酸化シリコン膜の膜厚は２０ｎｍとした。
【００３４】
（二酸化シリコン膜（第１の膜）のエッチング）
二酸化シリコン膜（第１の膜）のエッチングは、上部電極と下部電極との間に高周波電力を印加してプラズマを発生させる枚葉式のＣＣＰエッチング装置を用いて実施した。処理条件は、以下のとおりである。
圧力：２．６６Ｐａ（２０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／１００Ｗ
処理ガス：ＣＦ４／Ａｒ＝１００／２００ｓｃｃｍ
時間：３０．０秒
【００３５】
（フォトレジストのアッシング）
フォトレジストのアッシングは、二酸化シリコン膜（第１の膜）のエッチングを実施した枚葉式のＣＣＰエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。
圧力：２．６６Ｐａ（２０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／１００Ｗ
処理ガス：Ｏ２＝３５０ｓｃｃｍ
時間：１５．０秒
【００３６】
（ＳｉＡＲＣのエッチング）
ＳｉＡＲＣのエッチングは、二酸化シリコン膜（第１の膜）のエッチング、フォトレジストのアッシングを実施した枚葉式のＣＣＰエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。
圧力：１．３３Ｐａ（１０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／１００Ｗ
処理ガス：ＣＦ４／Ａｒ＝１００／２００ｓｃｃｍ
時間：４５．０秒
【００３７】
（アモルファスカーボンのアッシング）
アモルファスカーボンのアッシングは、二酸化シリコン膜（第１の膜）のエッチング、フォトレジストのアッシング、ＳｉＡＲＣのエッチングを実施した枚葉式のＣＣＰエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。
圧力：３．９９Ｐａ（３０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／３００Ｗ
処理ガス：Ｏ２＝３００ｓｃｃｍ
時間：６０．０秒
【００３８】
（二酸化シリコン膜（第１の膜）とＳｉＡＲＣの除去）
二酸化シリコン膜（第１の膜）とＳｉＡＲＣの除去は、ガスケミカルエッチング装置を用いて実施した。処理条件は、以下のとおりであり、ＣＯＲ（Chemical Oxide Removal）処理＋ＰＨＴ（Post Heat Treatment）処理を５回行った。
（ＣＯＲ（Chemical Oxide Removal）処理）
圧力：２．６６Ｐａ（２０ｍTorr）
処理ガス：ＨＦ／ＮＦ３／Ａｒ＝４０／４０／３４ｓｃｃｍ
温度（上部／側壁部／下部）：６０／６０／３５℃
時間：６０．０秒
（ＰＨＴ（Post Heat Treatment）処理）
圧力：８９．８Ｐａ（６７５ｍTorr）
処理ガス：Ｎ２＝５００ｓｃｃｍ
温度：１５０℃
時間：６０．０秒
【００３９】
（二酸化シリコン膜（第２の膜）の成膜）
二酸化シリコン膜（第２の膜）の成膜は、上記のバッチ処理式の成膜装置によって、１４０℃以下でＭＬＤ（Molecular Layer Deposition）法を用いて行った。二酸化シリコン膜の膜厚は１２ｎｍとした。
【００４０】
（二酸化シリコン膜（第２の膜）のエッチング）
二酸化シリコン膜（第２の膜）のエッチングは、上部電極と下部電極との間に高周波電力を印加してプラズマを発生させる枚葉式のＣＣＰエッチング装置を用いて実施した。処理条件は、以下のとおりである。
圧力：２．６６Ｐａ（２０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／１００Ｗ
処理ガス：ＣＦ４／Ａｒ＝１００／２００ｓｃｃｍ
時間：２０．０秒
【００４１】
（アモルファスカーボン膜のアッシング）
アモルファスカーボン膜のアッシングは、二酸化シリコン膜（第２の膜）のエッチングを実施した枚葉式のＣＣＰエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。
圧力：２．６６Ｐａ（２０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／３０Ｗ
処理ガス：Ｏ２＝３５０ｓｃｃｍ
時間：９０．０秒
（ブレイクスルー処理）
アモルファスカーボン膜のアッシング処理に引き続き枚葉式のＣＣＰエッチング装置によってブレイクスルー処理を行い、アッシング処理により半導体ウエハ表面に付着した酸化膜及び自然酸化膜の除去を行った。処理条件は、以下のとおりである。
圧力：２．６６Ｐａ（２０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／１００Ｗ
処理ガス：ＣＦ４／Ａｒ＝１００／２００ｓｃｃｍ
時間：５．０秒
【００４２】
（ポリシリコン膜のエッチング）
ポリシリコン膜のエッチングは、二酸化シリコン膜（第２の膜）のエッチング、アモルファスカーボン膜のアッシング、ブレイクスルー処理を実施した枚葉式のＣＣＰエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。
（メインエッチング）
圧力：１．３３Ｐａ（１０ｍTorr）
高周波電力（上部／下部）：３００Ｗ／２００Ｗ
処理ガス：Ｃｌ２／Ａｒ／Ｎ２＝１００／２００／２００ｓｃｃｍ
時間：３０．０秒
（オーバーエッチング）
圧力：３．９９Ｐａ（３０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／３０Ｗ
処理ガス：Ｃｌ２／Ｏ２／Ｎ２＝１６０／５／８０ｓｃｃｍ
時間：６０．０秒
【００４３】
上記の処理条件によって形成した実施例のポリシリコン膜のパターンを、電子顕微鏡で観察したところ、最初のフォトレジストパターンの１／４ピッチのラインアンドスペースのパターンが形成されていることを確認することができた。
【００４４】
このようなラインアンドスペースのパターンの上に、パターンを切断するためのマスク（カットマスク）をフォトレジストにより形成し、必要に応じて絶縁膜によるシュリンクを行い、このマスクを用いてラインアンドスペースのパターンを所望のパターンにパターニングすることができる。
【００４５】
以上のように、本実施形態によれば、従来に比べて効率良く所望の微細化パターンを精度良く形成することができ、半導体装置の生産効率を向上させることのできる半導体装置の製造方法を提供することができる。なお、本発明は、上記実施形態及び実施例に限定されるものではなく、各種の変形が可能であることは勿論である。
【符号の説明】
【００４６】
Ｗ……半導体ウエハ、１０１……ポリシリコン層、１０２……アモルファスカーボン層、１０３……ＳｉＡＲＣ層（反射防止膜）、１０４……フォトレジスト層、１０５……二酸化シリコン膜（第１の膜）、１０６……二酸化シリコン膜（第２の膜）。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、半導体装置の製造工程では、フォトレジストを用いたフォトリソグラフィー技術により、微細な回路パターンの形成が行われている。また、回路パターンのさらなる微細化を行うために、サイドウォールトランスファー（ＳＷＴ（side wall transfer））プロセスや、その他のダブルパターニング（ＤＰ）プロセスが検討されている。
【０００３】
上記のようなフォトリソグラフィーにおける微細化技術では、例えば、初めに形成したフォトレジストのパターンをハードマスクに転写し、ハードマスクとレジストマスクを用いる技術が知られている。
【０００４】
また、フォトレジストのラインパターンをトリミングした後、第１スペーサー層として二酸化シリコン膜を成膜し、フォトレジストのラインパターンの側壁部にのみ二酸化シリコン膜が残るようにエッチングして１／２ピッチのパターンを形成し、この後、二酸化シリコン膜の上に第２スペーサー層として窒化シリコン膜を形成し、同様にして窒化シリコン膜からなる１／４ピッチのパターンを形成する技術が知られている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００９−５４３３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のようにして１／４ピッチのパターンを形成する技術では、フォトレジストパターン上に成膜し、フォトレジストパターンの側壁部に残った二酸化シリコン膜をコアとして、この二酸化シリコン膜の上に第２スペーサー層として窒化シリコン膜を形成している。しかしながら、フォトレジストパターンの側壁部に残った二酸化シリコン膜のパターンは、所謂カニヅメ状（上端部分の一方が湾曲した形状）となっており、上面が平坦で無い形状となっている。このため、このパターンをコアとして用いると線幅制御性が悪くなるという問題がある。また、このような問題を避けるため、マスクを介してエッチングすることを予定したコア層を予め被エッチング層の上に多層に積層しておくと、工数が多くなるとともに、製造コストが増大するという問題が発生する。
【０００７】
上記のように、フォトリソグラフィーにおける微細化技術では、効率良く所望の微細化パターンを精度良く形成できるようにする技術の開発が求められている。
【０００８】
本発明は、上記従来の事情に対処してなされたもので、従来に比べて効率良く所望の微細化パターンを精度良く形成することができ、半導体装置の生産効率を向上させることのできる半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法の一態様は、基板の被エッチング層上に、下側から順に、コア層と、反射防止膜と、所定間隔を隔てて整列されたラインパターンにパターニングされたフォトレジスト層とを形成する工程と、前記フォトレジスト層の前記ラインパターンをトリミングする工程と、トリミングされた前記フォトレジスト層の前記ラインパターンの上に第１の膜を成膜する工程と、前記フォトレジスト層の前記ラインパターンの側壁部の前記第１の膜を残して他の部位の前記第１の膜を除去する工程と、前記フォトレジスト層を除去する工程と、前記第１の膜をマスクとして、前記反射防止膜と前記コア層をエッチングし、前記コア層をラインパターンとする工程と、前記ラインパターンとされた前記コア層の上に第２の膜を成膜する工程と、前記コア層の前記ラインパターンの側壁部の前記第２の膜を残して他の部位の前記第２の膜を除去する工程と、前記第２の膜をマスクとして、前記被エッチング層をエッチングし、被エッチング層をラインパターンとする工程と、を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、従来に比べて効率良く所望の微細化パターンを精度良く形成することができ、半導体装置の生産効率を向上させることのできる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の半導体装置の製造方法の一実施形態の工程を説明するための図。
【図２】図１の半導体装置の製造方法の工程を示すフローチャート。
【発明を実施するための形態】
【００１２】
以下、本発明の詳細を、図面を参照して実施形態について説明する。
【００１３】
図１は、本発明の一実施形態に係る基板としての半導体ウエハの一部を拡大して模式的に示し、一実施形態にかかる半導体装置の製造方法の工程を示すものである。また、図２は、一実施形態にかかる半導体装置の製造方法の工程を示すフローチャートである。
【００１４】
図１（ａ）に示すように、半導体ウエハＷの上には、被エッチング膜としてのポリシリコン膜１０１が形成されている。まず、このポリシリコン膜１０１の上に、コア層となるカーボン層として本実施形態ではアモルファスカーボン層１０２を形成し、アモルファスカーボン層１０２の上に、ＳｉＡＲＣ層（反射防止膜）１０３を形成し、ＳｉＡＲＣ層１０３の上に、所定のラインアンドスペースパターンに形成されたフォトレジスト層１０４を形成する（図２の工程２００）。
【００１５】
このフォトレジスト層１０４は、フォトレジストの塗布、露光、現像等の工程によって形成する。露光工程は、例えばＡｒＦ液浸露光等によって行うことができる。なお、アモルファスカーボン層１０２の替わりに、スピンコートによって形成することのできる塗布膜（スピンオンカーボン膜）を用いてもよい。塗布膜（スピンオンカーボン膜）は、アモルファスカーボン層１０２に比べて強度的には劣るが、塗布膜（スピンオンカーボン膜）を用いれば、フォトレジスト層１０４を塗布する塗布装置において、フォトレジスト層１０４を塗布する前に塗布膜を塗布して形成することができる。したがって、上記の塗布膜の形成から、フォトレジスト層の形成までは、同一の装置内で連続的に行うことができ、プロセスの簡素化が図れる。
【００１６】
図１（ａ）に示す状態から、まず、フォトレジスト層１０４のトリミングを行ってフォトレジスト層１０４の線幅を減少させ（図２の工程２０１）、次に、フォトレジスト層１０４の上に第１の膜として二酸化シリコン（ＳｉＯ２）膜１０５を形成し、図１（ｂ）に示す状態とする（図２の工程２０２）。この第１の膜としての二酸化シリコン（ＳｉＯ２）膜１０５の膜厚は、例えば２０ｎｍ程度とする。
【００１７】
フォトレジスト層１０４のトリミング工程は、例えば、二酸化シリコン膜１０５を形成するためのプラズマＣＶＤ装置内において、酸素プラズマを作用させることによって行うことができる。また、二酸化シリコン（ＳｉＯ２）膜１０５の成膜は、低温（１４０℃以下）で二酸化シリコン膜１０５を形成することのできるＭＬＤ（Molecular Layer Deposition）法を用いることが好ましい。また、二酸化シリコン膜１０５に限らず、成膜時にフォトレジストにダメージを与えないようなレジストのガラス転移温度以下の温度で形成可能な膜であれば他の材質の膜を用いてもよい。例えば、酸化アルミニウム（ＡｌｘＯｙ）、窒化アルミニウム（ＡｌＮ）、酸化チタン（ＴｉＯｘ）、窒化シリコン（ＳｉＮ）、アモルファスシリコン、ポリシリコンなどの材質の膜を用いてもよい。
【００１８】
次に、二酸化シリコン膜１０５をエッチングし、フォトレジスト層１０４の側壁部にのみ二酸化シリコン膜１０５が残った状態とし（図２の工程２０３）、この後、フォトレジスト層１０４をアッシングにより除去し、図１（ｃ）に示す状態（所謂カニヅメ形状の状態）とする（図２の工程２０４）。
【００１９】
上記の二酸化シリコン膜１０５のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、ＣＦ４／Ａｒ等のエッチングガスを使用したプラズマエッチング等によって行うことができる。また、フォトレジスト層１０４のアッシングも、同様なエッチング装置を用い、酸素ガスのプラズマを用いたアッシング等によって行うことができる。
【００２０】
次に、二酸化シリコン膜１０５をマスクとして、ＳｉＡＲＣ層１０３をエッチングし、引き続いてアモルファスカーボン層１０２をアッシングして、図１（ｄ）に示す状態とする（図２の工程２０５）。
【００２１】
上記のＳｉＡＲＣ層１０３のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、ＣＦ４／Ａｒ等のエッチングガスを使用したプラズマエッチング等によって行うことができる。また、アモルファスカーボン層１０２のアッシングも、同様なエッチング装置を用い、酸素ガスのプラズマを用いたアッシング等によって行うことができる。したがって、上記の二酸化シリコン膜１０５のエッチングからアモルファスカーボン層１０２のアッシングまでは、同一のエッチング装置を用い、処理チャンバーの中から搬出することなく連続的に行うことができる。
【００２２】
次に、アモルファスカーボン層１０２の上に残ったＳｉＡＲＣ層１０３及び二酸化シリコン膜１０５を除去して図１（ｅ）に示す状態とする（図２の工程２０６）。
【００２３】
上記のＳｉＡＲＣ層１０３の除去及び二酸化シリコン膜１０５の除去は、例えば、ＨＦ／ＮＨ３／Ａｒ等の処理ガスを用いたガスケミカルエッチング装置等を用いて行うことができる。
【００２４】
次に、アモルファスカーボン層１０２の上に、第２の膜として二酸化シリコン（ＳｉＯ２）膜１０６を形成し、図１（ｆ）に示す状態とする（図２の工程２０７）。この第２の膜としての二酸化シリコン（ＳｉＯ２）膜１０６の膜厚は、例えば１２ｎｍ程度とする。
【００２５】
二酸化シリコン（ＳｉＯ２）膜１０６の成膜は、低温（１４０℃以下）で二酸化シリコン膜１０６を形成することのできるＭＬＤ（Molecular Layer Deposition）法を用いることが好ましい。
【００２６】
次に、二酸化シリコン膜１０６をエッチングし、アモルファスカーボン層１０２の側壁部にのみ二酸化シリコン膜１０６が残った状態とし（図２の工程２０８）、この後、アモルファスカーボン層１０２をアッシングにより除去し、図１（ｇ）に示す状態（所謂カニヅメ形状の状態）とする（図２の工程２０９）。
【００２７】
上記の二酸化シリコン膜１０６のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、ＣＦ４／Ａｒ等のエッチングガスを使用したプラズマエッチング等によって行うことができる。また、アモルファスカーボン層１０２のアッシングも、同様なエッチング装置を用い、酸素ガスのプラズマを用いたアッシング等によって行うことができる。
【００２８】
次に、二酸化シリコン膜１０６をマスクとして、ポリシリコン層１０１をエッチングしてポリシリコン層１０１をラインアンドスペースのパターンとし、この後、二酸化シリコン膜１０６を除去し図１（ｈ）に示す状態とする（図２の工程２１０）。このポリシリコン層１０１のラインアンドスペースのパターンは、図１（ａ）に示されるフォトレジスト１０４のラインアンドスペースのパターンの１／４のピッチとなっている。したがって、フォトレジスト１０４のラインアンドスペースのパターンが例えば４０ｎｍハーフピッチの場合、ポリシリコン層１０１のラインアンドスペースのパターンは、１０ｎｍハーフピッチとなる。
【００２９】
上記の二酸化シリコン膜１０６のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、Ｃｌ２／Ａｒ／Ｎ２等のエッチングガスを使用したプラズマエッチング等によって行うことができる。また、二酸化シリコン膜１０６のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、ＣＦ４／Ａｒ等のエッチングガスを使用したプラズマエッチング等によって行うことができる。
【００３０】
上記のとおり、本実施形態では、ラインアンドスペースのパターンの側壁に形成された二酸化シリコン等の所謂カニヅメ状のパターンをコアとしてその上に成膜することがないので、良好な線幅制御性を確保することができる。また、被エッチング層としてのポリシリコン層１０１の上に、アモルファスカーボン層１０２と、ＳｉＡＲＣ層１０３と、フォトレジスト層１０４の３層のみを堆積させた積層構造からスタートして、２回のダブルパターニングを行って１／４ピッチのパターンを得ることができるので、工数の増加を抑制することができるとともに、製造コストを抑制することができる。
【００３１】
実施例として、以下の処理条件によって、２回のダブルパターニングを行い、最初のフォトレジストのパターンの１／４ピッチのポリシリコンのラインアンドスペースのパターンを形成した。
【００３２】
（フォトレジストのトリミング）
フォトレジストのトリミングは、バッチ処理式の成膜装置において酸素プラズマを作用させて実施した。処理条件は、以下のとおりである。
圧力：２０Ｐａ（１５０ｍTorr）
高周波電力：５０Ｗ
処理ガス：Ｏ２＝１０００ｓｃｃｍ
回転速度：２．０ｒｐｍ
時間：１５．０分
【００３３】
（二酸化シリコン膜（第１の膜）の成膜）
二酸化シリコン膜（第１の膜）の成膜は、上記のフォトレジストのトリミングを実施したバッチ処理式の成膜装置によって、１４０℃以下でＭＬＤ（Molecular Layer Deposition）法を用いて行った。二酸化シリコン膜の膜厚は２０ｎｍとした。
【００３４】
（二酸化シリコン膜（第１の膜）のエッチング）
二酸化シリコン膜（第１の膜）のエッチングは、上部電極と下部電極との間に高周波電力を印加してプラズマを発生させる枚葉式のＣＣＰエッチング装置を用いて実施した。処理条件は、以下のとおりである。
圧力：２．６６Ｐａ（２０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／１００Ｗ
処理ガス：ＣＦ４／Ａｒ＝１００／２００ｓｃｃｍ
時間：３０．０秒
【００３５】
（フォトレジストのアッシング）
フォトレジストのアッシングは、二酸化シリコン膜（第１の膜）のエッチングを実施した枚葉式のＣＣＰエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。
圧力：２．６６Ｐａ（２０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／１００Ｗ
処理ガス：Ｏ２＝３５０ｓｃｃｍ
時間：１５．０秒
【００３６】
（ＳｉＡＲＣのエッチング）
ＳｉＡＲＣのエッチングは、二酸化シリコン膜（第１の膜）のエッチング、フォトレジストのアッシングを実施した枚葉式のＣＣＰエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。
圧力：１．３３Ｐａ（１０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／１００Ｗ
処理ガス：ＣＦ４／Ａｒ＝１００／２００ｓｃｃｍ
時間：４５．０秒
【００３７】
（アモルファスカーボンのアッシング）
アモルファスカーボンのアッシングは、二酸化シリコン膜（第１の膜）のエッチング、フォトレジストのアッシング、ＳｉＡＲＣのエッチングを実施した枚葉式のＣＣＰエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。
圧力：３．９９Ｐａ（３０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／３００Ｗ
処理ガス：Ｏ２＝３００ｓｃｃｍ
時間：６０．０秒
【００３８】
（二酸化シリコン膜（第１の膜）とＳｉＡＲＣの除去）
二酸化シリコン膜（第１の膜）とＳｉＡＲＣの除去は、ガスケミカルエッチング装置を用いて実施した。処理条件は、以下のとおりであり、ＣＯＲ（Chemical Oxide Removal）処理＋ＰＨＴ（Post Heat Treatment）処理を５回行った。
（ＣＯＲ（Chemical Oxide Removal）処理）
圧力：２．６６Ｐａ（２０ｍTorr）
処理ガス：ＨＦ／ＮＦ３／Ａｒ＝４０／４０／３４ｓｃｃｍ
温度（上部／側壁部／下部）：６０／６０／３５℃
時間：６０．０秒
（ＰＨＴ（Post Heat Treatment）処理）
圧力：８９．８Ｐａ（６７５ｍTorr）
処理ガス：Ｎ２＝５００ｓｃｃｍ
温度：１５０℃
時間：６０．０秒
【００３９】
（二酸化シリコン膜（第２の膜）の成膜）
二酸化シリコン膜（第２の膜）の成膜は、上記のバッチ処理式の成膜装置によって、１４０℃以下でＭＬＤ（Molecular Layer Deposition）法を用いて行った。二酸化シリコン膜の膜厚は１２ｎｍとした。
【００４０】
（二酸化シリコン膜（第２の膜）のエッチング）
二酸化シリコン膜（第２の膜）のエッチングは、上部電極と下部電極との間に高周波電力を印加してプラズマを発生させる枚葉式のＣＣＰエッチング装置を用いて実施した。処理条件は、以下のとおりである。
圧力：２．６６Ｐａ（２０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／１００Ｗ
処理ガス：ＣＦ４／Ａｒ＝１００／２００ｓｃｃｍ
時間：２０．０秒
【００４１】
（アモルファスカーボン膜のアッシング）
アモルファスカーボン膜のアッシングは、二酸化シリコン膜（第２の膜）のエッチングを実施した枚葉式のＣＣＰエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。
圧力：２．６６Ｐａ（２０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／３０Ｗ
処理ガス：Ｏ２＝３５０ｓｃｃｍ
時間：９０．０秒
（ブレイクスルー処理）
アモルファスカーボン膜のアッシング処理に引き続き枚葉式のＣＣＰエッチング装置によってブレイクスルー処理を行い、アッシング処理により半導体ウエハ表面に付着した酸化膜及び自然酸化膜の除去を行った。処理条件は、以下のとおりである。
圧力：２．６６Ｐａ（２０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／１００Ｗ
処理ガス：ＣＦ４／Ａｒ＝１００／２００ｓｃｃｍ
時間：５．０秒
【００４２】
（ポリシリコン膜のエッチング）
ポリシリコン膜のエッチングは、二酸化シリコン膜（第２の膜）のエッチング、アモルファスカーボン膜のアッシング、ブレイクスルー処理を実施した枚葉式のＣＣＰエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。
（メインエッチング）
圧力：１．３３Ｐａ（１０ｍTorr）
高周波電力（上部／下部）：３００Ｗ／２００Ｗ
処理ガス：Ｃｌ２／Ａｒ／Ｎ２＝１００／２００／２００ｓｃｃｍ
時間：３０．０秒
（オーバーエッチング）
圧力：３．９９Ｐａ（３０ｍTorr）
高周波電力（上部／下部）：６００Ｗ／３０Ｗ
処理ガス：Ｃｌ２／Ｏ２／Ｎ２＝１６０／５／８０ｓｃｃｍ
時間：６０．０秒
【００４３】
上記の処理条件によって形成した実施例のポリシリコン膜のパターンを、電子顕微鏡で観察したところ、最初のフォトレジストパターンの１／４ピッチのラインアンドスペースのパターンが形成されていることを確認することができた。
【００４４】
このようなラインアンドスペースのパターンの上に、パターンを切断するためのマスク（カットマスク）をフォトレジストにより形成し、必要に応じて絶縁膜によるシュリンクを行い、このマスクを用いてラインアンドスペースのパターンを所望のパターンにパターニングすることができる。
【００４５】
以上のように、本実施形態によれば、従来に比べて効率良く所望の微細化パターンを精度良く形成することができ、半導体装置の生産効率を向上させることのできる半導体装置の製造方法を提供することができる。なお、本発明は、上記実施形態及び実施例に限定されるものではなく、各種の変形が可能であることは勿論である。
【符号の説明】
【００４６】
Ｗ……半導体ウエハ、１０１……ポリシリコン層、１０２……アモルファスカーボン層、１０３……ＳｉＡＲＣ層（反射防止膜）、１０４……フォトレジスト層、１０５……二酸化シリコン膜（第１の膜）、１０６……二酸化シリコン膜（第２の膜）。
【特許請求の範囲】
【請求項１】
基板の被エッチング層上に、下側から順に、コア層と、反射防止膜と、所定間隔を隔てて整列されたラインパターンにパターニングされたフォトレジスト層とを形成する工程と、
前記フォトレジスト層の前記ラインパターンをトリミングする工程と、
トリミングされた前記フォトレジスト層の前記ラインパターンの上に第１の膜を成膜する工程と、
前記フォトレジスト層の前記ラインパターンの側壁部の前記第１の膜を残して他の部位の前記第１の膜を除去する工程と、
前記フォトレジスト層を除去する工程と、
前記第１の膜をマスクとして、前記反射防止膜と前記コア層をエッチングし、前記コア層をラインパターンとする工程と、
前記ラインパターンとされた前記コア層の上に第２の膜を成膜する工程と、
前記コア層の前記ラインパターンの側壁部の前記第２の膜を残して他の部位の前記第２の膜を除去する工程と、
前記第２の膜をマスクとして、前記被エッチング層をエッチングし、被エッチング層をラインパターンとする工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記コア層がカーボン膜によって形成されていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
前記カーボン膜がアモルファスカーボンからなることを特徴とする半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法であって、
前記カーボン膜が塗布膜からなることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４いずれか１項記載の半導体装置の製造方法であって、
前記第１の膜及び前記第２の膜は、１４０℃以下の温度で形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５いずれか１項記載の半導体装置の製造方法であって、
前記被エッチング層のラインパターンの上に、さらにパターニングされたフォトレジストマスクを形成し、当該フォトレジストマスクを介して前記被エッチング層をエッチングし、前記被エッチング層のラインパターンをパターニングすることを特徴とする半導体装置の製造方法。
【請求項１】
基板の被エッチング層上に、下側から順に、コア層と、反射防止膜と、所定間隔を隔てて整列されたラインパターンにパターニングされたフォトレジスト層とを形成する工程と、
前記フォトレジスト層の前記ラインパターンをトリミングする工程と、
トリミングされた前記フォトレジスト層の前記ラインパターンの上に第１の膜を成膜する工程と、
前記フォトレジスト層の前記ラインパターンの側壁部の前記第１の膜を残して他の部位の前記第１の膜を除去する工程と、
前記フォトレジスト層を除去する工程と、
前記第１の膜をマスクとして、前記反射防止膜と前記コア層をエッチングし、前記コア層をラインパターンとする工程と、
前記ラインパターンとされた前記コア層の上に第２の膜を成膜する工程と、
前記コア層の前記ラインパターンの側壁部の前記第２の膜を残して他の部位の前記第２の膜を除去する工程と、
前記第２の膜をマスクとして、前記被エッチング層をエッチングし、被エッチング層をラインパターンとする工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記コア層がカーボン膜によって形成されていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
前記カーボン膜がアモルファスカーボンからなることを特徴とする半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法であって、
前記カーボン膜が塗布膜からなることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４いずれか１項記載の半導体装置の製造方法であって、
前記第１の膜及び前記第２の膜は、１４０℃以下の温度で形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５いずれか１項記載の半導体装置の製造方法であって、
前記被エッチング層のラインパターンの上に、さらにパターニングされたフォトレジストマスクを形成し、当該フォトレジストマスクを介して前記被エッチング層をエッチングし、前記被エッチング層のラインパターンをパターニングすることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図２】
【公開番号】特開２０１２−１７８３７８（Ｐ２０１２−１７８３７８Ａ）
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願番号】特願２０１１−３９１６３（Ｐ２０１１−３９１６３）
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
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