【課題】歩留まりに優れた構造を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、基板内の記憶回路領域に形成されており、多層配線層内に埋め込まれた少なくとも１以上の容量素子および周辺回路を有する記憶回路と、平面視において、基板内の憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、を備え、容量素子は、下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成されており、上部接続配線と埋設電極とは、同一の材料かつ一体に構成されており、上部接続配線と下部電極との間には、論理回路を構成する前記配線が少なくとも１以上設けられており、上部接続配線の上面と、上部接続配線と同じ配線層に形成された論理回路を構成する配線の上面とが、同一面を構成する。 （もっと読む）

【課題】チップ面積の削減が可能な側壁加工プロセスを用いた半導体装置の製造方法を提供すること。
【解決手段】実施形態の半導体装置の製造方法は、基板301上に被加工膜302を形成し、被加工膜の上に芯材膜304を形成し、芯材膜の一部であって被加工膜の加工時まで残存させる残存部分とそれ以外の芯材膜である除去予定部分との間が所定距離の間隙となるように芯材膜をパターニングする。パターニングの後に芯材膜の側面に側壁305を形成して除去予定部分および残存部分の側面を側壁で覆うとともに残存部分と除去予定部分との間の所定距離の間隙を側壁で閉塞する。さらに、側面が側壁で覆われた残存部分の上面を覆うようにレジスト306を形成し、レジストの形成後にウェットエッチングを行うことにより除去予定部分を除去し、ウェットエッチングの後にレジストを除去する。レジストを除去した後に側壁および残存部分をマスクとして被加工膜を加工する。 （もっと読む）

【課題】微細化に伴うＬＥＲやＬＷＲに起因する配線の抵抗率の増大を抑制し得る手法を提供する。
【解決手段】半導体装置は、基板１０１と、基板上において同一の配線層内に形成された複数の配線１１１と、配線間に埋め込まれるよう形成された複数の絶縁膜１１２とを備える。そして、これら複数の配線は、両側面のＬＥＲ（Line Edge Roughness）の相関係数が正である配線が、連続して２^N本（Ｎは４以上の整数）以上並んだ配線群を含む。 （もっと読む）

【課題】貫通電極の形成に時間を要さず、貫通電極内でのボイドの発生を抑制できる半導体装置、およびこの半導体装置の製造方法を提供すること。
【解決手段】半導体装置１は、孔１１１が形成された絶縁性あるいは半導体の層１１と、層１１の孔１１１内に設けられた貫通電極１２と、を備える。貫通電極１２は、シード層１２１と、めっき層１２２と、を備える。シード層１２１は、孔１１１の底面１１１Ａを覆う。また、シード層１２１は、孔１１１の側面１１１Ｂのうち、孔１１１の開口から、孔１１１の開口と孔１１１の底面１１１Ａとの間の所定の位置までの第１の領域を未被覆とし、この第１の領域（未被覆領域）１１１Ｂ１を除いた第二の領域を被覆している。めっき層１２２は、シード層１２１と、未被覆領域１１１Ｂ１の少なくとも一部を覆う。 （もっと読む）

【課題】本発明ではフォトリソグラフィー技術解像限界付近のパターン形成を安定して形成すると共に、コンタクトプラグなどの構造物における目合わせずれや接触面積の縮小による接触電気抵抗の増大や接続不良を解決する。
【解決手段】半導体基板上に形成された絶縁材料層１００に、第１の方向に延在し、底部の幅Ｗ１より上部の幅Ｗ２が広い第１の溝１０１を形成する工程と、第１の溝１０１内に、溝の上端より低い位置まで埋め込み層１０２を形成する工程と、埋め込み層１０２上に露出している第１の溝１０１の側壁を覆うサイドウォール１０３を形成する工程と、サイドウォール１０３をマスクとして埋め込み層１０２をエッチングして第１の方向に分離する工程と、
を含むことを特徴とする。 （もっと読む）

【課題】ビット線材料埋設体の形状のばらつきに起因するビット線の配線抵抗値のばらつきを防ぐ半導体装置の製造方法を提供する。
【解決手段】製造方法は、第一溝４内に第一のビット線材料埋設体６および第二のビット線材料埋設体１０からなるビット線１１を形成する第一工程と、ビット線１１に含まれる不純物を拡散させて第一不純物拡散領域１３を形成する第二工程と、ピラー部１ｂを形成する第三工程と、ピラー部１ｂに対向する配線１７を第二溝１５内に形成する第四工程と、ピラー部１ｂの先端部に、第二不純物拡散領域１９を形成する第五工程と、を具備し、第一工程が、第一溝４を完全に埋め込むように第一ビット線材料を形成した後に第一ビット線材料表面を平坦化し、第一溝４底部に残るように第一ビット線材料をエッチバックする工程を具備する。 （もっと読む）

【課題】 信頼性が向上する半導体素子、及びその形成方法を提供する。
【解決手段】 半導体素子の形成方法は、半導体基板１００の上にゲート電極１２０及びゲート電極１２０の両側にスペーサー１１０を形成する段階、ゲート電極１２０の上にキャッピングパターン１７０を形成する段階、ゲート電極１２０の間にメタルコンタクト１９５を形成する段階を含み、キャッピングパターン１７０の幅はゲート電極１２０の幅より大きく形成される。これにより、形成された半導体素子は、メタルコンタクト１９５とゲート電極１２０との間での電気的な短絡を效果的に防止することができる。 （もっと読む）

【課題】コンタクトホール形成時の重ね合わせずれに起因したリークの増大やコンタクト抵抗の上昇が抑制された半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００と、半導体基板１００上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、ゲート電極１０２の側壁上に形成されたサイドウォールスペーサ１５０と、半導体基板１００のうち、ゲート電極１０２及びサイドウォールスペーサ１５０を間に挟んで両側に形成されたソースドレイン領域１０６と、ゲート電極１０２、サイドウォールスペーサ１５０、及び半導体基板１００の上面を覆う応力絶縁膜１１０とを備えている。サイドウォールスペーサ１５０は、少なくとも中央部のゲート長方向膜厚よりも上部のゲート長方向膜厚の方が大きくなっている。 （もっと読む）

【課題】ビア深さのバラツキを抑制することができる半導体装置の構造およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上に、ＳｉおよびＣを含むキャップ絶縁膜を形成する工程と、キャップ絶縁膜上に、キャップ絶縁膜と比較して、シリコン原子数に対する炭素原子数の組成比が高い、有機シリカ膜を形成する工程と、不活性ガス、Ｎを含むガス、フッ化炭素ガスおよび酸化剤ガスを含む混合ガスを用いたプラズマ処理により、有機シリカ膜に、異なる開口径を有する２以上の凹部を形成する工程と、を含む。 （もっと読む）

【課題】メモリ構造に対して損傷を与えることを防止しながら選択された導電体から表面酸化物を適切に除去する。
【解決手段】導電層（１０２）を設け、その導電層（１０２）を覆うように誘電体（１００）を設け、その誘電体（１００）を貫通する第１および第２の開口（１０４，１０６）を設け、第１および第２の開口（１０４，１０６）内にそれぞれ第１および第２の導電体（１０８，１１０）を設けかつ第１および第２の導電体（１０８，１１０）を導電層（１０２）に接触させ、その第１の導電体（１０８）を覆うようにメモリ構造（１２６）を設け、そのメモリ構造（１２６）を覆うように保護要素（１３４）を設け、その第２の導電体（１１０）上に処理を施すことによる電子構造の製造方法。 （もっと読む）

【課題】記憶素子の下にあるコンタクトプラグの上面の平坦性を改善し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、半導体基板上に設けられた複数のスイッチングトランジスタと、隣接する２つのスイッチングトランジスタ間に埋め込まれ、該隣接する２つのスイッチングトランジスタの各ゲートから絶縁されかつ該隣接する２つのスイッチングトランジスタのソースまたはドレインに電気的に接続され、上面がスイッチングトランジスタの上面よりも高い位置にあるコンタクトプラグと、コンタクトプラグの上面上に設けられ、データを記憶する記憶素子と、記憶素子上に設けられた配線とを備えている。 （もっと読む）

【課題】基材の内部に空隙を形成するための方法を提供する。
【解決手段】基材を用意する工程；少なくとも１つの犠牲材料前駆体の堆積によって犠牲材料を堆積する工程；複合層を堆積する工程；該複合層中のポロゲン材料を除去して多孔質層を形成する工程；及び積層基材を除去媒体と接触させて前記犠牲材料を実質的に除去し、前記基材の内部に空隙を与える工程を含み、前記少なくとも１つの犠牲材料前駆体が、有機ポロゲン、シリコン、極性溶媒に可溶な金属酸化物、及びそれらの混合物からなる群より選択される方法が提供される。 （もっと読む）

【課題】サイドウォールスペーサを利用してリソグラフィー解像限界未満のパターンと任意の寸法のパターンとが混在するパターンを形成する。
【解決手段】アモルファスカーボン膜３及びシリコン酸窒化膜４からなる被エッチング部材上に塗布膜５をスピン塗布法により成膜し、塗布膜５をパターニングすることによってサイドウォールコアを形成し、サイドウォールコアの少なくとも側面を覆うシリコン酸化膜７を成膜し、シリコン酸化膜７上に有機反射防止膜８をスピン塗布法により成膜する。次いで、有機反射防止膜８をエッチングすることによって、シリコン酸化膜７の凹部７ａを覆う埋込マスクを形成し、シリコン酸化膜７をエッチングすることにより、サイドウォールコアまたは埋込マスクと重ならない被エッチング部材を露出させ、被エッチング部材をエッチングすることでフォトリソグラフィー解像限界未満のパターンを得る。 （もっと読む）

【課題】ＳＭＡＰ法と比べて少ない積層数の膜構成で被加工部材に対し高アスペクト比の加工を行うことができる半導体装置の製造方法を提供する。
【解決手段】実施の形態の半導体装置の製造方法によれば、被加工部材上にＢを含む第１の膜、及びシリコン酸化膜からなる第２の膜を形成し、凹凸形状によりパターンが形成された原版を第２の膜に押し付けてパターンを第２の膜に転写し、パターンが転写された第２の膜をマスクとして、ＣＨ_３ＦとＯ_２を含み、酸素濃度を５０〜９０原子％とするエッチングガスを用いて第１の膜をエッチングしてパターンを第１の膜に転写し、パターンが転写された第１の膜をマスクとして被加工部材を加工してパターンを有する凹部を形成する。 （もっと読む）

【課題】新規な半導体装置の製造方法を提供する。
【解決手段】本実施形態に係る半導体装置の製造方法は、下層配線としてＣｕ配線を含む多層配線と、前記Ｃｕ配線を形成するために用いられるＣｕアクセサリとが形成された半導体基板を、ポリイミド膜で覆う工程と、前記多層配線の最上層配線の表面および前記Ｃｕアクセサリの表面を露出させる工程と、前記半導体基板をＣｕ腐食防止剤の蒸気にさらして、前記最上層配線の表面および前記Ｃｕアクセサリの表面にＣｕ腐食防止膜を形成する工程と、前記最上層配線の表面に形成されたＣｕ腐食防止膜を選択的に除去する工程と、前記Ｃｕアクセサリの表面にＣｕ腐食防止膜が形成された状態で、前記ポリイミド膜をベーク処理する工程とを有する。 （もっと読む）

【課題】製造工程数及び製造コストを削減しつつ、信頼性の高い半導体装置を製造することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地層１上にＴｉを主成分とする密着層２を形成する工程と、密着層２上にＷを主成分とする導電層３を形成する工程と、導電層３上にＳｉＯＮを主成分とするハードマスク層４を形成する工程と、ハードマスク層４上にレジストパターン５を形成する工程と、レジストパターン５を保護膜とするエッチング処理により導電層３の一部３ａを露出させる工程と、レジストパターン５及びハードマスク層４の残部４ａを保護膜とするエッチング処理により密着層２の一部２ａを露出させる工程と、その後、エッチング処理により下地層１の一部１ａを露出させると共に、導電層３の残部３ｂを露出させる工程とを有する。 （もっと読む）

【課題】簡易な追加工程を設けることで、基板のベベル部から膜が剥離することを抑制する。半導体装置の製造歩留まりの低下を抑制すると共に、製造コストの増加を抑制する。
【解決手段】半導体基板上の全面に、１以上の膜を有する構造を形成した後、膜構造上にパターンを有する第１のマスクを形成する。ベベル部上の第１のマスクを覆うように第２のマスクを形成する。第１のマスク及び第２のマスクを用いて、膜構造をエッチングした後、残留した第１のマスク及び第２のマスクを除去する。 （もっと読む）

【課題】キャパシタの誘電体膜を構成する強誘電体又は高誘電体の結晶性が良好であり、キャパシタのスイッチング電荷量が高く、低電圧動作が可能で信頼性が高い半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板１１０にトランジスタＴ１、Ｔ２を形成した後、ストッパ層１２０及び層間絶縁膜１２１を形成する。そして、層間絶縁膜１２１にコンタクトホールを形成し、層間絶縁膜１２１上に銅膜を形成してコンタクトホール内に銅を埋め込む。その後、低圧ＣＭＰ研磨又はＥＣＭＰ研磨により層間絶縁膜１２１上の銅膜を除去して表面を平坦化し、プラグ１２４ａ，１２４ｂを形成する。次いで、バリアメタル１２５、下部電極１２６ａ、強誘電体膜１２７及び上部電極１２８ａを形成する。このようにして、強誘電体キャパシタ１３０を有する半導体装置（ＦｅＲＡＭ）が形成される。 （もっと読む）

【課題】任意の方向に傾斜した開口部を形成可能な基板の製造方法、半導体装置の製造方法、およびこれを適用した半導体装置を備えた電気光学装置を提供すること。
【解決手段】本適用例の素子基板１０１の製造方法は、素子基板１０１上に設けられた半導体装置としてのＴＦＴ１１０を覆うと共に第１開口部としての孔１０４ａが設けられた第２絶縁膜としての層間絶縁膜１０４をマスクとして、素子基板１０１の面法線１０１ａと交差する一の方向からドライエッチングを第１絶縁膜としてのゲート絶縁膜１０３に施して、孔１０４ａに連通すると共にＴＦＴ１１０のドレイン電極１１０ｄに開口する第２開口部としての孔１０３ａを形成する。 （もっと読む）

【課題】半導体チップ領域内へのクラック伝播を抑制でき新規な構造を持つ金属リングを有する半導体ウエハを提供する。
【解決手段】半導体ウエハは、半導体素子が形成された第１半導体チップ領域と、半導体素子が形成された第２半導体チップ領域と、第１半導体チップ領域と第２半導体チップ領域との間に挟まれたスクライブ領域とを有し、第１半導体チップ領域は、第１半導体チップ領域に形成された半導体素子を囲む金属リングを含み、金属リングは、下側金属層と下側金属層上に重なる上側金属層とを含む複数の金属層で形成され、上側金属層の第１半導体チップ領域外側の側面が、下側金属層の外側の側面と揃っているか、または、下側金属層の外側の側面に対して第１半導体チップ領域内側に位置しているように、下側金属層上に上側金属層が重なっている。 （もっと読む）