半導体装置の製造方法

【課題】チップ面積の削減が可能な側壁加工プロセスを用いた半導体装置の製造方法を提供すること。
【解決手段】実施形態の半導体装置の製造方法は、基板301上に被加工膜302を形成し、被加工膜の上に芯材膜304を形成し、芯材膜の一部であって被加工膜の加工時まで残存させる残存部分とそれ以外の芯材膜である除去予定部分との間が所定距離の間隙となるように芯材膜をパターニングする。パターニングの後に芯材膜の側面に側壁305を形成して除去予定部分および残存部分の側面を側壁で覆うとともに残存部分と除去予定部分との間の所定距離の間隙を側壁で閉塞する。さらに、側面が側壁で覆われた残存部分の上面を覆うようにレジスト306を形成し、レジストの形成後にウェットエッチングを行うことにより除去予定部分を除去し、ウェットエッチングの後にレジストを除去する。レジストを除去した後に側壁および残存部分をマスクとして被加工膜を加工する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、側壁加工プロセスを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの高集積化、高性能化に伴い、パターン形成に要求される寸法は年々微細になってきている。特に集積化の進むメモリデバイス等においては微細なパターンが必要とされており、近年はデバイスの要求がリソグラフィーの解像限界を超え始め、それ以上の超微細パターンが求められている。そこで、リソグラフィーの解像限界を超えたパターンを形成する技術として、側壁加工プロセスを用いた技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２９５７８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、チップ面積の削減が可能な側壁加工プロセスを用いた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置の製造方法は、半導体基板上に被加工膜を形成し、前記被加工膜の上に芯材膜を形成し、前記芯材膜の一部であって前記被加工膜の加工時まで残存させる残存部分とそれ以外の前記芯材膜である除去予定部分との間が所定距離の間隙となるように前記芯材膜をパターニングする。パターニングの後に、前記芯材膜の側面に側壁を形成して、前記除去予定部分および残存部分の側面を前記側壁で覆うとともに前記残存部分と前記除去予定部分との間の前記所定距離の間隙を前記側壁で閉塞する。さらに、側面が前記側壁で覆われた前記残存部分の上面を覆うようにレジストを形成し、前記レジストの形成後にウェットエッチングを行うことにより、前記除去予定部分を除去し、ウェットエッチングの後に前記レジストを除去する。前記レジストを除去した後に、前記側壁および前記残存部分をマスクとして前記被加工膜を加工する。
【図面の簡単な説明】
【０００６】
【図１】図１は、比較例となる半導体装置の製造方法の工程を示す断面図である。
【図２】図２は、比較例となる半導体装置の製造方法の工程を示す断面図である。
【図３】図３は、比較例となる半導体装置の製造方法の工程を示す断面図である。
【図４】図４は、比較例となる半導体装置の製造方法の工程を示す断面図である。
【図５】図５は、比較例となる半導体装置の製造方法の工程を示す断面図である。
【図６】図６は、比較例となる半導体装置の製造方法の工程を示す断面図である。
【図７】図７は、比較例となる半導体装置の製造方法の工程を示す上面図である。
【図８】図８は、比較例となる半導体装置の製造方法の工程を示す上面図である。
【図９】図９は、比較例となる半導体装置の製造方法の工程を示す上面図である。
【図１０】図１０は、比較例となる半導体装置の製造方法の工程を示す上面図である。
【図１１】図１１は、比較例となる半導体装置の製造方法の工程を示す図であり、図１１（ａ）は上面図であり、図１１（ｂ）は図１１（ａ）のＡ−Ａ’断面図である。
【図１２】図１２は、比較例となる半導体装置の製造方法の工程を示す上面図である。
【図１３】図１３は、実施形態の半導体装置の製造方法の工程を示す図であり、図１３（ａ）は上面図であり、図１３（ｂ）は図１３（ａ）のＡ−Ａ’断面図である。
【図１４】図１４は、実施形態の半導体装置の製造方法の工程を示す図であり、図１４（ａ）は上面図であり、図１４（ｂ）は図１４（ａ）のＡ−Ａ’断面図である。
【図１５】図１５は、実施形態の半導体装置の製造方法の工程を示す図であり、図１５（ａ）は上面図であり、図１５（ｂ）は図１５（ａ）のＡ−Ａ’断面図である。
【図１６】図１６は、実施形態の半導体装置の製造方法の工程を示す図であり、図１６（ａ）は上面図であり、図１６（ｂ）は図１６（ａ）のＡ−Ａ’断面図である。
【図１７】図１７は、実施形態の半導体装置の製造方法の工程を示す図であり、図１７（ａ）は上面図であり、図１７（ｂ）は図１７（ａ）のＡ−Ａ’断面図である。
【図１８】図１８は、実施形態の半導体装置の製造方法の工程を示す図であり、図１８（ａ）は上面図であり、図１８（ｂ）は図１８（ａ）のＡ−Ａ’断面図である。
【図１９】図１９は、実施形態の半導体装置の製造方法の工程を示す図であり、図１９（ａ）は上面図であり、図１９（ｂ）は図１９（ａ）のＡ−Ａ’断面図である。
【発明を実施するための形態】
【０００７】
以下に説明する実施形態の比較例となる側壁加工プロセスについて、図１〜図６の断面図を用いて説明する。図１に示すように、シリコン基板101上に、パターニングを行いたい被エッチング膜102、例えば300nmの第1のTEOS（TetraEthOxySilane:テトラエトキシシラン）膜102を堆積する。次に側壁加工プロセスにて使用する（エッチング）ストッパー膜103、例えば50nmのシリコンナイトライド膜103と側壁加工プロセスにて使用する芯材膜（犠牲膜）104、例えば200nmの第2のTEOS膜104を堆積する。
【０００８】
さらにその上にフォトレジストを形成し、通常の光蝕刻法によりフォトレジストを所望のパターンに加工し（図示せず）、それをマスクにしてRIE（Reactive Ion Etching）法により、芯材膜、ここでは第2のTEOS膜104を加工し、フォトレジストを除去する（図２）。
【０００９】
次に図３に示すように、側壁加工プロセスにて芯材膜104を細らせるスリミング加工、ここでは芯材膜である第2のTEOS膜104をフッ酸処理により細らせる。
【００１０】
次に図４に示すように、側壁加工プロセスでのスペーサー膜105、例えば減圧CVD法にて50nmのアモルファスシリコン膜105を堆積し、それをRIE法にてエッチバック加工を行う。
【００１１】
さらにフォトレジスト106を塗布し、通常の光蝕刻法により、図５に示すようにフォトレジスト106を所望のパターンに加工する。これにより、残しておきたい芯材膜104のパターンをレジスト106にて保護する。
【００１２】
続けて、側壁加工プロセスでの芯材膜104を除去する。ここでは芯材膜である第2のTEOS膜104を、フッ酸処理によるウェットエッチングで除去する。最後に残しておきたい芯材膜104を保護していたレジスト106を例えば、灰化処理（Asher）などによりで除去する（図６）。
【００１３】
上記した側壁加工プロセスにおいて、側壁パターンより大きなパターンを形成したい場合に生ずる問題について、上記の工程を説明した断面図である図２〜図６に対応する上面図を中心とした図７〜図１２を用いて以下に説明する。
【００１４】
図１２の芯材膜104のように側壁パターンより大きなパターン、例えば引き出し配線形成用パターンなどを側壁パターンに接続させて形成したい場合は、まず図７の上面図に示すような第2のTEOS膜からなる芯材膜104を上述したように形成する。ここで、図７のＢ−Ｂ’断面図が図２に相当する。
【００１５】
次に、図８のように芯材膜104を細らせるスリミング加工を行い（図８のＢ−Ｂ’断面図が図３に相当する）、さらに図９に示すように、アモルファスシリコン膜105からなる側壁形成（図９のＢ−Ｂ’断面図が図４に相当する）をそれぞれ上述したように行う。
【００１６】
さらに上述したように、図１０において、残しておきたい芯材膜104のパターンをこの後の芯材除去処理から保護する為に、所望のパターンに加工したレジスト106などで保護する（図１０のＢ−Ｂ’断面図が図５に相当する）。即ち、保護リソグラフィー工程を実行する。
【００１７】
その後、図１１（ａ）（上面図）に示すようにフッ酸処理によるウェットエッチングで芯材膜104を除去する。ここで、図１１（ａ）のＢ−Ｂ’断面図の部分は、上述した図６に示したように、この後のレジスト106除去後まで所望の芯材膜104が残存する。しかし、レジスト106で保護をしている領域でも、下層で芯材膜104が側面を介して非保護領域と繋がっている部分は、図１１（ａ）のＡ−Ａ’断面図である図１１（ｂ）のような構造となっている。従って、この部分から、図１１（ａ）及び（ｂ）の矢印で示すようにフッ酸処理にて薬液が染み込んでしまう。
【００１８】
その結果、図１１（ａ）及び（ｂ）に示したように保護したレジスト106の領域下の途中まで芯材膜104が除去されてしまう。最後にレジスト106を上述したように除去すると図１２のようになり、図１２のＢ−Ｂ’断面図である図６に示したように所望のパターンの芯材膜104は残存する。
【００１９】
しかしながら、この側壁加工プロセスにおいては、上記したようにウェットエッチングの薬液の染み込みを考慮する必要があり、そのため芯材後退量を見込んだ設計が必要となる。即ち、パターンとしてその分を見越した面積が余分に必要となることから、チップ面積が大きくなるという問題がある。
【００２０】
（実施形態）
以下に添付図面を参照して、本発明の実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。本実施形態の半導体装置の製造方法を図１３乃至図１９を用いて説明するが、各図とも（ａ）は上面図を示し、（ｂ）は上面図（ａ）のＡ−Ａ’での断面図(例えば、X-SEMでの観察断面)を示す。
【００２１】
まず、図１３に示すように、シリコン基板301上に、パターニングを行いたい被エッチング膜302、例えば300nmの第1のTEOS膜302を堆積する。次に側壁加工プロセスにて使用する（エッチング）ストッパー膜303、例えば50nmのシリコンナイトライド膜303と側壁加工プロセスにて使用する芯材膜（犠牲膜）304、例えば200nmの第2のTEOS膜304を堆積する。
【００２２】
次に図１４に示すように、通常の光蝕刻法によりフォトレジスト（図示せず）を所望のパターンに加工し、それをマスクにしてRIE法により、芯材膜、ここでは第2のTEOS膜304を加工し、フォトレジストを除去する。
【００２３】
次に、図１５のように芯材膜304を細らせるスリミング加工を行う。ここでは芯材膜である第2のTEOS膜304をフッ酸処理により細らせる。この工程は必要に応じて行うものであり必須というわけではない。
【００２４】
しかし上記スリミング加工の有無にかかわらず、これまでの工程経た時点（即ち、図１４或いは図１５の工程終了時点）で、後の芯材膜除去工程で残存させる芯材膜304aとそれに隣接する除去する芯材膜304bとの間隔Ｙ（図１５（ｂ））が、この後の側壁形成工程で形成する側壁の幅Ｘ（図１６（ｂ））の２倍以下となるように、RIE加工、或いはRIE加工とその後のスリミング加工を行う。
【００２５】
次に、側壁加工プロセスでのスペーサー膜305を形成する。例えば、減圧CVD法にて50nmのアモルファスシリコン膜305を堆積する。続いて、スペーサー膜305、即ちアモルファスシリコン膜305に対してRIE法にてエッチバック加工を行い側壁305を形成する（図１６）。ここで、側壁305の横幅（アモルファスシリコン膜の膜厚）は図１６（ｂ）に示すようにＸとなる。
【００２６】
上述したように本実施形態においては、側壁形成の直前の工程終了時において、後の芯材膜除去工程で残存させる芯材膜304aとそれに隣接する除去する芯材膜304bとの間隔Ｙは２Ｘ以下になっている（スリミング加工を行わない場合は、図１４（ｂ）のＹ’が２Ｘ以下になっている）。従って、図１６（ｂ）に示すように芯材膜304aと304bの間の側壁305aおよび305bは一体化して形成され、芯材膜304aと304bとの間隙を閉塞することになる。
【００２７】
次に、図１７に示すように、通常の光蝕刻法によりフォトレジスト306を所望のパターンに加工し、側壁加工プロセスでの芯材除去で残存させるパターン304aをレジスト306にて保護する。具体的には、既に側面が側壁材で覆われた芯材膜304aの上面を覆うようなパターンにレジスト306を加工する。これは、残存させたい芯材膜304aをこの後のウェットエッチング工程におけるエッチング液の浸入から防ぐためである。即ちレジスト306は、対芯材除去処理用保護レジスト膜である。
【００２８】
続けて、図１８に示すように側壁加工プロセスでの芯材膜除去を行う。ここでは芯材膜である第2のTEOS膜304,304bをフッ酸処理により除去する。このとき、レジスト306に加えて一体化している側壁305aおよび305bにより芯材膜304aがフッ酸処理によるウェットエッチングから保護され残存することになる。
【００２９】
最後に、図１９に示すように芯材膜除去処理から芯材膜304aを保護していたレジスト306を例えば灰化処理（Asherを用いた処理）で除去する。これにより形成された側壁305および芯材膜304aからなるパターンを用いて、パターニングを行いたい被エッチング膜302を加工することになる。
【００３０】
先に説明した比較例においては、芯材膜除去処理において残存させたい芯材膜のパターンを保護するレジスト領域において、レジストの下層にて残存させたい芯材膜と除去する芯材膜とが繋がっているため薬液が染み込むことでウェットエッチングがレジスト領域まで進行する（図１０、１１）。そのため、ウェットエッチングにより後退する量をあらかじめ設計に取り込む必要があり、余分なスペースが必要となるため、チップ（Chip）面積が増大してしまうという問題があった。
【００３１】
本実施形態では、半導体基板上に側壁加工プロセスにてパターンを形成する際に、芯材膜除去処理において残存させたい芯材膜のパターンを除去する芯材膜のパターンとの間がスペーサー膜で埋まる程度のスペースを開けて配置する。例えば引き出し配線形成用パターンなどのように、側壁パターンより大きく且つ側壁パターンに接続させる必要があるパターンを形成するための芯材膜を、除去される芯材膜に対して、スペーサー材膜厚で埋まる程度のスペースを空けて配置する。これにより、芯材膜除去処理の前に、残存させたい芯材膜のパターンとそれに接続する側壁パターンに接する（最終的には除去する）芯材膜との間を閉塞するように、例えばアモルファスシリコン（aSi）などからなる側壁を形成することができる。
【００３２】
このため、ウェットエッチングなどの芯材膜除去処理において残存させたい芯材膜のパターンを上部からレジストにより保護するだけでウェットエッチングの薬液が染み込むことを防ぐことが可能となる。このことにより、上記比較例のようにウェットエッチングによるウェット後退量を取り込んだパターン設計が不要となり、より狭いスペースにおいてパターンを配置することができる。従って、チップ面積を小さくすることが可能となる。
【００３３】
なお、上記では被エッチング膜302、即ち被加工膜としてTEOS膜を例として説明したが、被エッチング膜302は金属、ポリシリコン、多層膜等、加工したい膜であればその材料は限定されない。また、被エッチング膜302とシリコン基板301との間に被加工膜を形成しておき、被エッチング膜302をマスクとしてそのパターンを当該被加工膜に転写して加工するようにしてもよい。この場合の被加工膜も特に限定されない。本実施形態における芯材膜304、側壁となるスペーサー膜305、ストッパー膜303、フォトレジスト306等の材料も、RIE加工における選択比、ウェットエッチングで用いるエッチング液、上記被加工膜の材料等を考慮して適宜選択して組み合わせて用いてかまわない。
【００３４】
以上説明した実施形態にかかる半導体装置の製造方法によれば、より狭いスペースにパターンを配置することができチップ面積を小さくすることが可能となる。
【００３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３６】
101,301 シリコン基板、102,302 被エッチング膜（被加工膜）、103,303 ストッパー膜、104,304,304a,304b 芯材膜、105,305,305a,305b スペーサー膜（側壁）、106,306 レジスト膜。

【特許請求の範囲】
【請求項１】
半導体基板上に被加工膜を形成する工程と、
前記被加工膜の上に芯材膜を形成する工程と、
前記芯材膜の一部であって前記被加工膜の加工時まで残存させる残存部分とそれ以外の前記芯材膜である除去予定部分との間が所定距離の間隙となるように前記芯材膜をパターニングする工程と、
前記パターニングする工程の後に、前記芯材膜の側面に側壁を形成して、前記除去予定部分および残存部分の側面を前記側壁で覆うとともに前記残存部分と前記除去予定部分との間の前記所定距離の間隙を前記側壁で閉塞する工程と、
側面が前記側壁で覆われた前記残存部分の上面を覆うようにレジストを形成する工程と、
前記レジストの形成後にウェットエッチングを行うことにより、前記除去予定部分を除去する工程と、
前記ウェットエッチングの後に前記レジストを除去する工程と、
前記レジストを除去した後に、前記側壁および前記残存部分をマスクとして前記被加工膜を加工する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記所定距離は、前記間隙を閉塞しない前記側壁の当該所定距離の方向の幅の２倍以下であること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記被加工膜と前記芯材膜の間にストッパー膜を形成する工程を
さらに備えることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記パターニングする工程の後であって、前記側壁を形成する前に、パターニングされた前記芯材膜のパターンを細らせるスリミング工程を
さらに備えることを特徴とする請求項１、２または３に記載の半導体装置の製造方法。
【請求項５】
前記被加工膜はテトラエトキシシラン（TetraEthOxySilane）膜で、前記ウェットエッチングはフッ酸を用いる
ことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。

【図１】