【課題】異なる深さに位置する導電層を露出させた接続孔を有する半導体装置において、浅い導電層の過剰なエッチングを防止し、半導体装置の歩留まりの向上を図る。
【解決手段】第１導電層および第１導電層よりも深く配置された第２導電層を内部に有する基板上に、第１導電層および第２導電層の上部を露出する開口を有する大径レジストパターンを形成する。この大径レジストパターンをマスクにしたエッチングに基づいて、第１導電層を底部に露出させた大径凹部を、基板に形成する。基板上に、第２導電層の上部を露出する開口を大径凹部の形成範囲内に有する小径レジストパターンを形成する。この小径レジストパターンをマスクにしたエッチングに基づいて、第２導電層を底部に露出させた小径凹部を、基板に形成する。 （もっと読む）

【課題】新規な構造のコンタクトプラグを有する半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板と、半導体基板に形成され、ソース／ドレイン領域及びゲート電極を有するトランジスタと、トランジスタのソース／ドレイン領域及びゲート電極を覆う絶縁膜と、絶縁膜中に形成され、トランジスタのソース／ドレイン領域またはゲート電極に接されるコンタクトプラグとを有し、コンタクトプラグは、絶縁膜の厚さ方向に延在しトランジスタのソース／ドレイン領域またはゲート電極に接触する柱部と、柱部の上部から絶縁膜の表面と平行な方向に張り出し上面が平坦化された鍔部とを有する。 （もっと読む）

【課題】柱状半導体層の幅を広く維持することができる半導体装置を提供すること。
【解決手段】半導体装置は、一つの直線上に順に形成された、第１、第２及び第３の柱状半導体層と、第２及び第３の柱状半導体層の間の空間であって第２及び第３の柱状半導体層の側面に夫々設けられた第１及び第２のゲート電極と、第１及び第２の柱状半導体層の間の空間及び第２及び第３の柱状半導体層の空間に埋め込まれた層間絶縁膜とを有する。層間絶縁膜は、第１及び第２の柱状半導体層の間の空間内であってゲート電極を介することなく第１及び第２の柱状半導体層の側面に形成され、第２及び第３の柱状半導体層の間の空間内であって第１及び第２のゲート電極を介して第２及び第３の柱状半導体層の側面に形成されている。 （もっと読む）

【課題】トレンチ・ビア形状のウエハ面内均一性を向上できるプラズマエッチング方法を提供する。
【解決手段】基板上の第１配線層の上に絶縁層と金属層とを形成するステップと、絶縁層内に形成される第２配線層のためのトレンチを画成する金属マスク層を金属層から形成するステップと、金属マスク層を覆う平坦化膜を形成するステップと、トレンチの底部に形成され第１及び第２配線層を接続するビアを画成するマスク層を平坦化膜から形成するステップと、マスク層で、絶縁層の厚さよりも小さい開口を形成する第１ステップと、金属マスク層で絶縁層をエッチングしてトレンチを形成し、開口を深くしてビアを形成する第２ステップとが行われる。第１及び第２ステップでは、供給されたエッチングガスの拡散の影響が支配的な位置と、供給されたエッチングガスの流れの影響が支配的な位置とに対応してエッチングガス供給条件が調整される。 （もっと読む）

【課題】貫通電極を効率良く形成する。
【解決手段】シリコン基板１にビアホール２５を形成し、絶縁膜２２を形成した後、ビアホール２５に低誘電率膜３１を埋め込む。ビアホール２５内の低誘電率膜３１の膜厚を異方性ドライエッチングによって所望の値に減少させる。この異方性ドライエッチングによって、絶縁膜２２上の低誘電率膜３１が除去される。続いて、ビアホール２５内に導電材を埋め込み、トランジスタＴ１，Ｔ２上に多層配線を形成する。この後、シリコン基板１の裏面側を研磨して導電材を露出させると、貫通電極が形成される。 （もっと読む）

【課題】高耐圧の能動素子を含む回路と低電圧で動作するロジック回路とが同一基板上に混載された半導体装置を低コストで実現する。
【解決手段】半導体装置が、ロジック回路５０と、能動素子回路とを具備している。ロジック回路５０は、半導体基板１に形成された半導体素子２を備えている。該能動素子回路は、半導体基板１の上方に形成された拡散絶縁膜７−１の上に形成された半導体層８−１、８−２を用いて形成されたトランジスタ２１−１、２１−２を備えている。この能動素子回路がロジック回路５０により制御される。 （もっと読む）

【課題】メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置において、隣接するメモリセル積層構造間、及び、メモリセル積層構造−選択ゲート積層構造間のショートを防ぐことができる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極が順に積層されたメモリセル積層構造が複数隣接して配置され、隣接する前記メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置であって、前記メモリセル積層構造間のシリコン基板上に、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜より厚いシリコン酸化膜が形成されている。 （もっと読む）

【課題】残渣による配線間のショートの発生を防ぐ。
【解決手段】本発明の半導体装置は、高誘電率材料を含む第１のゲート絶縁膜４と第１のゲート絶縁膜４上に形成された第１のメタルゲート電極５とを備える第１のトランジスタが形成される半導体基板上の第１の領域と、高誘電率材料を含む第２のゲート絶縁膜４と第２のゲート絶縁膜上に形成された第２のメタルゲート電極１２とを備え、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される半導体基板上の第１の領域に並ぶ第２の領域と、電位の異なる第１および第２の配線と、を有し、第１の領域と第２の領域との境界が、第１および第２の配線の少なくとも一方としか重ならない。 （もっと読む）

【課題】ワード線抵抗を低減し、かつ、周辺回路のトランジスタの特性変化を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、複数のメモリセルと、周辺回路とを備える。メモリセルは、半導体基板の上方に設けられたフローティングゲートと、フローティングゲート上に設けられたゲート間絶縁膜と、ゲート間絶縁膜上に設けられたコントロールゲートとを含む。周辺回路は、互いに電気的に接続されたフローティングゲートおよびコントロールゲートと、少なくともフローティングゲートとコントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含むトランジスタを含む。複数のメモリセルは、コントロールゲート内に絶縁薄膜を含まない。メモリセルおよび周辺回路において、コントロールゲートの少なくとも上部はシリサイド化されている。 （もっと読む）

【課題】隣接する配線の間におけるリークを抑制することができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１は、シリコンを含む基板１１と、基板１１の上に設けられた複数のメモリセルと、複数のメモリセルの上方に設けられた配線７と、配線７の上に設けられたリーク抑制層８と、前記リーク抑制層８の上方に設けられた層間絶縁膜１０と、を備えている。そして、隣接するメモリセルの間、および、隣接する配線７の間には空隙１２が形成され、リーク抑制層８の幅寸法は、配線７の幅寸法よりも短いこと、および、隣接するリーク抑制層８の間の寸法は、隣接する配線７の間の寸法よりも長いこと、の少なくともいずれかである。 （もっと読む）

【課題】半導体装置の外部端子に加わる外力により外部端子の下方の絶縁膜にクラックが生じるのを抑制または防止する。
【解決手段】半導体基板１の主面上には複数の配線層が形成されている。この複数の配線層のうちの最上の配線層ＭＨの直下の第５配線層Ｍ５において、最上の配線層ＭＨのボンディングパッドＰＤのプローブ接触領域ＰＡの直下には、導体パターン（第５配線５Ｆ、ダミー配線およびプラグ６Ｃ）を形成しない。上記第５配線層Ｍ５において、最上の配線層ＭＨのボンディングパッドＰＤのプローブ接触領域ＰＡの直下以外の領域には、導体パターン（第５配線５Ｆ、ダミー配線およびプラグ６Ｃ）を形成する。 （もっと読む）

【課題】貫通電極を有する半導体装置の製造方法において、埋設導電部間のショートが起き難くすること。
【解決手段】半導体素子を有する素子領域と貫通電極が形成される貫通電極領域とを有する基板の上に第１絶縁膜を形成し、前記素子領域上の前記第１絶縁膜に凹部を形成し、前記貫通電極領域上の前記第１絶縁膜にダミー凹部を形成し、前記第１絶縁膜上、前記凹部内、および前記ダミー凹部内に第１導電材を形成し、前記第１導電材および前記第１絶縁膜の上部を研磨して、前記凹部内に導電部を形成すると共に前記ダミー凹部内にダミー導電部を形成し、前記貫通電極領域上の前記第１絶縁膜および前記貫通電極領域をエッチングして前記基板内に至る貫通電極ホールを形成した後、前記貫通電極ホール内に第２導電材を形成し、前記貫通電極ホール内に形成された第２導電材が露出するまで前記基板の裏面を研磨して、前記貫通電極を形成すること。 （もっと読む）

【課題】低抵抗の微細配線構造を有する半導体装置を提供する。
【解決手段】第１配線４２０は、半導体基板１００上に設けられている。第１ビア４４０は、第１配線４２０上に設けられている。また、第１ビア４４０の底面は、第１配線４２０に接している。第１絶縁層３３０は、半導体基板１００上に設けられ、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接している。第１配線４２０および第１ビア４４０のうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している。 （もっと読む）

【課題】局所配線を有する半導体装置に関し、位置ずれに起因する電気特性や歩留まりの低下を抑制しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に、隣接して配された第１の配線及び第２の配線を形成し、第１の配線の側壁に第１の側壁絶縁膜を、第２の配線の側壁に第２の側壁絶縁膜を形成し、第１及び第２の配線、第１及び第２の側壁絶縁膜が形成された半導体基板上に導電膜を形成し、第１及び第２の配線上の導電膜を選択的に除去し、第１の配線と第２の配線との間の領域に、導電膜により形成され、第１及び第２の側壁絶縁膜によって第１及び第２の配線から隔てられた第３の配線を形成する。 （もっと読む）

【課題】メモリセルアレイと周辺回路との間のアレイ端パターンにおける耐圧を向上させる。
【解決手段】浮遊ゲートは半導体基板上の第１の絶縁膜上に設けられる。ゲート間絶縁膜は浮遊ゲート上に、制御ゲートはゲート間絶縁膜上に設けられる。メモリセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含む。周辺回路はメモリセルアレイの周辺に設けられる。第１のダミーセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含み、メモリセルアレイの端に設けられる。第２のダミーセルは、第１の絶縁膜よりも厚い第２の絶縁膜を含み、第１のダミーセルと周辺回路との間に設けられる。第１のダミーセルにおいて、ゲート間絶縁膜および制御ゲートは浮遊ゲートの上面および２つの側面に設けられる。 （もっと読む）

【課題】高集積化を図ることができる配線レイアウトの設計方法、半導体装置及び配線レイアウトの設計を支援するプログラムを提供する。
【解決手段】実施形態に係る配線レイアウトの設計方法は、側壁法によって形成されるレイアウトの設計方法であって、第１の方向に延び、前記第１の方向と交差する第２の方向に第１の周期で配置された複数本の第１のパターン、及び、前記第１の方向に延び、前記第１のパターン間の中央にそれぞれ配置された複数本の第２のパターンが設けられたベースパターンを用意する工程と、１本の前記第２のパターンを挟んで隣り合う２本の前記第１のパターン間に、前記第２の方向に延び、前記２本の第１のパターン同士を接続すると共に、前記１本の第２のパターンを前記２本の第１のパターンと接しない２つのパターンに置き換える工程と、を備える。 （もっと読む）

【課題】配線コーナーでの電子散乱を減らし、配線の抵抗率の増大を抑制する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に形成され、配線溝を有する層間絶縁膜とを備える。さらに、前記装置は、前記配線溝内に形成された配線を備える。さらに、前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上である。 （もっと読む）

【課題】基板を貫通する電極の形成に適用できる新規な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程と、半導体基板に孔を形成する工程と、半導体素子の上方と孔の内壁および底を覆うように絶縁膜を形成する工程と、異方性エッチングにより、半導体素子の上方と孔の底の絶縁膜を除去する工程と、孔の底に金属拡散防止膜を形成する工程と、孔に導電膜を埋める工程とを有する。 （もっと読む）

【課題】通電領域表面の周辺の強電界の影響がナノワイヤに及び難くして、ホットキャリアの生成やオフリーク電流を低減する。半導体装置を高性能化する。
【解決手段】基板の表面よりも深い位置に配置され互いに対向する２つの側壁を有する導電膜と、導電膜の２つの側壁の側方に形成され互いに同じ導電型の半導体領域である第１及び第２の通電領域と、導電膜を貫通して２つの半導体領域どうしを接続し第１及び第２の通電領域の導電型とは逆導電型の半導体領域であるナノワイヤと、導電膜と前記ナノワイヤとの境界部に形成された絶縁膜と、を有することを特徴とする半導体装置。 （もっと読む）

【課題】端子部のコンタクトホールのテーパー形状を高い精度で制御する。
【解決手段】酸化物半導体層７ａ、ソース配線１３ａｓ、ドレイン電極１３ａｄを備えた薄膜トランジスタと、第１接続部３ｃ、第２接続部１３ｃおよび第２接続部上に形成された第３接続部１９ｃを備えた端子部とからなる薄膜トランジスタである。第２接続部は、第１および第２絶縁膜５，９に設けられた第１開口部内で第１接続部と接し、第３接続部１９ｃは、保護膜に設けられた第２開口部内で第２接続部と接する。第１開口部は、第１絶縁膜５および第２絶縁膜９を同時にエッチングすることによって形成、第２開口部は、保護膜１５を前記第１および第２絶縁膜とは別個にエッチングすることによって形成される。第２接続部１３ｃは、第１開口部における第１および第２絶縁膜の端面を覆い、かつ、第２開口部における保護膜１５の端面を覆っていない。 （もっと読む）