【課題】 銅イオンの拡散防止機能を持つ低誘電率の層間絶縁膜の成膜初期における銅配線からの銅イオンの拡散を防止する。
【解決手段】 半導体装置の製造方法は、基板上の絶縁膜（１）に形成された銅配線（３ｂ）における露出部位に、窒素を含む層（４ａ）を形成する。その後、シロキサン（Ｓｉ−Ｏ−Ｓｉ）結合を有する有機シリコン化合物を原料として用いて、プラズマＣＶＤ法により、窒素を含む層（４ａ）の上に層間絶縁膜（５）を形成する。 （もっと読む）

【課題】 層間絶縁膜に与えるダメージが抑制された、半導体装置の製造方法を提供する。
【解決手段】 第１の絶縁層に埋設される、導電材料よりなる配線構造を形成する配線構造形成工程と、前記第１の絶縁層を除去して前記配線構造を露出させる絶縁層除去工程と、
前記配線構造を埋めるように第２の絶縁層を形成する絶縁層埋設工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】 溝配線形成の際の密着層カバレッジ不良とライナーエッチング後にボイドが発生することを同時に防止する。
【解決手段】 基板１００上に、第１の配線層１０６ａ上での膜厚が第１の絶縁膜１０１上での膜厚よりも薄くなるように第２の絶縁膜１０７を形成する工程と、第２の絶縁膜上に第３の絶縁膜１０８を形成する工程と、第３の絶縁膜を貫通して第２の絶縁膜に到達する接続孔１０９を、平面的に見て第１の配線層と少なくとも一部がオーバーラップする位置に形成する工程と、接続孔の底面における第１の配線層とオーバーラップする領域では第１の配線層を露出するとともに、接続孔の底面における第１の配線層とオーバーラップしない領域では第２の絶縁膜が残存するように、接続孔の底面に露出した第２の絶縁膜をエッチング除去する工程とを含む。 （もっと読む）

銅含有金属で満たされるトレンチ（１０４）の３つの側壁（１０５５）に補強層（１０５）を設けることによって、少なくとも或る程度まで、低ｋ誘電体材料（１０２）が熱機械的に閉じ込める度合いが弱いことを補償することができ、それによりエレクトロマイグレーション効果を低減し、それゆえ、銅に基づく金属線と共に低ｋ誘電体材料（１０２）を含むメタライゼーション層を有する複雑な半導体デバイスの寿命を延ばすことができる。
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【課題】銀（Ａｇ）配線の低抵抗性の利点を生かしながらも接着性及びエッチングプロファイルを補完する薄膜トランジスタの製造方法を提供する。
【解決手段】基板１１０上に第１信号線を形成する段階と、第１信号線上にゲート絶縁膜１４０及び半導体層を順次に形成する段階と、ゲート絶縁膜１４０及び半導体層上に第２信号線１７１を形成する段階と、第２信号線１７１と連結される画素電極１９１を形成する段階と、を含み、第１信号線を形成する段階及び第２信号線１７１を形成する段階のうちの少なくとも一つの段階は、第１導電性酸化膜を形成する段階と、銀（Ａｇ）を含む導電層を形成する段階と、第１導電性酸化膜よりも低い温度で第２導電性酸化膜を形成する段階と、を含む。 （もっと読む）

【課題】各種装置が設置されたフレキシブルな基板に対する外力の変化によって、装置の作動あるいは非作動を選択する機能を各種装置に付加し、さらにフレキシブルな基板に設置された複数の回路素子の機能の中から、基板に対する外力を変化させることで使用者が必要な機能を選択して作動させることを可能とする半導体装置及び半導体装置の作製方法を提供する。
【解決手段】半導体装置１１０は、基板１０上に形成された複数の回路素子と、複数の前記回路素子上に形成された絶縁膜と、前記絶縁膜上に形成された前記回路素子同士を接続する複数の配線とを有し、前記絶縁膜は、前記配線を分断する開口部８１を有し、前記基板を曲げたとき、分断された前記配線７７、７８同士が接触して複数の前記回路素子のうち少なくとも２つの前記回路素子が電気的に接続するような接続部を有している。 （もっと読む）

【課題】信頼性が高く小型なＴＦＴを作製するために、信頼性の高いゲート電極、ソース配線及びドレイン配線を形成するための半導体装置の作製方法及び半導体装置を提供することを課題とする。
【解決手段】絶縁表面を有する基板上に半導体膜を形成し、前記半導体膜上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極に高密度プラズマにより窒化することによって前記ゲート電極の表面に窒化膜を形成する半導体装置の作製方法である。 （もっと読む）

【課題】銅または銅合金からなる導電性のダマシン構造を含んだ集積回路構造のバリア層の形成方法を提供する。
【解決手段】導電構造（１６、２２）の側壁には、金属層、中間層が交互に積層され、少なくとも３つの層を含んだ積層構造（３２）が設けられている。積層構造（３２）の中に非常に薄い層があるにもかかわらず、外部電流を用いて銅を電解析出するために必要な導電率の高さに起因した銅の拡散に対する、高い障壁作用が得られる。 （もっと読む）

【課題】 自己整合的に形成されるコンタクトとゲート電極の間の耐圧を向上させる。
【解決手段】 シリコン基板１の上で少なくとも制御用ゲート（ポリシリコン８ａ）を含むゲート構造Ａ、金属電極９ａ、ハードマスク１０ａを積層した積層パターンＢの側面に窪み１１ａを形成して、これを埋め込むように積層パターンＢの側面にサイドウォール１３を形成した構造とする。これにより窪み１１ａがない場合と比較して、コンタクト１９と金属電極９ａの間隔が大きくなるため、コンタクト１９とゲート構造Ａの間の耐圧を向上させることができる。 （もっと読む）

【課題】 高歪みＰＥＣＶＤ窒化シリコン薄膜の低温における製造法を提供する。
【解決手段】 アモルファス薄膜ストレッサの応力レベルを、そのストレッサの内部構造を変更することによって上昇させる方法を提供する。この方法は、少なくとも基板（１２）の表面上にアモルファス膜ストレッサ材料（１４）の第１の部分を初めに形成するステップを含み、ここで前記の第１の部分（１８）は第１の応力値を規定する機械的歪みの第１の状態を有する。形成するステップの後、アモルファス膜ストレッサ材料の第１の部分は、機械的歪みの第１の状態は実質的に変化させずに第１の応力値を増加させるように、高密度化される（２０）。幾つかの実施形態においては、形成するステップ及び高密度化するステップは、ストレッサの予め選択された所望の厚さを得るために何回でも（２０、２０Ａ、２０Ｂ）繰り返される。 （もっと読む）

開示された一実施例によれば、複合ＭＩＭキャパシタは、半導体ダイの下部相互接続金属層に位置する下部ＭＩＭキャパシタの下部電極を含む。複合ＭＩＭキャパシタはさらに、下部層間誘電体内に位置する下部ＭＩＭキャパシタの上部電極を含み、下部層間誘電体は下部相互接続金属層を上部相互接続金属層から隔てている。上部ＭＩＭキャパシタの下部電極は、上部相互接続金属層に位置している。上部ＭＩＭキャパシタの上部電極は、上部相互接続金属層の上に位置する上部層間誘電体内に位置している。下部ＭＩＭキャパシタの上部電極は上部ＭＩＭキャパシタの下部電極に接続され、一方、下部ＭＩＭキャパシタの下部電極は上部ＭＩＭキャパシタの上部電極に接続される。
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【課題】プラズマ酸化および酸化材料の除去
【解決手段】導電層をエッチングする方法は、導電層の少なくとも一部を転換し、導電層の転換部分を実質的に除去し、残存表面を露出させるために、導電層をエッチングすることを含む。残存表面は、約１０ｎｍ未満の平均表面粗さを有する。導電層をエッチングするための方法も開示される。 （もっと読む）

【課題】配線層の金属の層間絶縁膜中への拡散を防止するバリア膜等として優れた特性を有する低誘電率のＳｉＣ膜を成膜することができるＳｉＣ系膜の成膜方法、及びその成膜方法により成膜されるＳｉＣ膜をバリア膜として用いた半導体装置の製造方法を提供する。
【解決手段】チャンバー内において基板２０表面にＮＨ_３プラズマを発生させ、基板２０に対してＮＨ_３プラズマ処理を行う工程と、チャンバー内に残留する窒素を含む反応生成物を除去する工程と、チャンバー内において、基板２０上に、ＰＥＣＶＤ法によりＳｉＣ膜３４を成膜する工程とを有する。 （もっと読む）

【課題】銅配線と、その上部の接続プラグとのコンタクト箇所の信頼性を向上させる。
【解決手段】ＣｏＷＰからなるキャップメタル３４の上部に、キャップメタル窒化層３５を設ける。キャップメタル３４およびキャップメタル窒化層３５の膜厚は、たとえば１ｎｍ〜１００ｎｍとする。キャップメタル３４の膜厚に対するキャップメタル窒化層３５の膜厚の比は、たとえば０．１〜１とする。また、ＳｉＯＣ膜１４ａの上には、ＳｉＯＣ膜１４ａの表面が窒化したＳｉＯＣＮ層１６が形成されている。ＳｉＯＣＮ層１６は、表面に窒素が偏析した領域からなる層であって、その厚みは、たとえば１ｎｍ〜１００ｎｍとする。 （もっと読む）

【課題】 ナノ銅金属粒子を用いた直描方式パターニング配線を形成するに際して、表面酸化銅形成により配線抵抗が大きくなるという問題点を解決して、描画後の低抵抗化を図り、半導体に実装可能にする。
【解決手段】 本発明は、基板上にナノ銅金属粒子を用いたパターニング配線を直描方式により形成し、この配線に対して、原子状水素により金属表面酸化膜の還元、及び又は、有機物の除去の処理をする。 （もっと読む）

【課題】 主配線材料であるＡｌと主電極材料であるＰｔとの反応を効果的に抑制することができる強誘電体キャパシタの配線構造を備えた半導体装置を提供する。
【解決手段】 半導体基板と、半導体基板の上方に形成される第１電極と、第１電極上に形成される金属酸化物誘電体からなる容量絶縁膜と、容量絶縁膜上に形成される第２電極と、第２電極の上面の一部を露出する第１開口部を有し第１電極、容量絶縁膜及び第２電極を覆うように形成される絶縁膜と、第１開口部内及び絶縁膜上に形成されるアモルファス構造を有する第１バリア膜と、第１バリア膜の上方に形成される配線膜と、を備えることを特徴とする半導体装置。 （もっと読む）

【課題】保護膜なしに薄膜トランジスタを保護すると共に、製造費用を低減する薄膜トランジスタアレイ基板を得る。。
【解決手段】ゲートライン１０２と接続されたゲート電極１０６と、データライン１０４と接続されたソース電極１０８と、ソース電極とチャンネルを介して対向するドレイン電極１１０と、ソース電極およびドレイン電極間のチャンネルを形成する半導体層１１４、１１６と、ドレイン電極と接触形成された画素電極１２２と、半導体層のチャンネルに形成されるチャンネル保護膜１２０と、ゲートラインから延長され、半導体パターンと透明導電パターンが積層されたゲートパッド１５０と、データラインと接続され、透明導電パターンが積層されたデータパッド１６０と、半導体層、ゲートラインおよびゲートパッド、データラインおよびデータパッドの下に形成されるゲート絶縁膜１１２とを含む。 （もっと読む）

【課題】保護膜なしに薄膜トランジスタを保護すると共に、製造費用を低減することができる薄膜トランジスタアレイ基板およびその製造方法を提供すること。
【解決手段】本発明の薄膜トランジスタアレイ基板は、ゲートラインと接続されたゲート電極と、ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、ソース電極とチャネルを介して対向するドレイン電極と、ソース電極およびドレイン電極間のチャネルを形成する半導体層と、画素領域に位置しドレイン電極と接触形成された画素電極と、半導体層のチャネル上に形成されるチャネル保護膜と、ゲートラインから延長されたゲートパッド下部電極を備えたゲートパッドと、データラインと分離形成されたデータパッド下部電極を備えたデータパッドとを含むことを特徴とする。 （もっと読む）

【課題】本発明は、薄膜トランジスタアレイ基板およびその製造方法を提供することにその目的がある。
【解決手段】本発明は、保護膜なしに薄膜トランジスタを保護すると共に、マスクの数を低減し、製造費用を低減することができ、及び、データパッドをゲート金属パターンとデータ金属パターンのジャンピング構造で形成することによって、データパッドのオープンによる電食を防止することができる、薄膜トランジスタアレイ基板およびその製造方法を提供する。 （もっと読む）

半導体デバイスの製造において使用される反射防止膜（ＡＲＣ）の層（２０１）。ＡＲＣ層は底部を有し、同底部は、底部上に配置されたＡＲＣ層の部分と比較して低いケイ素含有率を有する。ＡＲＣ層は金属層（１０７）上に形成される。ＡＲＣ層の比較的低いケイ素含有率は、金属層／ＡＲＣ層の界面における望ましくないシリサイドの形成を抑制する。ＡＲＣ層の頂部は、ＡＲＣ層の中間部と比較して低いケイ素含有率を有し、頂部の比較的低いケイ素含有率は、ＡＲＣ層上のフォトレジスト層の汚染を抑制し得る。ケイ素含有率は、蒸着工程中、ケイ素含有ガスの流量に対して窒素含有ガスの流量を減少、又は増大させることによって増大または減少させ得る。
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