【課題】安定した性能と高い生産性とを実現する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、メモリセルアレイ部と、第１平面内においてメモリセルアレイ部と並置されたコンタクト部と、を備えた不揮発性半導体記憶装置が提供される。メモリセルアレイ部は、積層体、半導体層、メモリ膜を含む。積層体は、第１平面に対して垂直な第１軸に沿って積層された複数の電極膜とそれらの間の電極間絶縁膜とを含む。半導体層は電極膜の側面に対向する。メモリ膜は電極膜と半導体層との間に設けられ電荷保持層を含む。コンタクト部は、コンタクト部絶縁層と複数のコンタクト電極とを含む。コンタクト部絶縁層は、コンタクト部絶縁膜と粒子とを含む。コンタクト電極はコンタクト部絶縁層を第１軸に沿って貫通する。コンタクト電極は電極膜に接続される。 （もっと読む）

【課題】カーボンナノチューブを用いた特性が良好な半導体基板、その製造方法、および電子装置を提供することにある。
【解決手段】
本発明の一態様による半導体基板は、一主面に下部電極を有する基板と、前記基板上の前記下部電極以外の部分に設けられた層間絶縁膜と、前記下部電極の上に設けられた触媒層と、前記触媒層上に設けられ、前記下部電極の一主面に垂直な方向に延伸する複数のカーボンナノチューブと、前記カーボンナノチューブ上に設けられ、前記下部電極と対向する上部電極と、前記触媒層および前記カーボンナノチューブの前記触媒層側の端部を覆う第１の埋め込み膜と、前記カーボンナノチューブの他端部の間に満たされ、前記第１の埋め込み膜よりも高密度のである第２の埋め込み膜と、を有する。 （もっと読む）

【課題】隣接する画素の間に設ける絶縁膜は、バンク、隔壁、障壁、土手などとも呼ばれ
、薄膜トランジスタのソース配線や、薄膜トランジスタのドレイン配線や、電源供給線の
上方に設けられる。特に、異なる層に設けられたこれらの配線の交差部は、他の箇所に比
べて大きな段差が形成される。隣接する画素の間に設ける絶縁膜を塗布法で形成した場合
においても、この段差の影響を受けて、部分的に薄くなる箇所が形成され、その箇所の耐
圧が低下されるという問題がある。
【解決手段】段差が大きい凸部近傍、特に配線交差部周辺にダミー部材を配置し、その上
に形成される絶縁膜の凹凸形状を緩和する。また、上方配線の端部と下方配線の端部とが
一致しないように、上方配線と下方配線の位置をずらして配置する。 （もっと読む）

【課題】ＳＯＧで平坦化した半導体装置であっても水分による閾値変動を抑制した半導体装置を提供する。
【解決手段】ＳＯＧ平坦化後にＳＯＧを除去したＭＯＳトランジスタ領域を単層配線とし、ＳＯＧを残した非ＭＯＳトランジスタ領域を多層配線とすることで、ＳＯＧを介したＭＯＳトランジスタへの水分の影響が無くなり、ＭＯＳトランジスタの閾値変動を抑制できる。 （もっと読む）

【課題】機械強度が十分であり、低誘電性に優れ、シリコンウエハー及びＰ−ＴＥＯＳ等のＳｉＯ_２膜の両方への接着性に優れたシリカ系被膜を提供する。
【解決手段】実質的にＯＨ基の含有量が大幅に減少されてなる高い緻密性を備えた微細孔を有するシリカ系被膜。（ａ）一般式（１）で表せられる化合物を加水分解縮合して得られるシロキサン樹脂、(化１)Ｒ１ｎＳｉＸ４−ｎ（１）（式中、Ｒ１は、Ｈ若しくはＦ又はＢ、Ｎ、Ａｌ、Ｐ、Ｓｉ、Ｇｅ若しくはＴｉを含む基又は炭素数１〜２０の有機基を示し、Ｘは、加水分解性基を示すし、ｎは０又は１の整数である）（ｂ）下記一般式（２）で表せられるイオン性化合物並びに(化２)（Ｒ２４Ｎ＋）ｎＹｎ−（２）（式中、Ｒ２は、水素原子又は炭素数１〜２０の有機基を示し、Ｙは、陰イオンを示し、ｎは陰イオンの価数である）（ｃ）前記（ａ）成分及び（ｂ）成分を溶解可能な溶媒を含むシリカ系被膜形成用組成物。 （もっと読む）

【課題】半導体装置を構成する配線の信頼性向上を図る。
【解決手段】テトラメチルシランガスの流量を通常条件よりも下げて形成したＳｉＣＮ膜ＳＣＮ１（４ＭＳ↓）と、このＳｉＣＮ膜ＳＣＮ１（４ＭＳ↓）上に形成され、通常のテトラメチルシランガスの流量で形成したＳｉＣＮ膜ＳＣＮ２と、このＳｉＣＮ膜ＳＣＮ２上に形成されたＳｉＣＯ膜ＳＣＯからバリア絶縁膜を構成する。これにより、耐透水性の向上と低誘電率化をバランス良く実現することができる。 （もっと読む）

【課題】被エッチング膜の上に積層された、有機膜と、その有機膜の上に積層されたレジストパターンが開口したレジスト膜とを備える、被エッチング膜のエッチングマスクとなる複数層レジストの前記有機膜に、高い垂直性を有するマスクパターンを形成すること。
【解決手段】前記複数層レジストの前記有機膜を、二酸化炭素と水素とを含む処理ガスをプラズマ化して得たプラズマにより前記レジストパターンに沿ってエッチングして、前記被エッチング膜をエッチングするためのマスクパターンを形成する。実験により複数層レジストを構成する有機膜に垂直性が高いマスクパターンを得ることができることが示されている。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】ＬＥＬＥプロセスよりも少ない工程数で、フォトリソグラフィ技術を２度使用することなく、微細なホール又はトレンチパターンを形成する方法を提供すること。
【解決手段】被処理体の上にレジスト膜を成膜し、成膜した前記レジスト膜をパターニングする、レジスト膜形成工程と、前記被処理体及び前記レジスト膜を被覆するようにスペーサ膜を成膜して、前記スペーサ膜で囲まれた凹部を形成する、スペーサ膜成膜工程と、前記凹部の底面にある前記被処理体及び前記レジスト膜の上面を露出させると共に、前記レジスト膜の側面側に前記スペーサ膜が残るようにエッチングして、前記凹部から第１の開口部を形成する、第１開口部形成工程と、前記レジスト膜を除去することにより第２の開口部を形成する、第２開口部形成工程と、を含むパターンの形成方法。 （もっと読む）

【課題】レジストの膜減りによって残すべき配線がエッチングされることを防止すると共に、露光機による配線パターニング時のフォーカスずれを抑制し、配線の線幅にバラツキが生じることを防止する。
【解決手段】スクライブライン内において、スクライブラインの両側では層間絶縁膜２、４、６が存在せず半導体基板１の表面が露出する領域を設け、スクライブラインの中央位置、つまり溝Ｔの間に挟まれた領域には層間絶縁膜２、４、６を残す。これにより、スクライブラインとチップとの境界位置近傍において、第３配線層７を形成する際のマスクとして用いるレジスト２１が膜減りすることを抑制できる。したがって、レジスト２１の膜減りによって残すべき配線がエッチングされることを防止できると共に、露光機による第３配線層７のパターニング時のフォーカスずれを抑制でき、第３配線層７の線幅にバラツキが生じることを防止することが可能となる。 （もっと読む）

【課題】多結晶シリコンプラグと上層の導体プラグとの界面に十分な膜厚の金属シリサイド層を形成してコンタクト抵抗の低減を図る。
【解決手段】多結晶シリコンプラグを形成した後、多結晶シリコンプラグの表面からゲルマニウムイオン注入を実施してゲルマニウム含有多結晶シリコン１６Ｇとし、その後、シリサイド化可能な金属膜を成膜して金属シリサイド層１９を形成し、金属シリサイド１９上に導体膜（バリア膜２０、Ｗ膜２１）を形成する。 （もっと読む）

【課題】実効誘電率が低く、かつ信頼性の高いバリア絶縁膜を有する半導体装置を提供することができる。
【解決手段】半導体装置１００は、層間絶縁膜１０と、層間絶縁膜１０中に設けられた配線２０と、層間絶縁膜１０上および配線２０上に設けられたＳｉＮ膜３０と、を備え、ＦＴＩＲによって測定したＳｉＮ膜３０のＳｉ−Ｎ結合のピーク位置が８４５ｃｍ^−１以上８６０ｃｍ^−１以下である。これにより、配線金属の拡散を防ぐためのバリア絶縁膜である窒化シリコン膜において、リーク電流を抑制することができる （もっと読む）

【課題】工程数を削減して生産性を向上できる構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体層１にトレンチ２０を形成する工程と、トレンチ２の内壁およびトレンチ２外の表面を覆うように半導体層１上に絶縁膜３を形成する工程と、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上に堆積されるように導電性のポリシリコン膜４を形成する工程と、トレンチ２内、およびトレンチ２外の絶縁膜３上の所定領域にポリシリコン膜４が残るように、当該ポリシリコン膜４を選択的に除去するポリシリコンエッチング工程とを含む。 （もっと読む）

【課題】カーボンナノチューブによりビアプラグを構成する半導体装置の製造方法において、製造効率を向上させる製造方法を提供する。
【解決手段】絶縁膜中にビアホールを形成し、ビアホールの底に触媒粒子３ｃを付着させる。ビアホール中において触媒粒子を起点に、カーボンナノチューブを絶縁膜の表面を超えて成長させ、複数のカーボンナノチューブよりなるカーボンナノチューブの束を形成する。絶縁膜上に前記カーボンナノチューブの束を覆って、誘電体膜の塗布液を塗布し、絶縁膜上における塗布液の厚さを、絶縁膜上における塗布膜の表面の高さが絶縁膜表面におけるカーボンナノチューブの高さ以下になるように減少させる。厚さが低減された塗布膜を硬化させて誘電体膜４Ｄを形成し、誘電体膜を除去して絶縁膜の表面を露出させ、絶縁膜の表面に、カーボンナノチューブによりビアプラグ４ＶＡ，４ＶＢを形成する。 （もっと読む）

【課題】機械的強度が比較的弱い材料を層間絶縁膜の材料として用いる場合であっても、集積度が高く、信頼性の高い半導体装置を提供する。
【解決手段】支持基板１０と、支持基板上に形成され、絶縁層２６，２８，３８，４４，５０，５６，６２，６８を介して複数の配線３６，４２，４８，５４，６０，６６を積層して成る多層配線構造と、多層配線構造上に形成された電極パッド７８と、多層配線構造を貫いて支持基板に達し、電極パッドを支持する構造物７６であって、断面が十字形又はＹ字形である構造物とを有している。この構造物により電極パッドが支持されているため、ボンディングを行った際に電極パッドの下方に存在する構成要素に大きなストレスが加わるのを防止することができ、多層配線構造の一部に、機械的強度が比較的弱い層間絶縁膜を用いた場合であっても、微細な配線パターンの変形や断線等、トランジスタの破壊等を防止することができる。 （もっと読む）

【課題】金属コンタクトを安定に形成できる半導体装置の製造方法を提供する。
【解決手段】セル領域にストレージノードコンタクトプラグ１２を形成するステップと、第１の層間絶縁膜１７を形成するステップと、周辺領域の第１の層間絶縁膜上に第１のビットライン２０を形成するステップと、第２の層間絶縁膜２２を形成するステップと、周辺領域の第２の層間絶縁膜上に第１のビットラインと電気的に接続された第２のビットライン２５を形成するステップと、セル領域のストレージノードコンタクトプラグの上面を露出させるステップと、セル領域にストレージノードコンタクトプラグと接するキャパシタを形成するステップと、キャパシタが形成された基板の全面に第３の層間絶縁膜３１を形成するステップと、周辺領域の第３の層間絶縁膜を貫通して第２のビットラインに接する金属コンタクト３３を形成するステップとを含むことを特徴とする。 （もっと読む）

【課題】２つの入力端子の配置形態を工夫することにより配線層の増設スペースを確保しスタンダードセルの原価低減を図る。
【解決手段】入力端子３４ｂはゲート配線２ｂに接続され、入力端子３４ｃはゲート配線２ｃに接続される。また、入力端子３４ｂ、３４ｃは、Ｙ方向に互いに近接して配置され、入力端子３４ｂの第２コンタクト配線４ｂは、第１コンタクト配線３ｂと隣接し、且つ該第１コンタクト配線３ｂに対しＸ方向に延在する。入力端子３４ｃの第２コンタクト配線４ｃは、第１コンタクト配線３ｃと隣接し、且つ該第１コンタクト配線３ｃ対して第２コンタクト配線４ｂとは逆のＸ方向に延在する。即ち、入力端子３４ｂの第１コンタクト配線３ｂと入力端子３４ｃの第２コンタクト配線４ｃとはＹ方向に互いに対向して配置され、入力端子３４ｂの第２コンタクト配線４ｂと入力端子３４ｃの第１コンタクト配線３ｃはＹ方向に互いに対向して配置される。 （もっと読む）

【課題】半導体基板上に形成するインダクタのインダクタンスを大きくすること。
【解決手段】半導体基板上に形成された少なくとも１層からなるコイル配線のコイル中央孔に別基板に形成されたコアを挿入する。コアをコイル中央孔に固定した後、別基板は分離する。コアは別基板に接合材を介してコア材（磁性体）の薄板を付着させて、パターニングする。半導体基板上に形成されたコイル中央孔は流動性接着剤が入っていて、コアを挿入した後に流動性接着剤が硬化してコアが固定される。コアが固定された後に接合剤の接着力を低下させて別基板を分離する。コア材はバルクと同じ高透磁率を有するので、非常に大きなインダクタンスを持つインダクタを形成できる。 （もっと読む）

【課題】半導体装置の作製工程におけるプラズマダメージの影響を低減し、しきい値電圧
のばらつきの抑制された均一な表示特性の半導体装置を提供する。
【解決手段】トランジスタ上の平坦化層と、該平坦化層の上面もしくは下面に設けられる
と共に前記平坦化層からの水分や脱ガス成分の拡散を抑制するバリア層を備えた半導体装
置であって、これら平坦化層及びバリア層の位置関係を工夫することにより平坦化層に及
ぶプラズマダメージを低減する上で有効なデバイス構成を用いる。また、画素電極の構造
として新規な構造との組み合わせにより、輝度の向上等の効果をも付与する。 （もっと読む）

【課題】ｎ型ＦＥＴ及びｐ型ＦＥＴ（電界効果トランジスター）のうち、一方のＦＥＴの電流駆動能力の低下を抑制し、他方のＦＥＴの電流駆動能力の向上を図る。
【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを覆うように、第１の膜を形成する工程と、その後、ｐ型（ｎ型）ＦＥＴ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程とを有し、ｎ型（ｐ型）ＦＥＴのチャネル形成領域には、ｎ型（ｐ型）ＦＥＴ上の前記第１の膜によって、主として、ｎ型（ｐ型）ＦＥＴのゲート電極のゲート長方向に引張（圧縮）応力が発生しており、不純物を打ち込む工程によって、前記ｐ型（ｎ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力は、ｎ型（ｐ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力よりも小さくなっている。 （もっと読む）