【課題】製造工程の効率化とパッシベーション膜の剥離の抑制とが可能な半導体装置の製造方法を提供すること。
【解決手段】本発明は、金を含む配線３０ａ及び配線３０ｂを形成する工程と、配線３０ａ及び配線３０ｂに接して、窒化シリコン膜３２をプラズマ気相成長する工程と、窒化シリコン膜３２の製膜レートよりも大きな製膜レートのもと、窒化シリコン膜３２に接し、窒化シリコン膜３２よりもシリコン組成比が小さい窒化シリコン膜２２をプラズマ気相成長する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】 導電体部を有し、複数の絶縁膜を除去して形成される半導体装置において、金属汚染を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】 導電パターンを有する配線層と、導電パターンの側面を囲む第１の絶縁膜を含む複数の絶縁膜と、を有する半導体装置の製造方法において、半導体ウエハ上に複数の絶縁膜を形成する工程と、配線層を形成する工程と、を有する。そして、半導体ウエハ上に複数の絶縁膜を形成する工程及び配線層を形成する工程の後に、複数の絶縁膜の一部の領域を除去し、開口を形成する工程と、を有する。ここで、第１の絶縁膜は、導電パターンの配置位置のうちウエハの最外周に最も近い位置よりも半導体ウエハの外周に近い位置まで配置されている。 （もっと読む）

【課題】配線溝へのめっきの埋め込み性を安定させることができる半導体装置の製造方法等を提供すること。
【解決手段】実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、めっき処理によって金属膜を埋め込んで検査パターン１０を形成する形成工程と、検査パターン１０の特性を検出する検出工程と、検出工程によって検出された検査パターン１０の特性に基づいて、前記めっき処理の条件を調整する調整工程とを含む。前記形成工程は、３層以上の配線層１１〜１３に亘って形成され、かつ中間層にスタックドビア２２を有するパターンを、前記検査パターン１０として形成する。 （もっと読む）

【課題】セル面積増大を抑制しつつゲート形成時のパターンずれによる特性低化を有効に防止し、さらに電源電圧供給線を低抵抗化する。
【解決手段】第１の電源電圧供給線ＶＤＤと第２の電源電圧供給線ＶＳＳとの間に電気的に直列接続されてゲートが共通に接続された第１導電型の駆動トランジスタＱｎ１,Ｑｎ２と第２導電型の負荷トランジスタＱｐ１,Ｑｐ２とからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータをメモリセルごとに有する。第１の電源電圧供給線ＶＳＳと第２の電源電圧供給線ＶＳＳの少なくとも一方が、層間絶縁層の貫通溝内を導電材料で埋め込んだ溝配線からなる。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】ゲート電極同士の間の突合わせ部を挟むように形成されたコンタクトプラグ同士が、当該突合わせ部の絶縁膜内に形成されたボイドを介してショートすることを防ぐ。
【解決手段】ゲート電極Ｇ２およびＧ５間の突合わせ部において対向するサイドウォールＳＷ上には、ライナー絶縁膜６と層間絶縁膜７が形成されている。サイドウォールＳＷ同士の間において、サイドウォールＳＷの側壁にそれぞれ形成されたライナー絶縁膜６を接触させてサイドウォールＳＷ間を閉塞させることにより、層間絶縁膜７とライナー絶縁膜６の内部にボイドが発生することを防ぐ。 （もっと読む）

【課題】 精度よく開口を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】 第１の絶縁膜となる部材と、第１の絶縁膜となる部材と異なる材料からなる第２の絶縁膜となる部材と、第３の絶縁膜となる部材と、第３の絶縁膜となる部材と異なる材料の第４の絶縁膜となる部材とがこの順に積層された半導体基板の上に、複数の絶縁膜の開口を形成するための開口を有するマスクを形成する工程と、第３の絶縁膜となる部材のマスクの開口に対応する部分と第４の絶縁膜となる部材のマスクの開口に対応する部分を連続して除去する第１の工程と、第１の工程を行った後に、第２の絶縁膜となる部材のマスクの開口と対応する部分を除去する第２の工程と、を有する。 （もっと読む）

【課題】 簡単な工程で半導体装置を製造することが可能となる。
【解決手段】 半導体基板１０１の撮像領域１０３及び周辺領域１０４の上に第５層間絶縁膜１１３ｅが配される。第５層間絶縁膜１１３ｅの光電変換部１０５と重なった位置に開口１１６が形成される。半導体基板１０１の撮像領域１０３及び周辺領域１０４に第１導波路部材１１８を形成する。第１導波路部材１１８の周辺領域１０４に配された部分を除去し、第５層間絶縁膜１１３ｅを露出させる。 （もっと読む）

【課題】半導体装置の製造方法において、異なる膜特性を有する絶縁膜に形成されるコンタクト形状の制御性を向上させる。
【解決手段】半導体基板に素子領域を形成し、半導体基板の第１の領域上に、第１の絶縁膜を形成し、半導体基板の第２の領域上に、膜応力及びコンタクトの形成の際のエッチング加工時のエッチングレートが、第１の絶縁膜と異なる第２の絶縁膜を形成し、少なくとも第２の絶縁膜において、コンタクトが形成されるコンタクト領域に選択的にＵＶ光を照射し、ＵＶ光を照射した後、第１の絶縁膜及び前記第２の絶縁膜をエッチングして前記コンタクトを形成する。 （もっと読む）

【課題】コンタクトホールの形成領域が素子分離領域と重複しても、素子特性の劣化を抑制できるＳＯＩ基板とこのＳＯＩ基板を用いた半導体装置とを提供する。
【解決手段】半導体装置１は、半導体基材１１と埋め込み絶縁膜１２と半導体層１６とを有するＳＯＩ基板と、このＳＯＩ基板上に形成された半導体素子構造とを備える。埋め込み絶縁膜１２は、半導体基材１１から半導体層１６を電気的に絶縁分離する機能を有し、窒化膜１４を有する。 （もっと読む）

【課題】層間絶縁膜に空隙が発生することを抑制し、半導体装置の製造における歩留まりの向上を図ることができる。
【解決手段】半導体装置１００の製造方法は、一面に互いに隣接する少なくとも２つの凸部９０を有する半導体基板１０の一面上に、２つの凸部９０間における膜厚が２つの凸部９０のうち少なくとも一方の高さの１．２倍以上となるように絶縁膜５０を形成する工程と、絶縁膜５０上に、絶縁膜５０よりも硬い絶縁膜６０を形成する工程と、を備える。 （もっと読む）

【課題】配線層の表面の平坦度を高めることができ且つ配線間隔が広い領域において磁界を変動させる構成を無くした配線層の形成方法及び半導体装置の製造方法を提供する。
【解決手段】配線層の形成方法は、下側部材上に配線パターン１０２を形成する工程と、その上に絶縁材料層１０３，１０６を形成する工程と、配線パターンの間に形成された絶縁材料層の一部を、絶縁膜ブロック１１１として残すと共に、絶縁膜ブロック１１１の高さを、絶縁膜ブロック以外の絶縁材料層の高さより高くなるように、絶縁材料層をエッチング処理する工程と、絶縁膜ブロックを含む絶縁材料層を研磨して、表面が平坦化された層間膜を形成する工程とを有する。半導体装置の製造方法は、半導体基板と配線層とを有し、上記配線層の形成方法を用いて配線層の少なくとも１つを製造する。 （もっと読む）

【課題】ＤＲＡＭセルとロジックを混載したＬＳＩデバイスにおけるアスペクト比の大きいコンタクト構造において、素子分離絶縁膜および不純物拡散層のオーバエッチングを抑制して、接合リークを抑制することを課題とする。
【解決手段】周辺ＭＯＳトランジスタを覆う第１エッチングストッパ層１２１と、ＤＲＡＭメモリセルのキャパシタ部上層に第２エッチングストッパ層１２２が形成され、周辺ＭＯＳトランジスタの不純物拡散層１１３は、第１、第２エッチングストッパ層１２１、１２２を貫通する電極層１３１により、上記キャパシタ部上層に形成された金属配線層と接続され、不純物拡散層１１３の少なくとも一つは素子分離絶縁膜１０２の境界上に電極層１３１を接続し、素子分離絶縁膜１０２上に形成された電極層１３１の底部の不純物拡散層１１３表面からの深さ寸法は、不純物拡散層１１３の接合深さ寸法もより短く形成されたものである。 （もっと読む）

【課題】実施の容易な、側壁イメージ転写により部分的に定義されるパターンを生成する方法を提供する。
【解決手段】基板１には、第１の材料２の層と、第１のエッチングマスク４と、カバリング層３と、第２のエッチングマスクとが設けられている。カバリング層３は、覆われた主領域と、覆われていない副領域とを有する。カバリング層３の副領域は、第２のエッチングマスクを介して部分的にエッチングされ、突出パターンが形成される。第３のエッチングマスクを定義する突出パターンの周囲に、横スペーサが形成される。第２のエッチングマスクは除去される。カバリング層３は、第３のエッチングマスクを用いてエッチングされ、カバリング層３における突出パターンが形成され、第１のエッチングマスク４および第１の材料２が露出される。第１の材料２の層は、エッチングされ、第１の材料２から作られるパターンが形成される。 （もっと読む）

【課題】金属コンタクトを安定に形成できる半導体装置の製造方法を提供する。
【解決手段】セル領域にストレージノードコンタクトプラグ１２を形成するステップと、第１の層間絶縁膜１７を形成するステップと、周辺領域の第１の層間絶縁膜上に第１のビットライン２０を形成するステップと、第２の層間絶縁膜２２を形成するステップと、周辺領域の第２の層間絶縁膜上に第１のビットラインと電気的に接続された第２のビットライン２５を形成するステップと、セル領域のストレージノードコンタクトプラグの上面を露出させるステップと、セル領域にストレージノードコンタクトプラグと接するキャパシタを形成するステップと、キャパシタが形成された基板の全面に第３の層間絶縁膜３１を形成するステップと、周辺領域の第３の層間絶縁膜を貫通して第２のビットラインに接する金属コンタクト３３を形成するステップとを含むことを特徴とする。 （もっと読む）

【課題】トランジスタのチャネル部に印加される応力を増加させて、電流増加効果を高めることを可能とする。
【解決手段】半導体基板上にダミーゲートを形成した後、該ダミーゲートの側壁に側壁絶縁膜を形成し、該ダミーゲートの両側の前記半導体基板にソース・ドレイン領域を形成する工程と、前記ダミーゲートおよび前記ソース・ドレイン領域の上に応力印加膜を形成する工程と、前記ダミーゲートの上の領域に形成された前記応力印加膜と前記ダミーゲートを除去して溝を形成する工程と、前記溝内の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、を備えた半導体装置の製造方法。 （もっと読む）

【課題】ｎ型ＦＥＴ及びｐ型ＦＥＴ（電界効果トランジスター）のうち、一方のＦＥＴの電流駆動能力の低下を抑制し、他方のＦＥＴの電流駆動能力の向上を図る。
【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを覆うように、第１の膜を形成する工程と、その後、ｐ型（ｎ型）ＦＥＴ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程とを有し、ｎ型（ｐ型）ＦＥＴのチャネル形成領域には、ｎ型（ｐ型）ＦＥＴ上の前記第１の膜によって、主として、ｎ型（ｐ型）ＦＥＴのゲート電極のゲート長方向に引張（圧縮）応力が発生しており、不純物を打ち込む工程によって、前記ｐ型（ｎ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力は、ｎ型（ｐ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力よりも小さくなっている。 （もっと読む）

【課題】半導体装置の作製工程におけるプラズマダメージの影響を低減し、しきい値電圧
のばらつきの抑制された均一な表示特性の半導体装置を提供する。
【解決手段】トランジスタ上の平坦化層と、該平坦化層の上面もしくは下面に設けられる
と共に前記平坦化層からの水分や脱ガス成分の拡散を抑制するバリア層を備えた半導体装
置であって、これら平坦化層及びバリア層の位置関係を工夫することにより平坦化層に及
ぶプラズマダメージを低減する上で有効なデバイス構成を用いる。また、画素電極の構造
として新規な構造との組み合わせにより、輝度の向上等の効果をも付与する。 （もっと読む）

【課題】本発明は、薄膜トランジスタのソース領域やドレイン領域へのコンタクトを確実
にした半導体装置を提供するものである。
【解決手段】本発明における半導体装置において、半導体層上の絶縁膜およびゲイト電極
上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜の上に形成された第２の層間
絶縁膜と、前記第２の層間絶縁膜、前記第１の層間絶縁膜、および前記絶縁膜に設けられ
たコンタクトホールとを有する。前記第１の絶縁層の膜厚は、前記積層の絶縁膜の合計膜
厚の１／３以下に形成する。 （もっと読む）

【課題】貫通電極のための開口部を形成する時に、上部配線層の配線とのミスアラインメント問題が発生しない半導体装置を製造する方法の提供。
【解決手段】第１面及び第１面の反対側に第２面を有する基板を準備する段階と、基板の第１面から基板の厚さ方向に延長して貫通電極が形成される領域に犠牲膜パターンを形成する段階と、基板の第１面上に形成され、犠牲膜パターン上に位置する配線を有する上部配線層を形成する段階と、基板の第２面を部分的に除去して犠牲膜パターンを露出させる段階と、犠牲膜パターンを基板の第２面から除去して配線を露出させる開口部を形成する段階と、開口部内に配線と電気的に接続される貫通電極を形成する段階と、を有する。 （もっと読む）