【課題】ＶＬＳＩ技術及びＵＬＳＩ技術において多段相互接続は、アスペクト比の高いバイアや他の相互接続が注意深く処理されることを要する。これらの相互接続の確実な形成技術を提供する。
【解決手段】窒素と水素を含有する化合物、一般にアンモニアを使用し、次層を上へ堆積するに先立ち相対的に低い温度で酸化物又は他の汚染物質を還元する、プラズマ還元プロセスを提供する。酸化物の層の典型的な物理的スパッタ洗浄プロセスと比較して、層の粘着特性が改善され酸素の存在が減少する。このプロセスは、デュアルダマシン構造、とりわけ銅が応用されている場合の複雑な要求に特に有効であろう。 （もっと読む）

【課題】多層マスクエッチングを用いたホール加工において、開口径及び深さの均一なホールを絶縁膜内に形成する。
【解決手段】窒化膜１上に、層間絶縁膜２とレジスト膜３とハードマスク膜４とを順に積層させた多層マスクを形成する工程と、層間絶縁膜２を露出させる開口を多層マスクに形成する工程と、フルオロカーボンを含むガスＦＲをエッチングガスとしてエッチングを行うことにより、開口内の層間絶縁膜２を除去しつつ、開口の周囲のハードマスク膜４を除去する工程（図３（ｂ））と、開口の周囲にレジスト膜３が露出する前に、ガスＦＲをガスＦＲよりもＣ／Ｆ（炭素原子数とフッ素原子数との比率）が高いフルオロカーボンを含むガスＦＰに切り替えてエッチングを行うことにより、開口から窒化膜１が底面をなすコンタクトホールを形成する工程（図３（ｃ））と、を含む。 （もっと読む）

【課題】貫通ビアを有する半導体装置において、微細化・高集積化・低コスト化を図りつつ、貫通ビアに起因する寄生容量の低減と、基板材料と貫通ビア材料との熱膨張係数の違いに起因する応力ミスマッチの緩和とをそれぞれ可能として信頼性を向上させる。
【解決手段】半導体基板５を貫通するようにビアホール２１を形成する。ビアホール２１内に絶縁性のビア被覆材料７ａを埋め込む。ビアホール２１の内壁を覆う部分のビア被覆材料７ａをビア被覆膜７ｃとして残してビア被覆材料７ａを除去する。ビア被覆膜７ｃが残存するビアホール２１内に導電膜１０を埋め込むことにより貫通ビア２２を形成する。 （もっと読む）

【課題】 半導体記憶装置のメモリセルは微細化され、ワード線間隔が狭く、ワード線間を埋め込む絶縁膜にボイドが発生し、セルコンタクトパッドを腐食させ、接触抵抗を高抵抗化させるという問題がある。
【解決手段】 セルコンタクトパッド方式において、メモリセルアレイの外周部にセルゲート電極と交差し、連続するダミーのセルコンタクトパッドを形成する。ダミーのセルコンタクトパッドがボイドを通って侵入する液、ガスを阻止し、セルコンタクトパッドの腐食、高抵抗化を防止することで、微細化された、高信頼性の半導体記憶装置の製造方法が得られる。 （もっと読む）

【課題】配線材とバリアメタル層の密着性を向上させる。
【解決手段】表面に凹部が形成された層間絶縁膜と、層間絶縁膜上に形成されたＴｉ及びＮを含み、酸素（Ｏ）及び貴金属成分を除く全成分中におけるＴｉ含有量が５０ａｔ％を超える微結晶状態の第１の層３０ｂと、第１の層３０ｂ上に形成され、層間絶縁膜に形成された凹部を埋め込むＣｕ金属層７０と、を具える半導体装置。 （もっと読む）

【課題】低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】シャロートレンチ３、ディープトレンチ６に囲まれた半導体層２の基板領域１７に、ｐ型の単結晶半導体からなるエピタキシャル・ベース層２４が島状に形成される。当該島状領域を含む半導体層２上の全面に窒化シリコン膜４２、酸化シリコン膜４３が形成される。島状領域上の異なる位置の窒化シリコン膜４２、酸化シリコン膜４３には、少なくとも２つの開口部が形成され、開口部が形成された窒化シリコン膜４２、酸化シリコン膜４３上に半導体膜４４が形成される。当該半導体膜４４が選択的に除去され、一方の開口部において島状領域に接続するベース電極と、他方の開口部において島状領域に接続するエミッタ電極とが同時に形成される。 （もっと読む）

【課題】工数の増加を伴うことなく、寄生容量を抑制できるとともに、高開口率および高透過率を示すアクティブ素子基板の製造方法を実現する。
【解決手段】画素ＴＦＴ７および信号配線上に、コンタクトホール９ａ・１０ａを有する透明な絶縁層９・１０を形成する工程を備え、該工程は、画素ＴＦＴ７および信号配線を覆うように、感光性を有さない第１の絶縁層９を形成する工程と、第１の絶縁層９を覆うように、感光性を有する第２の絶縁層１０を形成する工程と、第２の絶縁層１０を露光および現像により、パターニングする工程と、第２の絶縁層１０をマスクとして上記第１の絶縁層９をエッチングする工程とを含む。 （もっと読む）

【課題】半導体装置の製造方法において歩留まりを向上させること。
【解決手段】シリコン基板３０の上方に金属からなる第１の配線６６を形成する工程と、第１の配線６６の上に層間絶縁膜６９を形成する工程と、第１の配線６６の表面が露出する開口６９ａを層間絶縁膜６９に形成する工程と、開口６９ａの内面及び層間絶縁膜６９の表面に、上記金属の拡散を抑制するバリアメタル膜７２を形成する工程と、バリアメタル膜７２上に第１の導電膜７３を形成する工程と、第１の導電膜７３の表面を化学機械研磨法により研磨し、バリアメタル膜７２の表面を露出させる工程と、開口６９ａの内の第１の導電膜７３上及びバリアメタル膜７２上に、第２の導電膜８０を形成する工程と、第２の導電膜８０を、開口６９ａよりも拡大した領域に残して選択的に除去し、第２の配線８０ａを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】形状性良くかつ高いエッチングレートで被エッチング膜をエッチングして高アスペクト比のホールを形成することができるプラズマエッチング方法を提供すること。
【解決手段】プラズマエッチングによりエッチング対象膜にホールを形成するにあたり、プラズマ生成用高周波電力印加ユニットをオンにして処理容器内にプラズマを生成し、かつ直流電源から負の直流電圧を上部電極に印加する第１条件と、プラズマ生成用高周波電力印加ユニットをオフにして処理容器内のプラズマを消滅させ、かつ直流電源から負の直流電圧を上部電極に印加する第２条件とを交互に繰り返し、第１条件によりプラズマ中の正イオンによりエッチングを進行させ、第２条件により負イオンを生成し、直流電圧により負イオンを前記ホール内に供給することによりホール内の正電荷を中和する。 （もっと読む）

【目的】、配線層とその下層のプラグ層との配線抵抗を抑えながら下層のプラグの埋め込み性を向上させることが可能な半導体装置を提供することを目的とする。
【構成】本発明の一態様の半導体装置は、Ｃｕ配線１０と、Ｃｕ配線１０の下層側でＣｕ配線１０と接触して接続されるＣｕプラグ２０と、Ｃｕプラグ２０の底面側及び側面側に配置された、Ｃｕに対してバリア性を有するＢＭ膜２４０と、Ｃｕ配線１０とＣｕプラグ２０との内Ｃｕプラグ２０側に選択的に、かつＣｕプラグ２０とＢＭ膜２４０との間に介在するように配置された、ＢＭ膜２４０よりも前記導電性材料に対して濡れ性が高いＲｕ膜２４２と、Ｃｕ配線１０とＣｕプラグ２０とが接触する箇所を少なくとも除くＣｕ配線１０の底面側と、Ｃｕ配線１０の側面側とに配置された、Ｃｕに対してバリア性を有するＢＭ膜２４４と、を備えたことを特徴とする。 （もっと読む）

【課題】柱状構造体の形成の際のリソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する半導体装置及びその製造方法を提供する。
【解決手段】第１層と、前記第１層の主面の上に設けられた第２層と、前記主面を貫通し、前記第１層と前記第２層とに延在する導電性の柱状構造体と、前記主面の前記第２層の側において前記柱状構造体の側壁に付設された側部と、を備えたことを特徴とする半導体装置を提供する。 （もっと読む）

【課題】高アスペクト比を有するプラグを充填する方法を提供する。
【解決手段】高アスペクト比を有するプラグを充填する本発明の方法においては、核形成層を、バイアの側壁上ではなく、バイアの底に形成する。プラグ充填はバイアの底からトップへの方向であり、側壁から内側へではない。得られるプラグは、無ボイドであり、継ぎ目無しである。 （もっと読む）

【課題】酸素ガスを主に含有したガスでエッチングを行う必要がある金属材料を用いてピラー型電極を形成する際に、ピラー型電極のアスペクト比が高くなると製造が困難になるという課題があった。
【解決手段】層間絶縁膜上に第１〜第６の絶縁膜を積層した後、第１のフォトレジスト膜を形成する工程と、前記第１のフォトレジスト膜をマスクとして第１の溝部を形成する工程と、前記第１の溝部を充填するように電極材料を堆積する工程と、前記第４の絶縁膜上に第７〜第９の絶縁膜を形成した後、第２のフォトレジスト膜を形成する工程と、前記第２のフォトレジスト膜をマスクとして第２の溝部を形成すると共に、前記電極材料をピラー型に残存させる工程と、前記第８、前記第７、前記第４および前記第２の絶縁膜を除去して、前記電極材料からなるピラー型電極を露出する工程と、を有する半導体装置１０１の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】アスペクト比が高くて幅が狭い凹状フィーチャーに誘電層を形成するための新規方法を提供する。
【解決手段】間隙に流動性重合膜をプラズマ強化化学気相成長（ＰＥＣＶＤ）法によって形成した後で、当該膜を誘電材料に変換するためのインサイチュ（ｉｎ−ｓｉｔｕ）処理を実行することを含む。インサイチュ処理は、純粋な熱処理プロセスまたはプラズマ処理プロセス。堆積−インサイチュ処理−堆積−インサイチュ処理というプロセスを実行して、間隙に誘電層を形成する。この一連の手順は、間隙をボトムアップ式に充填するべく必要なだけ繰り返される。エクサイチュ処理後プロセスは、間隙の充填が完了した後で実行される。特定の実施形態によると、誘電率が３．０未満の膜が形成される。上記プロセスは、フロントエンドおよびバックエンドの間隙充填に利用可能である。 （もっと読む）

【課題】複雑な工程を用いることなく、コストの増加や破損の発生などを抑制した状態で、より均一な深さの孔部を形成することで貫通電極配線が形成できるようにする。
【解決手段】酸化シリコン層１０４をマスクとしたＲＩＥにより、シリコン基板１０１を選択的にエッチングすることで、シリコン基板１０１の一方の面（埋め込み酸化層１０２との界面）に到達する貫通孔１０６を形成する。貫通孔１０６の形成のためのエッチング処理（ＲＥＩ）においては、シリコン基板１０１の深さ方向に、シリコン基板１０１と埋め込み酸化層１０２との界面までしかエッチングが進行しない。この結果、シリコン基板１０１の板厚が均一であれば、貫通孔１０６の深さも均一に形成されるようになる。 （もっと読む）

【課題】アスペクト比エッチングを行う際に，エッチングレートとレジスト選択比の両方を従来以上に向上させることができるプラズマエッチング方法を提供する。
【解決手段】堆積性を有するエッチングガス（例えばフルオロカーボン系ガス）を含む処理ガスにＳＦ_６ガスを添加ガスとして加えて処理室１０２内に導入してプラズマを形成し，その際に添加ガスの流量を調整することによって，ウエハＷ上に堆積する堆積物の膜厚を制御するとともに，堆積物の硬さを制御しながら，被エッチング膜のエッチングを進行させる。 （もっと読む）

この発明は、電子デバイス用の基板（３）の下側（５）から基板（３）を少なくとも部分的に通って基板（３）の上側（４）に向かうビアホール（９）またはビア（７）を形成する方法を提供する。この方法は、ビアホール（９）の第１の縦方向部分（１１）をエッチングするステップと、ビアホール（９）の第２の縦方向部分（１２）をエッチングするステップとを含み、それにより、第１の縦方向部分（１１）および第２の縦方向部分（１２）はビアホール（９）を実質的に形成し、ビアホール（９）に狭窄部（２３）が形成される。狭窄部（２３）はビアホール（９）の開口部（２４）を規定し、この方法は、狭窄部（２３）がエッチングマスクとして機能している状態でエッチングすることによってビアホール（９）を開けるステップをさらに含む。ビアは、ビアホールを導電性材料で少なくとも部分的に充填することによって形成される。ビアを含む電気デバイス用の基板も提供される。
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【課題】Si層と下地層としてのSiO₂層を有する基板に貫通ビアを形成するドライエッチングにおいて、貫通ビアの開口部付近の側壁の角部ないし肩部を確実なくす。
【解決手段】基板７はSi層２１、SiO₂層２２、フォトレジストマスク２４を少なくとも備える。少なくともSF₆とO₂を含む混合ガスを使用したドライエッチングによりSi層２１を貫通する貫通ビア３１を形成する。次に、アッシングによりフォトレジストマスク２４を除去する。さらに、高C/F比のフルオロカーボン系ガスを含むガスを使用したドライエッチングによりSiO₂層２２をエッチングし、それによって貫通ビア３１がSiO₂層２２を貫通する。 （もっと読む）

【課題】プリ・メタル層間絶縁膜の構成法としては、オゾンＴＥＯＳによる酸化シリコン膜の埋め込み特性の良好なＣＶＤ酸化シリコン系絶縁膜を成膜後、高温リフローさせて平坦化した後、ＣＭＰスクラッチ耐性が良好なプラズマＴＥＯＳによる酸化シリコン膜を積層し、更にＣＭＰで平坦化することが考えられる。しかし、コンタクト・ホール形成プロセスにおいて、プリ・メタル層間絶縁膜中のクラックがコンタクト・ホール内に露出し、そこにバリア・メタルが入り込み、ショート不良の原因となることが明らかとなった。
【解決手段】本願発明はプリ・メタル工程において、エッチ・ストップ膜上にオゾンＴＥＯＳ膜を形成後、一旦、ゲート構造上のエッチ・ストップ膜が露出するようにオゾンＴＥＯＳ膜をエッチバックし、その後、残存オゾンＴＥＯＳ膜上にプラズマＴＥＯＳ膜を成膜し、このプラズマＴＥＯＳ膜をＣＭＰにより、平坦化するものである。 （もっと読む）

【課題】ローカルインタコネクトを備えた半導体装置を提供する。
【解決手段】ローカルインタコネクトを備えた半導体装置であって、基板上に配置され、実質的に同一線上にある第１ゲート線構造と第２ゲート線構造、前記第１ゲート線構造の両側の前記基板に形成された第１対ソース／ドレイン領域と前記第２ゲート線構造の両側の前記基板に形成された第２対ソース／ドレイン領域、及び前記第１ゲート線構造と前記第２ゲート線構造の両側の前記基板上に配置され、それらが前記第１対ソース／ドレイン領域のうちの１つと前記第２対ソース／ドレイン領域のうちの１つに接続された一対の導電線を含む半導体装置。 （もっと読む）