【課題】基板上に成膜したＷ膜の膜厚面内均一性を向上させることが可能であり、さらにはパーティクルの発生を減少させることが可能なＷスパッタリングターゲットおよびその製造方法を提供する。
【解決手段】Ｗスパッタリングターゲットは、スパッタリングされる面のＸ線回折により得られた結晶面（１１０）のピークの半値幅が０．３５以下であることを特徴とする。また、本発明の高純度Ｗスパッタリングターゲットの製造方法は、高純度Ｗ粉末を加圧焼結後、得られた焼結体をターゲット形状に加工後、ロータリー研磨およびポリッシングの少なくとも１種の研磨を施し、さらにエッチングおよび逆スパッタリングの少なくとも１種の研磨を施すことにより仕上げ加工することを特徴とする。 （もっと読む）

【課題】装置特性の低下を防止するとともに、半導体基板と貫通電極の短絡を防止する半導体装置を提供する。
【解決手段】第１面と、第１面と対向してトレンチが形成された第２面とを有する基板と、基板内に形成されたビアホールを充填し、ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる貫通ビアと、第２面上に形成されて貫通ビアの一部領域を露出する開口部を有する絶縁膜と、トレンチ内に埋め込まれ、貫通ビアと電気的に接続される再配線と、を有し、絶縁膜は導電性接続部の一部領域と重複する。 （もっと読む）

【課題】例えばクラック発生などに起因する大量生産段階での低歩留りという問題を防止できる半導体集積回路を提供する。
【解決手段】パッドメタルの下に回路を有する半導体集積回路において、パッド開口部分のパッドメタルの少なくとも下全面に、互いに同一の電位を有する配線メタルを形成し、当該配線メタルの電位を上記パッドメタルと異なる電位に設定した。また、上記配線メタル、及び上記配線メタル以外の電位を有する別の配線メタルは、上記パッドメタルよりも下層に形成される。さらに、上記半導体集積回路の複数のパッドにおいて、バッド開口部分のパッドメタルの少なくとも下全面に形成された複数の配線メタルは互いに同一の電位に設定される。 （もっと読む）

【課題】周辺回路における回路動作の遅延を低減できる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１１上に所定間隔を空けて形成され、ゲート絶縁膜１、浮遊ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４をそれぞれ有する複数のメモリセルＭＣと、メモリセルＭＣの浮遊ゲート電極２の側面、ゲート間絶縁膜３の側面、及び制御ゲート電極４の側面に形成され、空隙を有する側壁絶縁膜１８Ｂと、基板１１上に形成され、ゲート絶縁膜１、第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する周辺トランジスタＰＴと、周辺トランジスタＰＴの第１ゲート電極２の側面、ゲート間絶縁膜３の側面、及び制御ゲート電極４の側面に形成され、空隙１９Ａを有する側壁絶縁膜１８Ａとを備える。基板１１上の最も低い位置にある空隙１９Ａの上端は、ゲート間絶縁膜３より基板１１上の低い位置にある。 （もっと読む）

【課題】信頼性の高い半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【解決手段】電極１１４は集積回路１１２に電気的に接続されている。半導体基板１１０の電極１１４が形成された面に、電極１１４を避けて樹脂層１１８が形成されている。配線１２２は、電極１１４に電気的に接続されており、樹脂層１１８の側面１２１と上面１２０の境目に形成された第１の部分１５０と、第１の部分１５０に接続されて樹脂層１１８の上面１２０に形成された第２の部分１５２と、を有する。第１の部分１５０は第２の部分１５２よりも広い幅で形成されている。外部端子１２４が配線１２２に電気的に接続されている。 （もっと読む）

【課題】タングステン層の膜残りの発生を抑制する。
【解決手段】半導体基板１、コンタクトホール３を備えた絶縁膜２、絶縁膜２の表面およびコンタクトホール３の表面を被覆する被覆層４、並びに、コンタクトホール３を埋込むタングステン（Ｗ）層５を有するウエハに対し、ウエハを冷却せずに、Ｗ層５を被覆層４が露出しない範囲で高速でドライエッチングする工程と、ウエハを冷却せずに、Ｗ層５を被覆層４が露出しない範囲で、低速でドライエッチングする工程と、ウエハを冷却しつつ、被覆層４が露出するまで、Ｗ層５を低速でドライエッチングする工程と、ウエハを冷却しつつ、コンタクトホール３内のＷ層５を絶縁層２の高さまで低速でドライエッチングする工程と、を有する半導体素子の製造方法。 （もっと読む）

【課題】本発明はコンタクト開口をエッチングにより形成した場合にその下に位置する埋込絶縁膜がエッチングされないようにした構造の提供を目的とする。
【解決手段】本発明は、半導体基板と、半導体基板の主面に形成され活性領域を横断して素子分離領域まで延在するトレンチと、トレンチの下部側に形成された埋込型ゲート電極と、活性領域において埋込型ゲート電極の上方のトレンチ内を充填し、かつ、素子分離領域において埋込型ゲート電極の上方のトレンチ内を完全には充填せずにトレンチの内側面に接して配置されるサイドウォールを構成するキャップ絶縁膜と、素子分離領域においてサイドウォールの内側のトレンチを埋めて埋込型ゲート電極に接続形成されたパッドコンタクトプラグと、パッドコンタクトプラグおよびキャップ絶縁膜上を覆う層間膜と、パッドコンタクトプラグに接続するゲートコンタクトプラグとを具備してなる。 （もっと読む）

【課題】ドーパントの濃度をより高く確保しつつも、ドーパントが拡散されるジャンクション深さを制御することができ、改善された接触抵抗を実現し、チャネル領域との離隔間隔を減らしてチャネルのしきい電圧（Ｖｔ）を改善できる埋没ジャンクションを有する垂直型トランジスタ及びその形成方法を提供すること。
【解決手段】半導体基板に第１の側面に反対される第２の側面を有して突出した壁体）を形成し、壁体の第１の側面の一部を選択的に開口する開口部を有する片側コンタクトマスクを形成した後、開口部に露出した第１の側面部分に互いに拡散度が異なる不純物を拡散させて第１の不純物層及び該第１の不純物層を覆う第２の不純物層を形成することを特徴とする。 （もっと読む）

【課題】配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られた半導体装置を提供する。
【解決手段】半導体装置１が備える基板４上の所定の層内に、第１の配線３が複数本並べられて設けられている。各第１の配線３は、それらの並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されている。それとともに、各第１の配線３は、隣接するそれぞれの一端部３ａが並べられた方向と直交する方向において互いにずれた位置に配置されている。 （もっと読む）

【課題】半導体装置の配線間の容量低減を実現するとともに、ミスアライメント・ビアを対策する。
【解決手段】配線上及び配線間のスペース領域に絶縁膜７４を形成し、隣接配線間隔が狭い配線の上面を露出するスルーホールの周辺領域の絶縁膜７４をリザーバーとして残して、周辺領域以外の絶縁膜７４を除去し、絶縁膜７４が除去された配線間のスペース領域に空隙を残しつつ、配線上に絶縁膜７７を形成する。 （もっと読む）

【課題】 アンダーフィル材を用いなくとも、柱状電極と半田端子との接合強度不足や、信頼性の低下を抑制する。
【解決手段】 半導体装置は、半導体基板と、半導体基板上に設けられた複数の配線と、複数の配線上にそれぞれ接続された複数の半田端子と、複数の配線の少なくとも一部を覆う樹脂層と、を備えている。樹脂層上には、少なくとも半田端子の周囲を覆うオーバーコート膜が被膜され、隣接する半田端子間のオーバーコート膜の高さは、半田端子の高さよりも低い。 （もっと読む）

【課題】メタルゲートプロセスにおけるプリメタル層間絶縁膜の平坦性を向上できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を介在させてゲート電極４を形成する。その後、半導体基板１にゲート電極４をマスクとしてソース・ドレイン領域を形成する。続いて、ゲート電極４を覆うように半導体基板１上の全面に第１の酸化シリコン膜１０を形成する。その後、ゲート電極４をストップ膜とするＣＭＰ法により、第１の酸化シリコン膜１０を平坦化する。続いて、ゲート電極４を含む第１の酸化シリコン膜１０の上に、第２の酸化シリコン膜１１を形成する。その後、ゲート電極４をストップ膜とするＣＭＰ法により、第２の酸化シリコン膜１０を平坦化する。さらに、ゲート電極４を含む第２の酸化シリコン膜１０の上に、第３の酸化シリコン膜１２を形成する。 （もっと読む）

【課題】封止膜の材料を容易に選定することができる半導体装置を提供する。
【解決手段】半導体基板１１上に複数の接続端子１２が形成された半導体デバイスウェハ１０と、前記半導体デバイスウェハ１０の表面を覆うとともに前記接続端子１２を露出させる開口１４ａが設けられた第１絶縁膜１４と、前記第１絶縁膜１４上に形成され一端面が前記接続端子１２と接続された複数の再配線３０と、前記再配線３０の他端面上に形成された複数の柱状電極２１と、前記再配線３０の側面を被覆する第２絶縁膜１５と、前記再配線３０及び前記第２絶縁膜１５を封止するとともに前記柱状電極２１の表面を露出させる封止膜２２と、を備えることを特徴とする半導体装置１Ｂである。 （もっと読む）

【課題】隣接する活性領域の間で横方向に成長するシリコン膜が連結されることを防ぎつつ、活性領域上に十分な厚みのシリコン膜を形成可能とした半導体装置の製造方法を提供する。
【解決手段】ゲート電極６ａを挟んだ両側の活性領域５上に第１のシリコン膜１２ａを選択的にエピタキシャル成長させる工程と、複数のワード配線層ＷＬの各間に第１のシリコン膜１２ａを覆うのに十分な厚みでマスク絶縁膜を埋め込んだ後、このマスク絶縁膜を第１のシリコン膜１２ａの表面が露出するまでエッチングにより除去する工程と、第１のシリコン膜１２ａ上に第２のシリコン膜１２ｂを選択的にエピタキシャル成長させる工程とを含む。 （もっと読む）

【課題】接続不良の発生を抑制することのできる、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、所定ピッチで所定の幅の素子領域が形成された半導体基板と、半導体基板上に積層された層間絶縁膜と、層間絶縁膜の上面から半導体基板の素子領域にかけて設けられ素子領域に接続される第１コンタクトとを備える。第１コンタクトは、素子領域上の層間絶縁膜に形成された素子領域の幅よりも大きい径を有するコンタクトホールと、コンタクトホールの底部に設けられ、素子領域に達する開口を有するスペーサ膜と、スペーサ膜の開口を介して素子領域に接続されるようにコンタクトホール内に埋め込まれたコンタクトプラグとを有する。 （もっと読む）

【課題】 高集積化に有効な複数の配線パターンを含む配線パターン群を備えた半導体装置を提供すること。
【解決手段】 同一の配線用途のＮ（Ｎ≧３）本の配線パターンを含む配線パターン群を含む。Ｎ本の配線パターンの各々は別の層の配線郡内の配線パターンと電気的に接続するための接続領域を含む。Ｎ本の配線パターンは、配線パターンＮ１と、配線パターンＮ１の長手方向と異なる一方向に配置された二つ以上の配線パターンＮｉ（ｉ≧２）を含む。二つ以上の配線パターンＮｉはｉの値が大きいほど配線パターンＮ１から離れた位置に配置され、二つ以上の配線パターンＮｉは少なくとも一つ以上のパターンＮｐ（２≦ｐ＜Ｎ）と少なくとも一つ以上の配線パターンＮｑ（ｐ＜ｑ≦Ｎ）を含む。少なくとも一つ以上の配線パターンＮｐはｐの値が大きいほど長手方向の寸法が長く、少なくとも一つ以上の配線パターンＮｑは、ｑの値が大きいほど、長手方向の寸法が短い。 （もっと読む）

【課題】コンタクト孔に埋め込まれる金属プラグの材料が層間絶縁膜に染み出すのを防止できる半導体装置を提供する。
【解決手段】隣り合う２つのメモリセル１のサイドウォール間の不純物拡散領域に電気的接続されるコンタクトプラグ４０が、層間絶縁膜１８を貫通して設けられている。コンタクト孔４１の側壁は、層間絶縁膜１８より緻密なシール膜４２で覆われている。コンタクトプラグ４０は、シール膜４２の表面およびコンタクト孔４１の底面部を覆うように形成されたバリアメタル膜４３と、バリアメタル膜４３に包囲された状態でコンタクト孔４１内に埋め込まれた金属プラグ４４とを含む。 （もっと読む）

【課題】より単純に製造でき、かつ平坦なトポロジを得ることができ、更にトレンチの上部曲がり部における降伏電圧の問題が解消されたトレンチゲートＭＩＳデバイスを提供すること。
【解決手段】トランジスタセルを含む活性領域と、トランジスタセルを含まないゲート金属領域と、ゲート金属層とを含み、半導体チップの表面のパターンに、活性領域からゲート金属領域に至るトレンチが形成されており、このトレンチが絶縁材料の層で裏打ちされた壁部を有し、導電性ゲート材料がトレンチ内に設けられており、導電性ゲート材料の上面が半導体チップの上面より下側に位置し、非導電層が活性領域及びゲート金属領域の上に位置し、ゲート金属領域におけるトレンチの一部の上側の非導電層に開口が形成されており、ゲート金属がトレンチ内の接触領域のゲート材料と接触するように、開口が前記ゲート金属で満たされているトレンチゲートＭＩＳデバイス。 （もっと読む）

【課題】第１インダクタと第２インダクタを構成する金属材料のマイグレーションに起因して第１インダクタと第２インダクタの絶縁が確保できなくなることを、抑制する。
【解決手段】半導体チップ１００は配線基板２００の第１面上に実装されており、多層配線層を有している。第１インダクタ１１２は多層配線層に形成されており、巻き軸方向が配線基板２００と水平方向を向いている。第２インダクタ１２２は多層配線層に形成されており、巻き軸方向が配線基板２００と水平方向を向いている。第２インダクタ１２２は第１インダクタ１１２に対向している。封止樹脂４００は、配線基板２００の少なくとも第１面と、半導体チップ１００とを封止している。溝５００は、封止樹脂４００と多層配線層の界面のうち、少なくとも第１インダクタ１１２と第２インダクタ１２２の間に位置している部分の全域に形成されている。 （もっと読む）

【課題】ソース配線とゲート配線とが製造工程中の静電気によるショートを防止すること
が可能な液晶表示装置の素子構造を提供することを目的とする。
【解決手段】ソース配線が第１の半導体層、第２の半導体層、及び導電層によって構成さ
れる。そして、ソース配線とゲート配線の交差部において、ソース配線の端部の導電層を
除去して、半導体層がはみ出した形状とする。なお、ゲート配線、第１の半導体層、第２
の半導体層、及び導電層の材料はＴＦＴを形成するために用いた材料と同一の材料からな
る。 （もっと読む）