半導体装置、その製造方法、および半導体装置を含む半導体パッケージ
【課題】装置特性の低下を防止するとともに、半導体基板と貫通電極の短絡を防止する半導体装置を提供する。
【解決手段】第１面と、第１面と対向してトレンチが形成された第２面とを有する基板と、基板内に形成されたビアホールを充填し、ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる貫通ビアと、第２面上に形成されて貫通ビアの一部領域を露出する開口部を有する絶縁膜と、トレンチ内に埋め込まれ、貫通ビアと電気的に接続される再配線と、を有し、絶縁膜は導電性接続部の一部領域と重複する。
【解決手段】第１面と、第１面と対向してトレンチが形成された第２面とを有する基板と、基板内に形成されたビアホールを充填し、ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる貫通ビアと、第２面上に形成されて貫通ビアの一部領域を露出する開口部を有する絶縁膜と、トレンチ内に埋め込まれ、貫通ビアと電気的に接続される再配線と、を有し、絶縁膜は導電性接続部の一部領域と重複する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、その製造方法、および半導体装置を含む半導体パッケージに関する。
【背景技術】
【０００２】
電子産業は軽量化、小型化、高速化、多機能化、および高性能化した製品を低価額で製造することが重要な目標となっている。このような目標を達成するためにマルチチップ積層パッケージ（ｍｕｌｔｉ−ｃｈｉｐ ｓｔａｃｋｅｄ ｐａｃｋａｇｅ）技術またはシステムインパッケージ（ＳＩＰ、Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）技術が使用されている。マルチチップ積層パッケージ技術およびシステムインパッケージ技術は基板貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ ｖｉａ）を使用する。
【０００３】
マルチチップ積層パッケージおよびシステムインパッケージは、複数の半導体素子の機能を一つの半導体パッケージで行うことができる。マルチチップ積層パッケージおよびシステムインパッケージは、通常の単一チップパッケージに比べ、厚くなることもあるが、平面的には単一チップパッケージとサイズがほぼ同一であるため、主に携帯電話機、ノートブックコンピュータ、メモリカード、携帯用ビデオカメラのような高機能かつ小型または携帯性が要求される製品に使用される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２６００７９
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、再配線パターンを半導体基板内に埋め込むことにより半導体装置の特性の低下を防止するとともに、半導体基板と貫通電極の短絡を防止することができる半導体装置、その製造方法、および半導体装置を含む半導体パッケージを提供することにある。
【０００６】
本発明の目的は、以上で言及した課題に制限されず、言及されていないまた他の課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００７】
前記課題は、以下の手段により解決される。
【０００８】
（１）第１面と、前記第１面と対向してトレンチが形成された第２面とを有する基板と、前記基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる貫通ビアと、前記第２面上に形成されて前記貫通ビアの一部領域を露出する開口部を有する絶縁膜と、前記トレンチ内に埋め込まれ、前記貫通ビアと電気的に接続される再配線と、を有し、前記絶縁膜は前記導電性接続部の一部領域と重複する半導体装置。
【０００９】
（２）第１面と、前記第１面と対向してトレンチが形成された第２面とを有する基板と、前記基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜および導電性接続部を有してなる貫通ビアと、前記第２面上に形成され、前記貫通ビアの一部領域を露出する開口部を有する絶縁膜と、前記トレンチ内に埋め込まれ、前記貫通ビアと電気的に接続される再配線と、を有し、前記絶縁膜は、前記基板の第２面と前記ビアホール絶縁膜の上面との境界を覆うように形成される半導体装置。
【００１０】
（３）パッケージ基板、および前記パッケージ基板上の第１半導体装置を含み、前記第１半導体装置は、第１面、および前記第１面と対向してトレンチが形成された第２面とを有する半導体基板と、前記半導体基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる第１貫通ビアと、前記第２面上に形成され、前記第１貫通ビアの一部領域を露出する開口部を有する絶縁膜と、前記トレンチ内に埋め込まれ、前記第１貫通ビアと電気的に接続される再配線と、を有し、前記絶縁膜は、前記半導体基板の第２面と前記ビアホール絶縁膜の上面の境界を覆うように形成される半導体パッケージ。
【００１１】
（４）半導体基板にビアホールを形成する段階と、前記ビアホール内部にビアホール絶縁膜を形成する段階と、前記ビアホール内部の前記ビアホール絶縁膜上に導電性接続部を形成して前記半導体基板の第１面に延びる貫通ビアを形成する段階と、前記半導体基板の第１面と対向する第２面に前記ビアホールと接続されるトレンチを形成する段階と、前記トレンチと前記第２面上に絶縁膜を形成する段階と、前記絶縁膜の一定領域を除去して前記導電性接続部の一部が露出する開口部を形成する段階と、を有する半導体装置の製造方法。
【発明の効果】
【００１２】
再配線パターンを半導体基板内に埋め込むことにより半導体装置の特性の低下を防止するとともに、半導体基板と貫通電極の短絡を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態に係る半導体装置の断面図である。
【図２】図１に示すａ領域を拡大して図示する図である。
【図３】本発明の一実施形態に係る半導体装置で貫通ビアが形成された領域を中心に切断した断面斜視図である。
【図４】本発明の一実施形態に係る半導体装置の変形例の断面図である。
【図５】本発明の一実施形態に係る半導体装置の変形例の断面図である。
【図６】本発明の他の実施形態に係る半導体装置の断面図である。
【図７】本発明の他の実施形態に係る半導体装置の変形例の断面図である。
【図８】本発明のさらに他の実施形態に係る半導体装置の断面図である。
【図９】図８に示す半導体装置の平面図の一部である。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１２】本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１４】本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１５】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１６】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１７】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１８】本発明のさらに他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１９】本発明のさらに他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２０】本発明のさらに他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２１】本発明のさらに他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２２】図６に示す本発明に係る一実施形態を利用するインターポーザの断面図である。
【図２３】図２２に示すインターポーザを利用する半導体パッケージの断面図である。
【図２４】本発明の他の実施形態に係る半導体パッケージを図示する断面図である。
【図２５】本発明の実施形態に係る半導体パッケージの製造方法を説明するための図である。
【図２６】本発明の実施形態に係る半導体パッケージの製造方法を説明するための図である。
【図２７】本発明の一実施形態に係る半導体装置が適用されるメモリカードを示す概略図である。
【図２８】本発明の一実施形態に係る半導体装置が適用される電子システムを示すブロック図である。
【図２９】図２８に示す電子システムが携帯電話に適用される例を図示する。
【図３０】本発明のさらに他の実施形態に係る半導体装置の断面図である。
【図３１】本発明のさらに他の実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
本発明の有利な点、特徴、および、これらを達成するための具体的手段は、添付する図面とともに、以下説明する実施形態により明確になる。しかし、本発明の範囲は、以下に開示される実施形態に限定されず、相異なる多様な形態も含まれる。したがって、以下説明する実施形態は単に、本発明の開示を十分たるものとし、当業者に本発明を理解させるために提供するものである。すなわち、本発明の範囲は、請求項に記載された発明によって定められる。なお、実施形態によっては、該実施形態に関する公知の工程、段階、構造及び技術についての説明は、本発明の範囲が不明確となるのを避けるために、省略する場合がある。
【００１５】
一の素子（ｅｌｅｍｅｎｔｓ）が、他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」と記載されるときは、他の素子と直接接続またはカップリングされた場合、あるいは間に他の素子を介在させた場合の両方を含む。これに対し、一つの素子が異なる素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と記載されるときは、間に他の素子が介在しないことを示す。本明細書において、同一の参照符号は、同一の構成要素を意味する。「および／または」との記載は、言及されたものの各々およびその一つ以上のすべての組合せを含む。
【００１６】
たとえ第１、第２等の用語が素子、構成要素、領域、配線、層およびセクションについて使用されても、当然のことながらこれらの素子、構成要素、および／またはセクションはこれらの用語によって制限されない。これらの用語は単に一つの素子、構成要素、またはセクションを他の素子、構成要素、またはセクションと区別するために使用するものである。したがって、以下で言及される第１素子、第１構成要素、または第１セクションはで第２素子、第２構成要素、または第２セクションであってもよい。
【００１７】
本明細書で使用された用語は、実施形態を説明するためであり、本発明の範囲を限定するものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される「有する（ｃｏｍｐｒｉｓｅｓ）」および／または「有している（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した構成要素、段階、動作、および／または素子は、一つ以上の他の構成要素、段階、動作、および／または素子の存在または追加を排除しない。また、他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に通常理解され得る意味において使用されるものである。また、一般的に使用される用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。
【００１８】
以下、図１〜図３を参照して本発明の一実施形態に係る半導体装置について説明する。図１は、本発明の一実施形態による半導体装置の断面図である。図２は、図１に示すａ領域を拡大して示す図である。図３は、本発明の一実施形態による半導体装置であって貫通ビアが形成された領域を中心に切断した断面斜視図である。
【００１９】
図１を参照すると、本実施形態に係る半導体装置は半導体基板１０を有する。例えば、半導体基板１０はシリコン基板とすることができる。半導体基板１０は、ガリウム−ヒ素（ＧａＡｓ）基板または炭化ケイ素（ＳｉＣ）基板であってもよい。半導体基板１０は第１面１１および第１面１１と対向する第２面１２を有する。例えば、第１面１１は集積回路１３が配置される活性面（ａｃｔｉｖｅ ｓｕｒｆａｃｅ）であり、第２面１２は第１面１１の向かい側の背面（ｂａｃｋ ｓｉｄｅ）である。
【００２０】
半導体装置１は、半導体基板１０の第１面１１に形成された集積回路１３を含む。集積回路１３の種類は半導体装置１の種類によって異なる。例えば、集積回路１３はメモリ回路、ロジック回路、およびこれらの結合を含み得る。また、集積回路１３は、抵抗、またはキャパシタといった受動素子を含み得る。
【００２１】
ビアホール１６は集積回路１３から離隔して半導体基板１０内に形成される。ビアホール１６はチップパッド７１と重畳するように形成され得る。これとは異なり、ビアホール１６は周辺回路領域またはスクライブレーン（ｓｃｒｉｂｅ ｌａｎｅ）領域に形成されることもある。ビアホール１６は半導体基板１０の第１面１１から第２面１２まで同一の直径を有するか、異なる２以上の直径らを有するか、または直径が徐々に変わる先細り形状（ｔａｐｅｒｅｄ）を有する。
【００２２】
貫通電極２０がビアホール１６の少なくとも一部を充填するように提供される。貫通電極２０は、半導体装置１の集積回路１３と接続されるか、半導体装置１と別の半導体装置とを接続するか、または半導体装置１をパッケージ基板またはモジュール基板と接続するために設けられる。貫通電極２０は、ビアホール１６の内壁に形成された障壁膜（ｂａｒｒｉｅｒ ｌａｙｅｒ）２４と障壁膜２４上に形成された導電性接続部２６を含み得る。
【００２３】
導電性接続部２６はビアホール１６の少なくとも一部を充填することができる。導電性接続部２６の上部面２８は半導体基板１０の第２面１２から露出し、導電性接続部２６と隣接する半導体基板１０の第２面１２の一定領域と同一高さを有する。ただし、導電性接続部２６の上部面２８の高さは隣接する半導体基板１０の第２面１２の一定領域の高さより低い場合もある。
【００２４】
ビアホール１６により露出した半導体基板１０と障壁膜２４との間にビアホール絶縁膜２２が提供される。例えば、ビアホール絶縁膜２２はシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉｘＮｙ）、またはシリコン酸窒化膜（ＳｉＯｘＮｙ）を含み得る。障壁膜２４は、導電性接続部２６を構成する導電性物質が半導体基板１０に拡散することを防止するために設けられる。例えば、障壁膜２４は、チタンチタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）の少なくともいずれかを含んで構成され得る。導電性接続部２６は、例えば、銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、インジウム（Ｉｎ）またはポリシリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）の少なくともいずれかを含んで構成され得る。ビアホール絶縁膜２２、障壁膜２４および導電性接続部２６は貫通ビア２３を構成する。
【００２５】
障壁膜２４の上面とビアホール絶縁膜２２の上面は隣接する半導体基板１０の第２面１２と実質的に同一高さで形成され得る。また、ビアホール絶縁膜２２の上部面９１は隣接する半導体基板１０の第２面１２の下面と実質的に同一平面上に位置する。
【００２６】
半導体基板１０の第２面１２にはトレンチ１０３が形成され得る。すなわち、半導体基板１０の第２面１２にはトレンチ１０３を定義することができる。再配線（ｒｅｄｉｓｔｒｉｂｕｔｅｄ ｌａｙｅｒ）４５がトレンチ１０３の少なくとも一部を充填し、貫通ビア２３に電気的に接続されるように形成される。すなわち、再配線４５はダマシン（ｄａｍａｓｃｅｎｅ）法により形成される。再配線４５の上部面４６は第１絶縁膜３５の最上部面と同一高さに位置するかまたはそれより低い高さに位置する。すなわち、第１絶縁膜３５の上部面７７は再配線４５の上部面４６は実質に同一平面上に位置する。
【００２７】
再配線４５が半導体基板１０の第２面１２に形成されたトレンチ１０３内に埋め込まれることによって再配線４５が形成された半導体装置１の一面が平坦化され、半導体装置１の高さを低くすることができる。再配線４５はメッキ（ｐｌａｔｉｎｇ）工程により形成され得るとともに、導電性接続部２６と同一導電性物質で形成され得る。
【００２８】
また、貫通ビア２３は図１に示すように再配線４５の下部に配置される。さらに貫通ビア２３の導電性接続部２６の上部面２８は再配線４５の下部面と隣接するように配置され得る。
【００２９】
図３を参照すると、再配線４５は貫通電極２０と電気的に接続される。再配線４５は第１絶縁膜３５に形成された開口部３３によって露出した貫通ビア２３の導電性接続部２６と直接接触することができる。
【００３０】
半導体装置１と半導体装置１とは別の他の半導体装置（図示せず）を接続する際、当該他の半導体装置の接続端子が貫通電極２０と対応する位置に形成されていない場合、再配線４５上に他の半導体装置の第３接続端子８３が配置されるようにする。このとき、他の半導体装置は再配線４５および第３接続端子８３を利用して半導体装置１と接続される。
【００３１】
トレンチ１０３によって露出した半導体基板１０の第２面１２と再配線４５との間に第１絶縁膜３５が提供される。このような、第１絶縁膜３５はトレンチ１０３の内側壁上の一部に形成され得る。
【００３２】
第１絶縁膜３５は例えば、シリコン酸化膜、シリコン窒化膜、またはシリコン酸窒化膜の少なくともいずれかを含む。このような第１絶縁膜３５は半導体基板１０の第２面１２に沿ってコンフォーマル（ｃｏｎｆｏｒｍａｌｌｙ）に形成され、貫通ビア２３の一面の一定領域を露出させる。
【００３３】
第１絶縁膜３５を通じて露出した貫通ビア２３の一面の一定領域の幅ｗ２はビアホール１６の幅ｗ１および導電性接続部２６の幅ｗ３より小さくすることができる。第１絶縁膜３５は半導体基板１０の第２面１２によって露出する貫通ビア２３の一面の一部、例えばエッジ部を覆うことがある。第１絶縁膜３５の一部は貫通ビア２３の一定領域、例えば導電性接続部２６の一定領域と重複することがある。
【００３４】
図２を参照すると、貫通ビア２３上の第１絶縁膜３５の一側壁３６はビアホール１６の内側壁１７と離隔して位置し、導電性接続部２６上に位置する。第１絶縁膜３５を通じて露出した貫通ビア２３上の領域の幅ｗ２は導電性接続部２６の幅ｗ３より小さいことがある。
【００３５】
第１絶縁膜３５の一側壁３６が導電性接続部２６上に位置するように形成する場合、貫通ビア２３上の第１絶縁膜３５除去の際にビアホール絶縁膜２２および障壁膜２４が露出しないため、ビアホール絶縁膜２２および障壁膜２４の損傷を防止することができる。その結果、ビアホール絶縁膜２２および障壁膜２４の損傷によって導電性接続部２６を形成する物質が基板１０に浸透することを防止することができ、これによって半導体装置１の特性低下を防止することができる。また貫通ビア２３上の第１絶縁膜３５除去の際のビアホール絶縁膜２２の損傷を防止することによって、その後トレンチ１０３内に再配線４５形成の際に再配線４５を形成する物質が、ビアホール絶縁膜２２が除去された領域に浸透されることを防止することができ、これによって基板１０と貫通電極２０が短絡することを防止することができる。集積回路１３は、内部配線層５０を介してチップパッド７１および貫通電極２０と電気的に接続される。内部配線層５０は配線パターン５２およびコンタクトプラグ（５１，５３）を含む。貫通電極２０も内部配線層５０を介してチップパッド７１または集積回路１３と電気的に接続される。配線パターン５２およびコンタクトプラグ（５１，５３）の個数および位置は集積回路１３、貫通ビア２３、およびチップパッド７１の位置により多様である。
【００３６】
内部配線層５０を覆う第２絶縁膜６０は、例えば、層間絶縁膜（ｉｎｔｅｒ ｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ）または集積回路１３保護のためのパッシベーション膜（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）である。内部配線層５０は第２絶縁膜６０の下部および内部に形成されるかまたは第２絶縁膜６０に形成されたトレンチに埋め込まれる形態で形成される。第２絶縁膜６０は半導体基板１０の第１面１１上に順次に形成された第１サブ絶縁膜６１および第２サブ絶縁膜６２を含む。貫通ビア２３は第２絶縁膜６０の一部、例えば、第１サブ絶縁膜６１を貫くビアミドル（ｖｉａ ｍｉｄｄｌｅ）形態である。貫通ビア２３は集積回路１３および内部配線層５０の形成過程で形成され得る。
【００３７】
第２絶縁膜６０上にチップパッド７１を露出する第３絶縁膜７２が形成される。図２４を参照すると、本発明のいくつかの実施形態においては、誘電物質からなる保護膜６３が再配線４５上に形成される。このような保護膜６３は再配線４５の一部を露出させる保護膜開口部８９を含み、保護膜開口部８９には第３接続端子８３が配置され得る。これによって、第３接続端子８３は再配線４５と貫通ビア２３に電気的に接続される。
【００３８】
外部との接続をとるための第１接続端子７３が半導体基板１０の第１面１１上に提供される。第１接続端子７３は導電性バンプ（ｃｏｎｄｕｃｔｉｖｅ ｂｕｍｐ）、はんだボール（ｓｏｌｄｅｒ ｂａｌｌ）、導電性スペーサ（ｃｏｎｄｕｃｔｉｖｅ ｓｐａｃｅｒ）、ＰＧＡ（ｐｉｎ ｇｒｉｄ ａｒｒａｙ）、およびこれらの組合せからなる群から選択された一つである。第１接続端子７３はチップパッド７１に接続される。
【００３９】
図４および図５を参照して図１に示す本発明の一実施形態に係る半導体装置の変形例について説明する。図４および図５は本発明の一実施形態に係る半導体装置の変形例の断面図である。図１と実質的に同一の構成要素に対しては同一の符号を使用し、重複する説明は省略する。
【００４０】
図４を参照すると、第１絶縁膜３５の側壁３６はビアホール絶縁膜２２上に位置。第１絶縁膜３５が半導体基板１０の第２面１２によって露出する貫通ビア２３の一面の全体を露出せず、ビアホール絶縁膜２２と半導体基板１０の界面を覆うように形成すると、第１絶縁膜３５の形成過程で貫通ビア２３上の第１絶縁膜３５を除去する際、半導体基板１０とビアホール絶縁膜２２の界面のビアホール絶縁膜２２が除去されず、これによって半導体基板１０と貫通電極２０が短絡することを防止することができる。
【００４１】
図５を参照すると、第１絶縁膜３５によって露出した導電性接続部２６の上部面２８はビアホール絶縁膜２２および障壁膜２４の上部面より低く形成される。半導体基板１０の第２面１２にトレンチ１０３を形成する際、導電性接続部２６の上部面２８上の障壁膜２４が除去され、導電性接続部２６の上部面２８が若干エッチングされ得る。
【００４２】
図６を参照して本発明の他の実施形態に係る半導体装置について説明する。図６は、本発明の他の実施形態に係る半導体装置の断面図である。図１と実質的に同一の構成要素に対しては同一の符号を付し、重複する説明は省略する。
【００４３】
図６を参照すると、本発明の他の実施形態に係る半導体装置２の貫通ビア２３は隣接する半導体基板１０の第２面１２から突出した突出部２７を有する導電性接続部２６を有する。すなわち、導電性接続部２６の上部面２８は隣接する半導体基板１０の第２面１２（詳細には、半導体基板１０の第２面１２の最下部）より高い。
【００４４】
本実施形態においては、導電性接続部２６の突出部２７の上部面２８は再配線４５の上部面４６より低く配置されることができる。また、本実施形態においては、ビアホール絶縁膜２２の延長部２１は第２面１２の最下面より高くなるように上に延びることができる。第１絶縁膜３５はビアホール絶縁膜２２の延長部２１の側壁を覆うことがある。
【００４５】
第１絶縁膜３５は、貫通ビア２３の突出部２７の側壁および半導体基板１０の第２面１２から露出した上部面の一部領域上に設けられる。第１絶縁膜３５の側壁３６はビアホール１６の内側壁１７と離隔しており、貫通ビア２３上に位置する。例えば、第１絶縁膜３５の側壁３６は導電性接続部２６上に位置することができる。
【００４６】
半導体装置２で突出部２７の導電性接続部２６は再配線４５の一部として利用される。ここで導電性接続部２６と再配線４５が同一金属で形成される場合、導電性接続部２６を形成する金属は半導体装置２を製造する工程の中の熱処理工程を経る。これによって導電性接続部２６を形成する金属の抵抗が再配線４５を形成する金属の抵抗より小さいこともある。したがって貫通ビア２３が隣接する半導体基板１０の第２面１２から突出する場合、さらに小さい抵抗を有する再配線４５を実現することが可能である。なお、導電性接続部２６と再配線４５は異なる金属からなることも可能である。
【００４７】
また貫通ビア２３が突出部２７を有するように形成すると、貫通ビア２３上の第１絶縁膜３５を除去するための写真エッチング工程時に導電性接続部２６の上部面２８が隣接する半導体基板１０の第２面１２から突出して位置するため、露光工程のフォーカスマージンを増大させる。第１絶縁膜３５は半導体基板１０の第２面１２より高い位置で障壁膜２４とビアホール絶縁膜２２の上部に延びる隆起部（ｒｉｄｇｅ）２９を有し得る。
【００４８】
図７を参照して図６に示す本発明の他の実施形態による半導体装置の変形例について説明する。図７は、本発明の他の実施形態による半導体装置の変形例の断面図である。図６と実質的に同一の構成要素に対しては同一の符号を使用し、重複する説明は省略する。
【００４９】
図７を参照すると、貫通ビア２３は半導体基板１０の第１面１１から第２面１２に向かうほど幅が広くなる先細り形状を有する。貫通ビア２３が第２面１２で広い幅を有することにより再配線４５とのコンタクト抵抗を小さくすることができる。一方、貫通ビア２３が、半導体基板１０の第１面１１では半導体基板１０の第２面１２より狭い幅を有することによって活性領域の面積が減少することを防止することができる。
【００５０】
ここで、本実施形態においては、貫通ビア２３は図３０に示すような先細り形状（ｔａｐｅｒｅｄ）に形成されこともできる。すなわち、貫通ビア２３の直径を半導体基板１０の第１面１１から第２面１２にいくに従い段階的に増大させてもよい。すなわち、貫通ビア２３は図３０に示すように階段状に先細りに形成され得る。
【００５１】
また、本実施形態においては、貫通ビア２３は図３１に示すようにその側壁上に段差部３９を有することができる。このような実施形態により、再配線４５と導電性接続部２６との接触面積を増大させることができるため、貫通ビア２３と再配線４５のコンタクト抵抗を小さくすることができる。
【００５２】
図３１に示す実施形態は当業者に知らされている一般の製造方法により製造することが可能である。すなわち、例えば、先ず、ビアホール１６を形成し、ビアホール１６の上部に第１接続トレンチ１０９を形成することによって段差部３９を形成することができる。また、第１接続トレンチ１０９を先に形成し、ビアホール１６を後に形成することもできる。第１接続トレンチ１０９の幅（ｗ７）はビアホール１６の幅ｗ１より大きくすることができる。また、選択的に、ビアホール１６の下部に第２接続トレンチ１１１を形成することもできる。
【００５３】
一方、図７においては図６の変形例として貫通ビア２３が先細り形状を有する場合を示しているが、先細り形状を有する貫通ビア２３は本明細書で開示する他の半導体装置にも適用することができる。
【００５４】
図８および図９を参照して本発明のさらに他の実施形態に係る半導体装置について説明する。図８は、本発明のさらに他の実施形態に係る半導体装置の断面図である。図９は、図８に示す半導体装置の平面図の一部である。図８は、図９に示すＩ−Ｉ’線に沿って切断した断面を示す。図１と実質に同一の構成要素に対しては同一の符号を付し、重複する説明は省略する。
【００５５】
図８および図９を参照すると、貫通ビア２３上に形成されて貫通ビア２３を露出するトレンチ１０５の幅ｗ４はビアホール１６の幅ｗ１より小さくすることができる。すなわち、ビアホール絶縁膜２２の上部面の一部は半導体基板１０の第２面１２により露出されないことがある。第１絶縁膜３５はトレンチ１０５の内側壁にのみ位置することもでき、貫通ビア２３の上部面の一部領域まで延びることもできる。例えば、第１絶縁膜３５の側壁３６は導電性接続部２６上に位置することができる。本発明に係る実施形態によっては、第１絶縁膜３５はビアホール絶縁膜２２の一部に沿って垂直方向に延びることができる。また、第１絶縁膜３５は障壁膜２４の上面を覆うことがある。
【００５６】
再配線４５は貫通ビア２３と重複する第１サブ再配線４７および貫通ビア２３と重複しない第２サブ再配線４８とを含み得る。ここで、第１サブ再配線４７および第２サブ再配線４８は互いに異なる厚さを有する。例えば、第２サブ再配線４８の厚さｄ２が第１サブ再配線４７の厚さｄ１より厚いこともある。本発明に係る実施形態によっては、第１サブ再配線４７の幅はビアホール１６の幅ｗ１より小さいこともある。
【００５７】
図１０〜図１４および図１を参照して本発明の一実施形態に係る半導体装置の製造方法について説明する。図１０〜図１４は、本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。図１０〜図１４は、説明の便宜のために図１に示すＡ部分を拡大して図示する。図１と実質的に同一の構成要素に対しては同一の符号を付し、重複する説明は省略する。
【００５８】
図１０を参照すると、半導体基板１０の第１面１１から当初の第２面１２’に向かって延びたビアホール１６を充填する貫通電極２０が形成される。貫通電極２０は当初の第２面１２’上に露出しないように形成される。ビアホール１６によって露出した半導体基板１０と貫通電極２０との間にビアホール絶縁膜２２が形成される。貫通電極２０を形成することはビアホール絶縁膜２２上に障壁膜２４および導電性接続部２６を順次に形成することを含み得る。ビアホール１６および貫通電極２０は、半導体基板１０に集積回路１３および内部配線層（図１の５０）を形成する過程で形成され得る。具体的には、例えば、まずビアホール１６を半導体基板１０に形成する。そして、ビアホール絶縁膜２２をビアホール１６内部に形成する。また、ビアホール１６内部に導電性物質を注入してこれを平坦化して導電性接続部２６が半導体基板１０の第１面１１に延びるように形成することができる。
【００５９】
導電性接続部２６は、銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、インジウム（Ｉｎ）またはポリシリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）の少なくともいずれかを含み得る。導電性接続部２６が銅（Ｃｕ）で形成される場合は、メッキ法により形成される。メッキ法は障壁膜２４上にシード膜（図示せず）を形成することを含む。導電性接続部２６がタングステン（Ｗ）、アルミニウム（Ａｌ）またはポリシリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）で形成される場合は、物理気相蒸着法（Ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）または化学気相蒸着法（Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により形成される。
【００６０】
半導体基板１０の当初の第２面１２’上に第１フォトレジストパターン１０１が形成される。第１フォトレジストパターン１０１は再配線（図１の４５）が形成されない領域に対応して形成される。半導体基板１０の当初の第２面１２’上に第１フォトレジストパターン１０１が形成される前に、選択的に、先に半導体基板１０の初期の第２面１２’を平坦化することもできる。
【００６１】
図１１を参照すると、第１フォトレジストパターン１０１をエッチングマスクとして利用し、第１フォトレジストパターン１０１を通じて露出した半導体基板１０の領域を除去して半導体基板１０の当初の第２面１２’にトレンチ１０３を形成する。エッチング工程は乾式エッチング工程を含む。エッチング工程は導電性接続部２６の一面が露出するまで行われる。トレンチ１０３内の半導体基板１０の第２面１２は露出した導電性接続部２６の一面と同一高さであり得る。または露出した導電性接続部２６の一面の高さはトレンチ１０３内の半導体基板１０の第２面１２の高さより低くする場合もある。エッチング工程を行った後に第１フォトレジストパターン１０１は除去される。
【００６２】
図１２を参照すると、トレンチ１０３が形成された半導体基板１０の第２面１２上に第１絶縁膜３５が形成される。第１絶縁膜３５は物理気相蒸着法または化学気相蒸着法を利用して形成される。第１絶縁膜３５は半導体基板１０の第２面１２に沿ってコンフォーマルに形成され得る。第１絶縁膜３５上に第２フォトレジストパターン１１０が形成される。第２フォトレジストパターン１１０は除去されない第１絶縁膜３５の領域に対応して形成され、第２フォトレジストパターン１１０を通じて露出した第１絶縁膜３５の一定領域３５ａは除去される。除去される第１絶縁膜３５の一定領域３５ａの幅ｗ５がビアホール１６の幅ｗ１および導電性接続部２６の幅ｗ３より小さいように第２フォトレジストパターン１１０が形成され得る。
【００６３】
図１３を参照すると、第２フォトレジストパターン１１０をエッチングマスクとして利用して第２フォトレジストパターン１１０を通じて露出した第１絶縁膜３５の領域３５ａをエッチングする。エッチング工程は湿式エッチング工程または乾式エッチング工程を含む。第１絶縁膜３５を通じて露出した貫通ビア２３の一面の領域の幅ｗ２はビアホール１６の幅ｗ１および導電性接続部２６の幅ｗ３より小さくし得る。第１絶縁膜３５は半導体基板１０の第２面１２において露出する貫通ビア２３の一面の一部、例えばエッジ部を覆う。すなわち、第１絶縁膜３５の一部は貫通ビア２３の一部領域、例えば導電性接続部２６の一部領域と重複する。第１絶縁膜３５の一側壁３６はビアホール１６の内側壁１７と離隔して位置し、導電性接続部２６上に位置する。
【００６４】
第１絶縁膜３５の一側壁３６が導電性接続部２６上に位置するように形成されると、貫通ビア２３上の第１絶縁膜３５除去の際にビアホール絶縁膜２２および障壁膜２４が露出されないため、ビアホール絶縁膜２２および障壁膜２４の損傷を防止することができる。その結果、ビアホール絶縁膜２２および障壁膜２４の損傷によって導電性接続部２６を形成する物質が基板１０に浸透することを防止することができ、半導体装置１の特性の低下を防止することができる。また貫通ビア２３上の第１絶縁膜３５除去の際にビアホール絶縁膜２２の損傷を防止することによって、その後のトレンチ１０３内に再配線４５を形成する際に再配線４５を形成する物質が、ビアホール絶縁膜２２が除去された領域に浸透することを防止できる。そして、これによって基板１０と貫通電極２０とが短絡することを防止することができる。
【００６５】
図１４を参照すると、第１絶縁膜３５上に再配線形成用導電膜４０が形成される。再配線形成用導電膜４０が銅（Ｃｕ）で形成される場合は、再配線形成用導電膜４０はメッキ法を利用して形成され得る。メッキ法は第１絶縁膜３５上にシード膜（図示せず）を形成することを含む。再配線形成用導電膜４０がタングステン（Ｗ）、アルミニウム（Ａｌ）またはポリシリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）で形成される場合は、再配線形成用導電膜４０は物理気相蒸着法または化学気相蒸着法を利用して形成される。
【００６６】
図１を参照すると、平坦化工程により半導体基板１０の当初の第２面１２’上に形成された第１絶縁膜３５が露出される。例えば、平坦化工程は再配線形成用導電膜４０を除去できる化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程である。平坦化工程は半導体基板１０の初期の第２面１２’上に形成された第１絶縁膜３５を平坦化停止膜として利用することができる。すなわち、再配線４５はダマシン法により形成され得る。再配線４５の上部面４６は半導体基板１０の当初の第２面１２’上に形成された第１絶縁膜３５の最上部面と同一高さに位置するかまたはそれより低い高さに位置する。再配線４５が半導体基板１０の第２面１２に形成されたトレンチ１０３内に埋め込まれることによって再配線４５が形成された半導体装置１の一面が平坦化され、半導体装置１の高さを低くすることができる。
【００６７】
図１５〜図１７および図６を参照して本発明の他の実施形態に係る半導体装置の製造方法について説明する。図１５〜図１７は、本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。図１５〜図１７は、説明の便宜のため、図６に示すＢ部分を拡大して図示する。図６と実質的に同一の構成要素に対しては同一の符号を使用し、重複する説明は省略する。以下では図１０〜図１４と異なる工程を中心に説明する。
【００６８】
図１５を参照すると、図１０で説明した方法のように半導体基板１０に貫通ビア２３が形成され、半導体基板１０の当初の第２面１２’上に第１フォトレジストパターン１０１が形成される。続いて図１１で説明した方法のように第１フォトレジストパターン１０１をエッチングマスクとして利用して第１フォトレジストパターン１０１によって露出した半導体基板１０の領域を除去してトレンチ１０４を形成する。ここで導電性接続部２６の一面、すなわち上部面２８が露出することにおいてオープンマージン（ｏｐｅｎ ｍａｒｇｉｎ）を十分に確保するため、半導体基板１０の一定領域がオーバーエッチング（ｏｖｅｒ ｅｔｃｈｉｎｇ）され得る。その結果、貫通ビア２３は隣接する半導体基板１０の第２面１２から突出した突出部（図６の２７）を有し得る。
【００６９】
図１６を参照すると、トレンチ１０４が形成された半導体基板１０の第２面１２上に第１絶縁膜３５が形成される。第１絶縁膜３５は物理気相蒸着法または化学気相蒸着法を利用して形成される。第１絶縁膜３５は半導体基板１０の第２面１２に沿ってコンフォーマルに形成され得る。第１絶縁膜３５上に第２フォトレジストパターン１１０が形成される。第２フォトレジストパターン１１０は除去されない第１絶縁膜３５の領域に対応して形成され、第２フォトレジストパターン１１０を通じて露出した第１絶縁膜３５の領域３５ａは除去される。除去される第１絶縁膜３５の領域３５ａの幅ｗ５がビアホール１６の幅ｗ１および導電性接続部２６の幅ｗ３より小さいように第２フォトレジストパターン１１０が形成され得る。
【００７０】
図１７を参照すると、第２フォトレジストパターン１１０をエッチングマスクとして利用して第２フォトレジストパターン１１０を通じて露出した第１絶縁膜３５の領域３５ａをエッチングする。エッチング工程は湿式エッチング工程または乾式エッチング工程を含む。第１絶縁膜３５を通じて露出した貫通ビア２３の一面の領域の幅ｗ２はビアホール１６の幅ｗ１および導電性接続部２６の幅ｗ３より小さくし得る。第１絶縁膜３５は半導体基板１０の第２面１２により露出する貫通ビア２３の突出部（図６の２７）の側壁および上部面の一部領域を覆う。すなわち、第１絶縁膜３５の一部は貫通ビア２３の一部領域、例えば導電性接続部２６の一部領域と重複する。第１絶縁膜３５の一側壁３６はビアホール１６の内側壁１７と離隔して位置し、導電性接続部２６上に位置する。
【００７１】
図６を参照すると、図１４で説明した方法のように第１絶縁膜３５上に再配線形成用導電膜４０を形成し、平坦化工程により半導体基板１０の初期の第２面１２’上に形成された第１絶縁膜３５が露出される。例えば、平坦化工程は再配線形成用導電膜４０を除去できる化学的機械的研磨工程である。平坦化工程は半導体基板１０の初期の第２面１２’上に形成された第１絶縁膜３５を平坦化停止膜として利用することができる。
【００７２】
図１８〜図２１および図８を参照して本発明のまた他の実施形態による半導体装置の製造方法について説明する。図１８〜図２１は、本発明のさらに他の実施形態による半導体装置の製造方法を説明するための断面図である。図１８〜図２１は、説明の便宜のために図８のＣ部分を拡大して図示する。図８と実質的に同一の構成要素に対しては同一の符号を付し、重複する説明は省略する。以下では図１０〜図１４と異なる工程を中心に説明する。
【００７３】
図１８を参照すると、図１０で説明した方法のように半導体基板１０に貫通ビア２３が形成され、半導体基板１０の当初の第２面１２’上に第３フォトレジストパターン１２１が形成される。第３フォトレジストパターン１２１は再配線（図７の４７，４８）が形成されない領域に対応して形成される。貫通ビア２３上で第３フォトレジストパターン１２１によって露出する領域の幅（ｗ６）はビアホール１６の幅ｗ１より小さくすることができる。
【００７４】
図１９を参照すると、第３フォトレジストパターン１２１をエッチングマスクとして利用して第３フォトレジストパターン１２１を通じて露出した半導体基板１０の領域を除去して半導体基板１０の当初の第２面１２’にトレンチ１０５，１０６を形成する。エッチング工程は貫通ビア２３が形成された領域上では導電性接続部２６の上部面２８が露出するまで行われ、貫通ビア２３が形成されない領域上ではさらに深い深さまでエッチングが行われる。その結果、貫通ビア２３が形成された領域に対応して形成される第１サブトレンチ１０５と貫通ビア２３が形成されない領域に対応して形成される第２サブトレンチ１０６の深さが互いに異なることがある。例えば、第２サブトレンチ１０６の深さが第１サブトレンチ１０５の深さより深いことがある。一方、第１サブトレンチ１０５の幅ｗ６はビアホール１６の幅ｗ１より小さい。エッチング工程を行った後に第３フォトレジストパターン１２１は除去され得る。
【００７５】
図２０を参照すると、トレンチ１０５、１０６が形成された半導体基板１０の第２面１２上に第１絶縁膜３５が形成される。第１絶縁膜３５は物理気相蒸着法または化学気相蒸着法を利用して形成される。第１絶縁膜３５は半導体基板１０の第２面１２に沿ってコンフォーマルに形成される。第１絶縁膜３５上に第２フォトレジストパターン１１０が形成される。第２フォトレジストパターン１１０は除去されない第１絶縁膜３５の領域に対応して形成され、第２フォトレジストパターン１１０を通じて露出した第１絶縁膜３５の領域３５ａは除去される。除去される第１絶縁膜３５の一定領域３５ａの幅ｗ５がビアホール１６の幅ｗ１および導電性接続部２６の幅ｗ３より小さいように第２フォトレジストパターン１１０が形成され得る。
【００７６】
図２１を参照すると、第２フォトレジストパターン１１０をエッチングマスクとして利用して第２フォトレジストパターン１１０を通じて露出した第１絶縁膜３５の領域３５ａをエッチングする。エッチング工程は湿式エッチング工程または乾式エッチング工程を含む。第１絶縁膜３５を通じて露出した貫通ビア２３の一面の領域の幅ｗ２はビアホール１６の幅ｗ１および導電性接続部２６の幅ｗ３より小さくすることができる。第１絶縁膜３５のエッチング工程時、ビアホール絶縁膜２２の上部面の一部は半導体基板１０の第２面１２において露出されないため、第１絶縁膜３５エッチング工程の際に半導体基板１０とビアホール絶縁膜２２の界面でビアホール絶縁膜２２のエッチングを防止することができる。第１絶縁膜３５の一部は貫通ビア２３の一部領域、例えば導電性接続部２６の一部領域と重複する。第１絶縁膜３５の一側壁３６はビアホール１６の内側壁１７と離隔して位置し、導電性接続部２６上に位置し得る。
【００７７】
図８を参照すると、図１４で説明した方法のように第１絶縁膜３５上に再配線形成用導電膜４０を形成し、平坦化工程により半導体基板１０の当初の第２面１２’上に形成された第１絶縁膜３５が露出される。例えば、平坦化工程は再配線形成用導電膜４０を除去できる化学的機械的研磨工程である。平坦化工程は半導体基板１０の当初の第２面１２’上に形成された第１絶縁膜３５を平坦化停止膜として利用することができる。
【００７８】
図１〜図９を参照して説明した実施形態はインターポーザにも適用することができる。この場合、図１〜図９で説明した集積回路１３は形成されないことがある。
【００７９】
図２２および図２３を参照して本発明の一実施形態に係るインターポーザおよび本発明の一実施形態に係るインターポーザを利用する本発明の一実施形態に係る半導体パッケージについて説明する。図２２は、図６に示す本発明の他の実施形態を利用するインターポーザの断面図である。図２３は、図２２に示すインターポーザを利用する半導体パッケージの断面図である。一方、図２２および図２３では図６に示す半導体装置を利用するインターポーザを図示するが、図１〜図９に示す半導体装置を利用することもできる。
【００８０】
図２２を参照すると、インターポーザ４の半導体基板１０はシリコンまたはガラス基板であり得る。第２接続端子７６が半導体基板１０の第１面１１に形成される。第２接続端子７６は貫通電極２０と電気的に接続される。第２接続端子７６は導電性バンプ（ｃｏｎｄｕｃｔｉｖｅ ｂｕｍｐ）、はんだボール（ｓｏｌｄｅｒ ｂａｌｌ）、導電性スペーサ（ｃｏｎｄｕｃｔｉｖｅ ｓｐａｃｅｒ）、ＰＧＡ（ｐｉｎ ｇｒｉｄ ａｒｒａｙ）およびこれらの組合せからなる群から選択された一つである。
【００８１】
図２３を参照すると、図２２のインターポーザ４はパッケージ基板２００に実装される。パッケージ基板２００はその内部に回路パターン２０４が形成された軟性印刷回路基板（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、硬性印刷回路基板（ｒｉｇｉｄ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、またはこれらの組合せにより形成される。回路パターン２０４は外部に露出したボンディングパッド２０２またはボールパッド２０６と接続することができる。
【００８２】
インターポーザ４は、導電性接続部２６に接続された第２接続端子７６を介してボンディングパッド２０２と電気的に接続され、パッケージ基板２００の回路パターン２０４を介して外部接続端子２０８と接続される。
【００８３】
インターポーザ４上に他の半導体装置３００が積層される。他の半導体装置３００は第３接続端子８３を介してインターポーザ４の再配線４５と電気的に接続される。例えば、他の半導体装置３００は半導体チップであり、第３接続端子８３はフリップチップバンプ（ｆｌｉｐ−ｃｈｉｐ ｂｕｍｐ）である。複数の第３接続端子８３および貫通電極２０が形成される場合、第３接続端子８３の間の間隔は貫通電極２０の間の間隔より小さいこともある。第３接続端子８３の間の間隔が小さいため、他の半導体装置３００をパッケージ基板２００のボンディングパッド２０２に直接接続することができない場合、半導体装置３００とパッケージ基板２００との間に再配線４５を含むインターポーザ４を配置することができる。
【００８４】
図２４を参照して本発明の他の実施形態による半導体パッケージについて説明する。図２４は、本発明の他の実施形態による半導体パッケージを示す断面図である。図１〜図９を参照して説明した実施形態は半導体パッケージの第１半導体チップ４００に適用することができる。図２４は、第１半導体チップ４００である、図６に示す半導体装置を利用する場合を図示する。
【００８５】
図２４を参照すると、第１半導体チップ４００上に第２半導体チップ５００が積層される。第２半導体チップ５００は第１半導体チップ４００と異種の半導体チップであり得る。例えば、第１半導体チップ４００はロジック回路を含み、第２半導体チップ５００はメモリ回路を含み得る。第２半導体チップ５００は第１半導体チップ４００の動作を補助するための高性能メモリチップであり得る。
【００８６】
第１半導体チップ４００は、その第１面１１がパッケージ基板２００と対向するようにパッケージ基板２００に実装される。第１半導体チップ４００はその第１面１１上に第１接続端子７３を含み得る。第１接続端子７３は貫通電極２０と接続され、集積回路１３と接続される。集積回路１３は第１接続端子７３を介してパッケージ基板２００と直接接続される。集積回路１３は貫通電極２０および再配線４５を介して第２半導体チップ５００と接続される。
【００８７】
第２半導体チップ５００は、その一面に形成された第３接続端子８３を介して第１半導体チップ４００と接続される。第３接続端子８３と貫通電極２０は再配線４５を介して接続される。第２半導体チップ５００は第３接続端子、再配線４５、貫通電極２０および第１接続端子７３を介してパッケージ基板２００と接続される。
【００８８】
図示していないが、本発明に係る実施形態のいずれかにおいては、一以上の半導体チップ（図示せず）が第２貫通ビア８７を介して第２半導体チップ５００と電気的に接続され、第２半導体チップ５００上に積層され得る。
【００８９】
図２５および２６は、本発明の実施形態に係る半導体パッケージの製造方法について説明するための図である。
【００９０】
図２５を参照すると、図１〜図２２に示す半導体装置製造方法により得られた半導体装置が形成されている半導体ウェハ１００が示されている。ここでは、半導体ウェハ１００が複数枚積層されている。半導体ウェハ１００を複数枚積層し、半導体素子の切断領域に沿って複数の半導体ウェハ１００を切断することによって個別半導体パッケージに分離される。切断はカッター１２０またはレーザを利用して行うことができる。
【００９１】
これとは異なり、図２６に示すように、半導体ウェハ１００上に個別半導体素子（１００ａ、１００ｂ、…）を積層して半導体パッケージを形成することができる。または、半導体素子切断領域に沿って切断して個別半導体素子（１００ａ、１００ｂ、…）に分離した後、複数の半導体素子（１００ａ、１００ｂ、…）を積層することによって半導体パッケージが形成される。
【００９２】
図２７は、本発明の一実施形態に係る半導体装置が適用されるメモリカード８００を示す概略図である。図２７を参照すると、メモリカード８００はハウジング８１０内に制御器８２０とメモリ８３０とを含む。制御器８２０とメモリ８３０とは電気的な信号を交換することができる。例えば、制御器８２０の命令に応じてメモリ８３０と制御器８２０はデータのやりとりをすることができる。これに伴い、メモリカード８００はメモリ８３０にデータを保存するかまたはメモリ８３０からデータを外部に出力することができる。
【００９３】
制御器８２０またはメモリ８３０は、本発明の実施形態に係る半導体素子または半導体パッケージのうち少なくとも一つのを含み得る。例えば、制御器８２０はシステムインパッケージを含み、メモリ８３０はマルチチップパッケージを含む。または制御器８２０および／またはメモリ８３０がスタックパッケージとして提供される。このようなメモリカード８００は多様な携帯用機器のデータ保存媒体として利用される。例えば、カード８００はマルチメディアカード（ｍｕｌｔｉ ｍｅｄｉａ ｃａｒｄ、ＭＭＣ）または保安デジタル（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ、ＳＤ）カードを含み得る。
【００９４】
図２８は、本発明の一実施形態に係る半導体装置が適用される電子システム９００を示すブロック図である。電子システム９００は本発明の実施形態に係る半導体素子または半導体パッケージを少なくとも一つ含み得る。電子システム９００はモバイル機器やコンピュータを含み得る。例えば、電子システム９００はメモリシステム９１２、プロセッサ９１４、ＲＡＭ９１６、およびユーザーインターフェース９１８を含み、これらはバス（Ｂｕｓ）９２０を利用して互いにデータ通信をすることができる。プロセッサ９１４は、プログラムを実行して電子システム９００を制御する役割を果たす。ＲＡＭ９１６は、プロセッサ９１４の動作メモリとして使用される。例えば、プロセッサ９１４およびラム９１６は各々本発明の実施形態による半導体素子または半導体パッケージを含む。プロセッサ９１４とＲＡＭ９１６は一つのパッケージに含まれることができる。ユーザーインターフェース９１８は電子システム９００にデータを入力または出力するために利用される。メモリシステム９１２は、プロセッサ９１４の動作のためのコード、プロセッサ９１４により処理されたデータまたは外部から入力されたデータを保存することができる。メモリシステム９１２は、制御部およびメモリを含むことができ、図２５のメモリカード８００と実質に同一の構成とすることができる。
【００９５】
電子システム９００は、多様な電子機器の電子制御装置に適用することができる。図２９は、電子システム（図２８の９００）が携帯電話１０００に適用された例を図示する。その他、電子システム（図２８の９００）は携帯用ノートブック、ＭＰ３プレーヤ、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）、ＳＳＤ（Ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ）、自動車または家電製品（Ｈｏｕｓｅｈｏｌｄ ａｐｐｌｉａｎｃｅｓ）に適用することができる。
【００９６】
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができるであろう。したがって、上述した実施形態はすべて例示的なものであり、限定的なものではないものとして理解しなければならない。
【符号の説明】
【００９７】
１０ 半導体基板、
１３ 集積回路、
１６ ビアホール、
２０ 貫通電極、
２３ 貫通ビア、
３５ 第１絶縁膜、
４５ 再配線、
５０ 内部配線層、
６０ 第２絶縁膜、
７１ チップパッド、
７３、７６、８３ 接続端子、
２００ パッケージ基板、
４００、５００ 半導体チップ、
２０８ 外部接続端子。
【技術分野】
【０００１】
本発明は、半導体装置、その製造方法、および半導体装置を含む半導体パッケージに関する。
【背景技術】
【０００２】
電子産業は軽量化、小型化、高速化、多機能化、および高性能化した製品を低価額で製造することが重要な目標となっている。このような目標を達成するためにマルチチップ積層パッケージ（ｍｕｌｔｉ−ｃｈｉｐ ｓｔａｃｋｅｄ ｐａｃｋａｇｅ）技術またはシステムインパッケージ（ＳＩＰ、Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）技術が使用されている。マルチチップ積層パッケージ技術およびシステムインパッケージ技術は基板貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ ｖｉａ）を使用する。
【０００３】
マルチチップ積層パッケージおよびシステムインパッケージは、複数の半導体素子の機能を一つの半導体パッケージで行うことができる。マルチチップ積層パッケージおよびシステムインパッケージは、通常の単一チップパッケージに比べ、厚くなることもあるが、平面的には単一チップパッケージとサイズがほぼ同一であるため、主に携帯電話機、ノートブックコンピュータ、メモリカード、携帯用ビデオカメラのような高機能かつ小型または携帯性が要求される製品に使用される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２６００７９
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、再配線パターンを半導体基板内に埋め込むことにより半導体装置の特性の低下を防止するとともに、半導体基板と貫通電極の短絡を防止することができる半導体装置、その製造方法、および半導体装置を含む半導体パッケージを提供することにある。
【０００６】
本発明の目的は、以上で言及した課題に制限されず、言及されていないまた他の課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００７】
前記課題は、以下の手段により解決される。
【０００８】
（１）第１面と、前記第１面と対向してトレンチが形成された第２面とを有する基板と、前記基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる貫通ビアと、前記第２面上に形成されて前記貫通ビアの一部領域を露出する開口部を有する絶縁膜と、前記トレンチ内に埋め込まれ、前記貫通ビアと電気的に接続される再配線と、を有し、前記絶縁膜は前記導電性接続部の一部領域と重複する半導体装置。
【０００９】
（２）第１面と、前記第１面と対向してトレンチが形成された第２面とを有する基板と、前記基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜および導電性接続部を有してなる貫通ビアと、前記第２面上に形成され、前記貫通ビアの一部領域を露出する開口部を有する絶縁膜と、前記トレンチ内に埋め込まれ、前記貫通ビアと電気的に接続される再配線と、を有し、前記絶縁膜は、前記基板の第２面と前記ビアホール絶縁膜の上面との境界を覆うように形成される半導体装置。
【００１０】
（３）パッケージ基板、および前記パッケージ基板上の第１半導体装置を含み、前記第１半導体装置は、第１面、および前記第１面と対向してトレンチが形成された第２面とを有する半導体基板と、前記半導体基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる第１貫通ビアと、前記第２面上に形成され、前記第１貫通ビアの一部領域を露出する開口部を有する絶縁膜と、前記トレンチ内に埋め込まれ、前記第１貫通ビアと電気的に接続される再配線と、を有し、前記絶縁膜は、前記半導体基板の第２面と前記ビアホール絶縁膜の上面の境界を覆うように形成される半導体パッケージ。
【００１１】
（４）半導体基板にビアホールを形成する段階と、前記ビアホール内部にビアホール絶縁膜を形成する段階と、前記ビアホール内部の前記ビアホール絶縁膜上に導電性接続部を形成して前記半導体基板の第１面に延びる貫通ビアを形成する段階と、前記半導体基板の第１面と対向する第２面に前記ビアホールと接続されるトレンチを形成する段階と、前記トレンチと前記第２面上に絶縁膜を形成する段階と、前記絶縁膜の一定領域を除去して前記導電性接続部の一部が露出する開口部を形成する段階と、を有する半導体装置の製造方法。
【発明の効果】
【００１２】
再配線パターンを半導体基板内に埋め込むことにより半導体装置の特性の低下を防止するとともに、半導体基板と貫通電極の短絡を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態に係る半導体装置の断面図である。
【図２】図１に示すａ領域を拡大して図示する図である。
【図３】本発明の一実施形態に係る半導体装置で貫通ビアが形成された領域を中心に切断した断面斜視図である。
【図４】本発明の一実施形態に係る半導体装置の変形例の断面図である。
【図５】本発明の一実施形態に係る半導体装置の変形例の断面図である。
【図６】本発明の他の実施形態に係る半導体装置の断面図である。
【図７】本発明の他の実施形態に係る半導体装置の変形例の断面図である。
【図８】本発明のさらに他の実施形態に係る半導体装置の断面図である。
【図９】図８に示す半導体装置の平面図の一部である。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１２】本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１４】本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１５】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１６】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１７】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１８】本発明のさらに他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１９】本発明のさらに他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２０】本発明のさらに他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２１】本発明のさらに他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２２】図６に示す本発明に係る一実施形態を利用するインターポーザの断面図である。
【図２３】図２２に示すインターポーザを利用する半導体パッケージの断面図である。
【図２４】本発明の他の実施形態に係る半導体パッケージを図示する断面図である。
【図２５】本発明の実施形態に係る半導体パッケージの製造方法を説明するための図である。
【図２６】本発明の実施形態に係る半導体パッケージの製造方法を説明するための図である。
【図２７】本発明の一実施形態に係る半導体装置が適用されるメモリカードを示す概略図である。
【図２８】本発明の一実施形態に係る半導体装置が適用される電子システムを示すブロック図である。
【図２９】図２８に示す電子システムが携帯電話に適用される例を図示する。
【図３０】本発明のさらに他の実施形態に係る半導体装置の断面図である。
【図３１】本発明のさらに他の実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
本発明の有利な点、特徴、および、これらを達成するための具体的手段は、添付する図面とともに、以下説明する実施形態により明確になる。しかし、本発明の範囲は、以下に開示される実施形態に限定されず、相異なる多様な形態も含まれる。したがって、以下説明する実施形態は単に、本発明の開示を十分たるものとし、当業者に本発明を理解させるために提供するものである。すなわち、本発明の範囲は、請求項に記載された発明によって定められる。なお、実施形態によっては、該実施形態に関する公知の工程、段階、構造及び技術についての説明は、本発明の範囲が不明確となるのを避けるために、省略する場合がある。
【００１５】
一の素子（ｅｌｅｍｅｎｔｓ）が、他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」と記載されるときは、他の素子と直接接続またはカップリングされた場合、あるいは間に他の素子を介在させた場合の両方を含む。これに対し、一つの素子が異なる素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と記載されるときは、間に他の素子が介在しないことを示す。本明細書において、同一の参照符号は、同一の構成要素を意味する。「および／または」との記載は、言及されたものの各々およびその一つ以上のすべての組合せを含む。
【００１６】
たとえ第１、第２等の用語が素子、構成要素、領域、配線、層およびセクションについて使用されても、当然のことながらこれらの素子、構成要素、および／またはセクションはこれらの用語によって制限されない。これらの用語は単に一つの素子、構成要素、またはセクションを他の素子、構成要素、またはセクションと区別するために使用するものである。したがって、以下で言及される第１素子、第１構成要素、または第１セクションはで第２素子、第２構成要素、または第２セクションであってもよい。
【００１７】
本明細書で使用された用語は、実施形態を説明するためであり、本発明の範囲を限定するものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される「有する（ｃｏｍｐｒｉｓｅｓ）」および／または「有している（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した構成要素、段階、動作、および／または素子は、一つ以上の他の構成要素、段階、動作、および／または素子の存在または追加を排除しない。また、他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に通常理解され得る意味において使用されるものである。また、一般的に使用される用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。
【００１８】
以下、図１〜図３を参照して本発明の一実施形態に係る半導体装置について説明する。図１は、本発明の一実施形態による半導体装置の断面図である。図２は、図１に示すａ領域を拡大して示す図である。図３は、本発明の一実施形態による半導体装置であって貫通ビアが形成された領域を中心に切断した断面斜視図である。
【００１９】
図１を参照すると、本実施形態に係る半導体装置は半導体基板１０を有する。例えば、半導体基板１０はシリコン基板とすることができる。半導体基板１０は、ガリウム−ヒ素（ＧａＡｓ）基板または炭化ケイ素（ＳｉＣ）基板であってもよい。半導体基板１０は第１面１１および第１面１１と対向する第２面１２を有する。例えば、第１面１１は集積回路１３が配置される活性面（ａｃｔｉｖｅ ｓｕｒｆａｃｅ）であり、第２面１２は第１面１１の向かい側の背面（ｂａｃｋ ｓｉｄｅ）である。
【００２０】
半導体装置１は、半導体基板１０の第１面１１に形成された集積回路１３を含む。集積回路１３の種類は半導体装置１の種類によって異なる。例えば、集積回路１３はメモリ回路、ロジック回路、およびこれらの結合を含み得る。また、集積回路１３は、抵抗、またはキャパシタといった受動素子を含み得る。
【００２１】
ビアホール１６は集積回路１３から離隔して半導体基板１０内に形成される。ビアホール１６はチップパッド７１と重畳するように形成され得る。これとは異なり、ビアホール１６は周辺回路領域またはスクライブレーン（ｓｃｒｉｂｅ ｌａｎｅ）領域に形成されることもある。ビアホール１６は半導体基板１０の第１面１１から第２面１２まで同一の直径を有するか、異なる２以上の直径らを有するか、または直径が徐々に変わる先細り形状（ｔａｐｅｒｅｄ）を有する。
【００２２】
貫通電極２０がビアホール１６の少なくとも一部を充填するように提供される。貫通電極２０は、半導体装置１の集積回路１３と接続されるか、半導体装置１と別の半導体装置とを接続するか、または半導体装置１をパッケージ基板またはモジュール基板と接続するために設けられる。貫通電極２０は、ビアホール１６の内壁に形成された障壁膜（ｂａｒｒｉｅｒ ｌａｙｅｒ）２４と障壁膜２４上に形成された導電性接続部２６を含み得る。
【００２３】
導電性接続部２６はビアホール１６の少なくとも一部を充填することができる。導電性接続部２６の上部面２８は半導体基板１０の第２面１２から露出し、導電性接続部２６と隣接する半導体基板１０の第２面１２の一定領域と同一高さを有する。ただし、導電性接続部２６の上部面２８の高さは隣接する半導体基板１０の第２面１２の一定領域の高さより低い場合もある。
【００２４】
ビアホール１６により露出した半導体基板１０と障壁膜２４との間にビアホール絶縁膜２２が提供される。例えば、ビアホール絶縁膜２２はシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉｘＮｙ）、またはシリコン酸窒化膜（ＳｉＯｘＮｙ）を含み得る。障壁膜２４は、導電性接続部２６を構成する導電性物質が半導体基板１０に拡散することを防止するために設けられる。例えば、障壁膜２４は、チタンチタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）の少なくともいずれかを含んで構成され得る。導電性接続部２６は、例えば、銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、インジウム（Ｉｎ）またはポリシリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）の少なくともいずれかを含んで構成され得る。ビアホール絶縁膜２２、障壁膜２４および導電性接続部２６は貫通ビア２３を構成する。
【００２５】
障壁膜２４の上面とビアホール絶縁膜２２の上面は隣接する半導体基板１０の第２面１２と実質的に同一高さで形成され得る。また、ビアホール絶縁膜２２の上部面９１は隣接する半導体基板１０の第２面１２の下面と実質的に同一平面上に位置する。
【００２６】
半導体基板１０の第２面１２にはトレンチ１０３が形成され得る。すなわち、半導体基板１０の第２面１２にはトレンチ１０３を定義することができる。再配線（ｒｅｄｉｓｔｒｉｂｕｔｅｄ ｌａｙｅｒ）４５がトレンチ１０３の少なくとも一部を充填し、貫通ビア２３に電気的に接続されるように形成される。すなわち、再配線４５はダマシン（ｄａｍａｓｃｅｎｅ）法により形成される。再配線４５の上部面４６は第１絶縁膜３５の最上部面と同一高さに位置するかまたはそれより低い高さに位置する。すなわち、第１絶縁膜３５の上部面７７は再配線４５の上部面４６は実質に同一平面上に位置する。
【００２７】
再配線４５が半導体基板１０の第２面１２に形成されたトレンチ１０３内に埋め込まれることによって再配線４５が形成された半導体装置１の一面が平坦化され、半導体装置１の高さを低くすることができる。再配線４５はメッキ（ｐｌａｔｉｎｇ）工程により形成され得るとともに、導電性接続部２６と同一導電性物質で形成され得る。
【００２８】
また、貫通ビア２３は図１に示すように再配線４５の下部に配置される。さらに貫通ビア２３の導電性接続部２６の上部面２８は再配線４５の下部面と隣接するように配置され得る。
【００２９】
図３を参照すると、再配線４５は貫通電極２０と電気的に接続される。再配線４５は第１絶縁膜３５に形成された開口部３３によって露出した貫通ビア２３の導電性接続部２６と直接接触することができる。
【００３０】
半導体装置１と半導体装置１とは別の他の半導体装置（図示せず）を接続する際、当該他の半導体装置の接続端子が貫通電極２０と対応する位置に形成されていない場合、再配線４５上に他の半導体装置の第３接続端子８３が配置されるようにする。このとき、他の半導体装置は再配線４５および第３接続端子８３を利用して半導体装置１と接続される。
【００３１】
トレンチ１０３によって露出した半導体基板１０の第２面１２と再配線４５との間に第１絶縁膜３５が提供される。このような、第１絶縁膜３５はトレンチ１０３の内側壁上の一部に形成され得る。
【００３２】
第１絶縁膜３５は例えば、シリコン酸化膜、シリコン窒化膜、またはシリコン酸窒化膜の少なくともいずれかを含む。このような第１絶縁膜３５は半導体基板１０の第２面１２に沿ってコンフォーマル（ｃｏｎｆｏｒｍａｌｌｙ）に形成され、貫通ビア２３の一面の一定領域を露出させる。
【００３３】
第１絶縁膜３５を通じて露出した貫通ビア２３の一面の一定領域の幅ｗ２はビアホール１６の幅ｗ１および導電性接続部２６の幅ｗ３より小さくすることができる。第１絶縁膜３５は半導体基板１０の第２面１２によって露出する貫通ビア２３の一面の一部、例えばエッジ部を覆うことがある。第１絶縁膜３５の一部は貫通ビア２３の一定領域、例えば導電性接続部２６の一定領域と重複することがある。
【００３４】
図２を参照すると、貫通ビア２３上の第１絶縁膜３５の一側壁３６はビアホール１６の内側壁１７と離隔して位置し、導電性接続部２６上に位置する。第１絶縁膜３５を通じて露出した貫通ビア２３上の領域の幅ｗ２は導電性接続部２６の幅ｗ３より小さいことがある。
【００３５】
第１絶縁膜３５の一側壁３６が導電性接続部２６上に位置するように形成する場合、貫通ビア２３上の第１絶縁膜３５除去の際にビアホール絶縁膜２２および障壁膜２４が露出しないため、ビアホール絶縁膜２２および障壁膜２４の損傷を防止することができる。その結果、ビアホール絶縁膜２２および障壁膜２４の損傷によって導電性接続部２６を形成する物質が基板１０に浸透することを防止することができ、これによって半導体装置１の特性低下を防止することができる。また貫通ビア２３上の第１絶縁膜３５除去の際のビアホール絶縁膜２２の損傷を防止することによって、その後トレンチ１０３内に再配線４５形成の際に再配線４５を形成する物質が、ビアホール絶縁膜２２が除去された領域に浸透されることを防止することができ、これによって基板１０と貫通電極２０が短絡することを防止することができる。集積回路１３は、内部配線層５０を介してチップパッド７１および貫通電極２０と電気的に接続される。内部配線層５０は配線パターン５２およびコンタクトプラグ（５１，５３）を含む。貫通電極２０も内部配線層５０を介してチップパッド７１または集積回路１３と電気的に接続される。配線パターン５２およびコンタクトプラグ（５１，５３）の個数および位置は集積回路１３、貫通ビア２３、およびチップパッド７１の位置により多様である。
【００３６】
内部配線層５０を覆う第２絶縁膜６０は、例えば、層間絶縁膜（ｉｎｔｅｒ ｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ）または集積回路１３保護のためのパッシベーション膜（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）である。内部配線層５０は第２絶縁膜６０の下部および内部に形成されるかまたは第２絶縁膜６０に形成されたトレンチに埋め込まれる形態で形成される。第２絶縁膜６０は半導体基板１０の第１面１１上に順次に形成された第１サブ絶縁膜６１および第２サブ絶縁膜６２を含む。貫通ビア２３は第２絶縁膜６０の一部、例えば、第１サブ絶縁膜６１を貫くビアミドル（ｖｉａ ｍｉｄｄｌｅ）形態である。貫通ビア２３は集積回路１３および内部配線層５０の形成過程で形成され得る。
【００３７】
第２絶縁膜６０上にチップパッド７１を露出する第３絶縁膜７２が形成される。図２４を参照すると、本発明のいくつかの実施形態においては、誘電物質からなる保護膜６３が再配線４５上に形成される。このような保護膜６３は再配線４５の一部を露出させる保護膜開口部８９を含み、保護膜開口部８９には第３接続端子８３が配置され得る。これによって、第３接続端子８３は再配線４５と貫通ビア２３に電気的に接続される。
【００３８】
外部との接続をとるための第１接続端子７３が半導体基板１０の第１面１１上に提供される。第１接続端子７３は導電性バンプ（ｃｏｎｄｕｃｔｉｖｅ ｂｕｍｐ）、はんだボール（ｓｏｌｄｅｒ ｂａｌｌ）、導電性スペーサ（ｃｏｎｄｕｃｔｉｖｅ ｓｐａｃｅｒ）、ＰＧＡ（ｐｉｎ ｇｒｉｄ ａｒｒａｙ）、およびこれらの組合せからなる群から選択された一つである。第１接続端子７３はチップパッド７１に接続される。
【００３９】
図４および図５を参照して図１に示す本発明の一実施形態に係る半導体装置の変形例について説明する。図４および図５は本発明の一実施形態に係る半導体装置の変形例の断面図である。図１と実質的に同一の構成要素に対しては同一の符号を使用し、重複する説明は省略する。
【００４０】
図４を参照すると、第１絶縁膜３５の側壁３６はビアホール絶縁膜２２上に位置。第１絶縁膜３５が半導体基板１０の第２面１２によって露出する貫通ビア２３の一面の全体を露出せず、ビアホール絶縁膜２２と半導体基板１０の界面を覆うように形成すると、第１絶縁膜３５の形成過程で貫通ビア２３上の第１絶縁膜３５を除去する際、半導体基板１０とビアホール絶縁膜２２の界面のビアホール絶縁膜２２が除去されず、これによって半導体基板１０と貫通電極２０が短絡することを防止することができる。
【００４１】
図５を参照すると、第１絶縁膜３５によって露出した導電性接続部２６の上部面２８はビアホール絶縁膜２２および障壁膜２４の上部面より低く形成される。半導体基板１０の第２面１２にトレンチ１０３を形成する際、導電性接続部２６の上部面２８上の障壁膜２４が除去され、導電性接続部２６の上部面２８が若干エッチングされ得る。
【００４２】
図６を参照して本発明の他の実施形態に係る半導体装置について説明する。図６は、本発明の他の実施形態に係る半導体装置の断面図である。図１と実質的に同一の構成要素に対しては同一の符号を付し、重複する説明は省略する。
【００４３】
図６を参照すると、本発明の他の実施形態に係る半導体装置２の貫通ビア２３は隣接する半導体基板１０の第２面１２から突出した突出部２７を有する導電性接続部２６を有する。すなわち、導電性接続部２６の上部面２８は隣接する半導体基板１０の第２面１２（詳細には、半導体基板１０の第２面１２の最下部）より高い。
【００４４】
本実施形態においては、導電性接続部２６の突出部２７の上部面２８は再配線４５の上部面４６より低く配置されることができる。また、本実施形態においては、ビアホール絶縁膜２２の延長部２１は第２面１２の最下面より高くなるように上に延びることができる。第１絶縁膜３５はビアホール絶縁膜２２の延長部２１の側壁を覆うことがある。
【００４５】
第１絶縁膜３５は、貫通ビア２３の突出部２７の側壁および半導体基板１０の第２面１２から露出した上部面の一部領域上に設けられる。第１絶縁膜３５の側壁３６はビアホール１６の内側壁１７と離隔しており、貫通ビア２３上に位置する。例えば、第１絶縁膜３５の側壁３６は導電性接続部２６上に位置することができる。
【００４６】
半導体装置２で突出部２７の導電性接続部２６は再配線４５の一部として利用される。ここで導電性接続部２６と再配線４５が同一金属で形成される場合、導電性接続部２６を形成する金属は半導体装置２を製造する工程の中の熱処理工程を経る。これによって導電性接続部２６を形成する金属の抵抗が再配線４５を形成する金属の抵抗より小さいこともある。したがって貫通ビア２３が隣接する半導体基板１０の第２面１２から突出する場合、さらに小さい抵抗を有する再配線４５を実現することが可能である。なお、導電性接続部２６と再配線４５は異なる金属からなることも可能である。
【００４７】
また貫通ビア２３が突出部２７を有するように形成すると、貫通ビア２３上の第１絶縁膜３５を除去するための写真エッチング工程時に導電性接続部２６の上部面２８が隣接する半導体基板１０の第２面１２から突出して位置するため、露光工程のフォーカスマージンを増大させる。第１絶縁膜３５は半導体基板１０の第２面１２より高い位置で障壁膜２４とビアホール絶縁膜２２の上部に延びる隆起部（ｒｉｄｇｅ）２９を有し得る。
【００４８】
図７を参照して図６に示す本発明の他の実施形態による半導体装置の変形例について説明する。図７は、本発明の他の実施形態による半導体装置の変形例の断面図である。図６と実質的に同一の構成要素に対しては同一の符号を使用し、重複する説明は省略する。
【００４９】
図７を参照すると、貫通ビア２３は半導体基板１０の第１面１１から第２面１２に向かうほど幅が広くなる先細り形状を有する。貫通ビア２３が第２面１２で広い幅を有することにより再配線４５とのコンタクト抵抗を小さくすることができる。一方、貫通ビア２３が、半導体基板１０の第１面１１では半導体基板１０の第２面１２より狭い幅を有することによって活性領域の面積が減少することを防止することができる。
【００５０】
ここで、本実施形態においては、貫通ビア２３は図３０に示すような先細り形状（ｔａｐｅｒｅｄ）に形成されこともできる。すなわち、貫通ビア２３の直径を半導体基板１０の第１面１１から第２面１２にいくに従い段階的に増大させてもよい。すなわち、貫通ビア２３は図３０に示すように階段状に先細りに形成され得る。
【００５１】
また、本実施形態においては、貫通ビア２３は図３１に示すようにその側壁上に段差部３９を有することができる。このような実施形態により、再配線４５と導電性接続部２６との接触面積を増大させることができるため、貫通ビア２３と再配線４５のコンタクト抵抗を小さくすることができる。
【００５２】
図３１に示す実施形態は当業者に知らされている一般の製造方法により製造することが可能である。すなわち、例えば、先ず、ビアホール１６を形成し、ビアホール１６の上部に第１接続トレンチ１０９を形成することによって段差部３９を形成することができる。また、第１接続トレンチ１０９を先に形成し、ビアホール１６を後に形成することもできる。第１接続トレンチ１０９の幅（ｗ７）はビアホール１６の幅ｗ１より大きくすることができる。また、選択的に、ビアホール１６の下部に第２接続トレンチ１１１を形成することもできる。
【００５３】
一方、図７においては図６の変形例として貫通ビア２３が先細り形状を有する場合を示しているが、先細り形状を有する貫通ビア２３は本明細書で開示する他の半導体装置にも適用することができる。
【００５４】
図８および図９を参照して本発明のさらに他の実施形態に係る半導体装置について説明する。図８は、本発明のさらに他の実施形態に係る半導体装置の断面図である。図９は、図８に示す半導体装置の平面図の一部である。図８は、図９に示すＩ−Ｉ’線に沿って切断した断面を示す。図１と実質に同一の構成要素に対しては同一の符号を付し、重複する説明は省略する。
【００５５】
図８および図９を参照すると、貫通ビア２３上に形成されて貫通ビア２３を露出するトレンチ１０５の幅ｗ４はビアホール１６の幅ｗ１より小さくすることができる。すなわち、ビアホール絶縁膜２２の上部面の一部は半導体基板１０の第２面１２により露出されないことがある。第１絶縁膜３５はトレンチ１０５の内側壁にのみ位置することもでき、貫通ビア２３の上部面の一部領域まで延びることもできる。例えば、第１絶縁膜３５の側壁３６は導電性接続部２６上に位置することができる。本発明に係る実施形態によっては、第１絶縁膜３５はビアホール絶縁膜２２の一部に沿って垂直方向に延びることができる。また、第１絶縁膜３５は障壁膜２４の上面を覆うことがある。
【００５６】
再配線４５は貫通ビア２３と重複する第１サブ再配線４７および貫通ビア２３と重複しない第２サブ再配線４８とを含み得る。ここで、第１サブ再配線４７および第２サブ再配線４８は互いに異なる厚さを有する。例えば、第２サブ再配線４８の厚さｄ２が第１サブ再配線４７の厚さｄ１より厚いこともある。本発明に係る実施形態によっては、第１サブ再配線４７の幅はビアホール１６の幅ｗ１より小さいこともある。
【００５７】
図１０〜図１４および図１を参照して本発明の一実施形態に係る半導体装置の製造方法について説明する。図１０〜図１４は、本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。図１０〜図１４は、説明の便宜のために図１に示すＡ部分を拡大して図示する。図１と実質的に同一の構成要素に対しては同一の符号を付し、重複する説明は省略する。
【００５８】
図１０を参照すると、半導体基板１０の第１面１１から当初の第２面１２’に向かって延びたビアホール１６を充填する貫通電極２０が形成される。貫通電極２０は当初の第２面１２’上に露出しないように形成される。ビアホール１６によって露出した半導体基板１０と貫通電極２０との間にビアホール絶縁膜２２が形成される。貫通電極２０を形成することはビアホール絶縁膜２２上に障壁膜２４および導電性接続部２６を順次に形成することを含み得る。ビアホール１６および貫通電極２０は、半導体基板１０に集積回路１３および内部配線層（図１の５０）を形成する過程で形成され得る。具体的には、例えば、まずビアホール１６を半導体基板１０に形成する。そして、ビアホール絶縁膜２２をビアホール１６内部に形成する。また、ビアホール１６内部に導電性物質を注入してこれを平坦化して導電性接続部２６が半導体基板１０の第１面１１に延びるように形成することができる。
【００５９】
導電性接続部２６は、銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、インジウム（Ｉｎ）またはポリシリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）の少なくともいずれかを含み得る。導電性接続部２６が銅（Ｃｕ）で形成される場合は、メッキ法により形成される。メッキ法は障壁膜２４上にシード膜（図示せず）を形成することを含む。導電性接続部２６がタングステン（Ｗ）、アルミニウム（Ａｌ）またはポリシリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）で形成される場合は、物理気相蒸着法（Ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）または化学気相蒸着法（Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により形成される。
【００６０】
半導体基板１０の当初の第２面１２’上に第１フォトレジストパターン１０１が形成される。第１フォトレジストパターン１０１は再配線（図１の４５）が形成されない領域に対応して形成される。半導体基板１０の当初の第２面１２’上に第１フォトレジストパターン１０１が形成される前に、選択的に、先に半導体基板１０の初期の第２面１２’を平坦化することもできる。
【００６１】
図１１を参照すると、第１フォトレジストパターン１０１をエッチングマスクとして利用し、第１フォトレジストパターン１０１を通じて露出した半導体基板１０の領域を除去して半導体基板１０の当初の第２面１２’にトレンチ１０３を形成する。エッチング工程は乾式エッチング工程を含む。エッチング工程は導電性接続部２６の一面が露出するまで行われる。トレンチ１０３内の半導体基板１０の第２面１２は露出した導電性接続部２６の一面と同一高さであり得る。または露出した導電性接続部２６の一面の高さはトレンチ１０３内の半導体基板１０の第２面１２の高さより低くする場合もある。エッチング工程を行った後に第１フォトレジストパターン１０１は除去される。
【００６２】
図１２を参照すると、トレンチ１０３が形成された半導体基板１０の第２面１２上に第１絶縁膜３５が形成される。第１絶縁膜３５は物理気相蒸着法または化学気相蒸着法を利用して形成される。第１絶縁膜３５は半導体基板１０の第２面１２に沿ってコンフォーマルに形成され得る。第１絶縁膜３５上に第２フォトレジストパターン１１０が形成される。第２フォトレジストパターン１１０は除去されない第１絶縁膜３５の領域に対応して形成され、第２フォトレジストパターン１１０を通じて露出した第１絶縁膜３５の一定領域３５ａは除去される。除去される第１絶縁膜３５の一定領域３５ａの幅ｗ５がビアホール１６の幅ｗ１および導電性接続部２６の幅ｗ３より小さいように第２フォトレジストパターン１１０が形成され得る。
【００６３】
図１３を参照すると、第２フォトレジストパターン１１０をエッチングマスクとして利用して第２フォトレジストパターン１１０を通じて露出した第１絶縁膜３５の領域３５ａをエッチングする。エッチング工程は湿式エッチング工程または乾式エッチング工程を含む。第１絶縁膜３５を通じて露出した貫通ビア２３の一面の領域の幅ｗ２はビアホール１６の幅ｗ１および導電性接続部２６の幅ｗ３より小さくし得る。第１絶縁膜３５は半導体基板１０の第２面１２において露出する貫通ビア２３の一面の一部、例えばエッジ部を覆う。すなわち、第１絶縁膜３５の一部は貫通ビア２３の一部領域、例えば導電性接続部２６の一部領域と重複する。第１絶縁膜３５の一側壁３６はビアホール１６の内側壁１７と離隔して位置し、導電性接続部２６上に位置する。
【００６４】
第１絶縁膜３５の一側壁３６が導電性接続部２６上に位置するように形成されると、貫通ビア２３上の第１絶縁膜３５除去の際にビアホール絶縁膜２２および障壁膜２４が露出されないため、ビアホール絶縁膜２２および障壁膜２４の損傷を防止することができる。その結果、ビアホール絶縁膜２２および障壁膜２４の損傷によって導電性接続部２６を形成する物質が基板１０に浸透することを防止することができ、半導体装置１の特性の低下を防止することができる。また貫通ビア２３上の第１絶縁膜３５除去の際にビアホール絶縁膜２２の損傷を防止することによって、その後のトレンチ１０３内に再配線４５を形成する際に再配線４５を形成する物質が、ビアホール絶縁膜２２が除去された領域に浸透することを防止できる。そして、これによって基板１０と貫通電極２０とが短絡することを防止することができる。
【００６５】
図１４を参照すると、第１絶縁膜３５上に再配線形成用導電膜４０が形成される。再配線形成用導電膜４０が銅（Ｃｕ）で形成される場合は、再配線形成用導電膜４０はメッキ法を利用して形成され得る。メッキ法は第１絶縁膜３５上にシード膜（図示せず）を形成することを含む。再配線形成用導電膜４０がタングステン（Ｗ）、アルミニウム（Ａｌ）またはポリシリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）で形成される場合は、再配線形成用導電膜４０は物理気相蒸着法または化学気相蒸着法を利用して形成される。
【００６６】
図１を参照すると、平坦化工程により半導体基板１０の当初の第２面１２’上に形成された第１絶縁膜３５が露出される。例えば、平坦化工程は再配線形成用導電膜４０を除去できる化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程である。平坦化工程は半導体基板１０の初期の第２面１２’上に形成された第１絶縁膜３５を平坦化停止膜として利用することができる。すなわち、再配線４５はダマシン法により形成され得る。再配線４５の上部面４６は半導体基板１０の当初の第２面１２’上に形成された第１絶縁膜３５の最上部面と同一高さに位置するかまたはそれより低い高さに位置する。再配線４５が半導体基板１０の第２面１２に形成されたトレンチ１０３内に埋め込まれることによって再配線４５が形成された半導体装置１の一面が平坦化され、半導体装置１の高さを低くすることができる。
【００６７】
図１５〜図１７および図６を参照して本発明の他の実施形態に係る半導体装置の製造方法について説明する。図１５〜図１７は、本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。図１５〜図１７は、説明の便宜のため、図６に示すＢ部分を拡大して図示する。図６と実質的に同一の構成要素に対しては同一の符号を使用し、重複する説明は省略する。以下では図１０〜図１４と異なる工程を中心に説明する。
【００６８】
図１５を参照すると、図１０で説明した方法のように半導体基板１０に貫通ビア２３が形成され、半導体基板１０の当初の第２面１２’上に第１フォトレジストパターン１０１が形成される。続いて図１１で説明した方法のように第１フォトレジストパターン１０１をエッチングマスクとして利用して第１フォトレジストパターン１０１によって露出した半導体基板１０の領域を除去してトレンチ１０４を形成する。ここで導電性接続部２６の一面、すなわち上部面２８が露出することにおいてオープンマージン（ｏｐｅｎ ｍａｒｇｉｎ）を十分に確保するため、半導体基板１０の一定領域がオーバーエッチング（ｏｖｅｒ ｅｔｃｈｉｎｇ）され得る。その結果、貫通ビア２３は隣接する半導体基板１０の第２面１２から突出した突出部（図６の２７）を有し得る。
【００６９】
図１６を参照すると、トレンチ１０４が形成された半導体基板１０の第２面１２上に第１絶縁膜３５が形成される。第１絶縁膜３５は物理気相蒸着法または化学気相蒸着法を利用して形成される。第１絶縁膜３５は半導体基板１０の第２面１２に沿ってコンフォーマルに形成され得る。第１絶縁膜３５上に第２フォトレジストパターン１１０が形成される。第２フォトレジストパターン１１０は除去されない第１絶縁膜３５の領域に対応して形成され、第２フォトレジストパターン１１０を通じて露出した第１絶縁膜３５の領域３５ａは除去される。除去される第１絶縁膜３５の領域３５ａの幅ｗ５がビアホール１６の幅ｗ１および導電性接続部２６の幅ｗ３より小さいように第２フォトレジストパターン１１０が形成され得る。
【００７０】
図１７を参照すると、第２フォトレジストパターン１１０をエッチングマスクとして利用して第２フォトレジストパターン１１０を通じて露出した第１絶縁膜３５の領域３５ａをエッチングする。エッチング工程は湿式エッチング工程または乾式エッチング工程を含む。第１絶縁膜３５を通じて露出した貫通ビア２３の一面の領域の幅ｗ２はビアホール１６の幅ｗ１および導電性接続部２６の幅ｗ３より小さくし得る。第１絶縁膜３５は半導体基板１０の第２面１２により露出する貫通ビア２３の突出部（図６の２７）の側壁および上部面の一部領域を覆う。すなわち、第１絶縁膜３５の一部は貫通ビア２３の一部領域、例えば導電性接続部２６の一部領域と重複する。第１絶縁膜３５の一側壁３６はビアホール１６の内側壁１７と離隔して位置し、導電性接続部２６上に位置する。
【００７１】
図６を参照すると、図１４で説明した方法のように第１絶縁膜３５上に再配線形成用導電膜４０を形成し、平坦化工程により半導体基板１０の初期の第２面１２’上に形成された第１絶縁膜３５が露出される。例えば、平坦化工程は再配線形成用導電膜４０を除去できる化学的機械的研磨工程である。平坦化工程は半導体基板１０の初期の第２面１２’上に形成された第１絶縁膜３５を平坦化停止膜として利用することができる。
【００７２】
図１８〜図２１および図８を参照して本発明のまた他の実施形態による半導体装置の製造方法について説明する。図１８〜図２１は、本発明のさらに他の実施形態による半導体装置の製造方法を説明するための断面図である。図１８〜図２１は、説明の便宜のために図８のＣ部分を拡大して図示する。図８と実質的に同一の構成要素に対しては同一の符号を付し、重複する説明は省略する。以下では図１０〜図１４と異なる工程を中心に説明する。
【００７３】
図１８を参照すると、図１０で説明した方法のように半導体基板１０に貫通ビア２３が形成され、半導体基板１０の当初の第２面１２’上に第３フォトレジストパターン１２１が形成される。第３フォトレジストパターン１２１は再配線（図７の４７，４８）が形成されない領域に対応して形成される。貫通ビア２３上で第３フォトレジストパターン１２１によって露出する領域の幅（ｗ６）はビアホール１６の幅ｗ１より小さくすることができる。
【００７４】
図１９を参照すると、第３フォトレジストパターン１２１をエッチングマスクとして利用して第３フォトレジストパターン１２１を通じて露出した半導体基板１０の領域を除去して半導体基板１０の当初の第２面１２’にトレンチ１０５，１０６を形成する。エッチング工程は貫通ビア２３が形成された領域上では導電性接続部２６の上部面２８が露出するまで行われ、貫通ビア２３が形成されない領域上ではさらに深い深さまでエッチングが行われる。その結果、貫通ビア２３が形成された領域に対応して形成される第１サブトレンチ１０５と貫通ビア２３が形成されない領域に対応して形成される第２サブトレンチ１０６の深さが互いに異なることがある。例えば、第２サブトレンチ１０６の深さが第１サブトレンチ１０５の深さより深いことがある。一方、第１サブトレンチ１０５の幅ｗ６はビアホール１６の幅ｗ１より小さい。エッチング工程を行った後に第３フォトレジストパターン１２１は除去され得る。
【００７５】
図２０を参照すると、トレンチ１０５、１０６が形成された半導体基板１０の第２面１２上に第１絶縁膜３５が形成される。第１絶縁膜３５は物理気相蒸着法または化学気相蒸着法を利用して形成される。第１絶縁膜３５は半導体基板１０の第２面１２に沿ってコンフォーマルに形成される。第１絶縁膜３５上に第２フォトレジストパターン１１０が形成される。第２フォトレジストパターン１１０は除去されない第１絶縁膜３５の領域に対応して形成され、第２フォトレジストパターン１１０を通じて露出した第１絶縁膜３５の領域３５ａは除去される。除去される第１絶縁膜３５の一定領域３５ａの幅ｗ５がビアホール１６の幅ｗ１および導電性接続部２６の幅ｗ３より小さいように第２フォトレジストパターン１１０が形成され得る。
【００７６】
図２１を参照すると、第２フォトレジストパターン１１０をエッチングマスクとして利用して第２フォトレジストパターン１１０を通じて露出した第１絶縁膜３５の領域３５ａをエッチングする。エッチング工程は湿式エッチング工程または乾式エッチング工程を含む。第１絶縁膜３５を通じて露出した貫通ビア２３の一面の領域の幅ｗ２はビアホール１６の幅ｗ１および導電性接続部２６の幅ｗ３より小さくすることができる。第１絶縁膜３５のエッチング工程時、ビアホール絶縁膜２２の上部面の一部は半導体基板１０の第２面１２において露出されないため、第１絶縁膜３５エッチング工程の際に半導体基板１０とビアホール絶縁膜２２の界面でビアホール絶縁膜２２のエッチングを防止することができる。第１絶縁膜３５の一部は貫通ビア２３の一部領域、例えば導電性接続部２６の一部領域と重複する。第１絶縁膜３５の一側壁３６はビアホール１６の内側壁１７と離隔して位置し、導電性接続部２６上に位置し得る。
【００７７】
図８を参照すると、図１４で説明した方法のように第１絶縁膜３５上に再配線形成用導電膜４０を形成し、平坦化工程により半導体基板１０の当初の第２面１２’上に形成された第１絶縁膜３５が露出される。例えば、平坦化工程は再配線形成用導電膜４０を除去できる化学的機械的研磨工程である。平坦化工程は半導体基板１０の当初の第２面１２’上に形成された第１絶縁膜３５を平坦化停止膜として利用することができる。
【００７８】
図１〜図９を参照して説明した実施形態はインターポーザにも適用することができる。この場合、図１〜図９で説明した集積回路１３は形成されないことがある。
【００７９】
図２２および図２３を参照して本発明の一実施形態に係るインターポーザおよび本発明の一実施形態に係るインターポーザを利用する本発明の一実施形態に係る半導体パッケージについて説明する。図２２は、図６に示す本発明の他の実施形態を利用するインターポーザの断面図である。図２３は、図２２に示すインターポーザを利用する半導体パッケージの断面図である。一方、図２２および図２３では図６に示す半導体装置を利用するインターポーザを図示するが、図１〜図９に示す半導体装置を利用することもできる。
【００８０】
図２２を参照すると、インターポーザ４の半導体基板１０はシリコンまたはガラス基板であり得る。第２接続端子７６が半導体基板１０の第１面１１に形成される。第２接続端子７６は貫通電極２０と電気的に接続される。第２接続端子７６は導電性バンプ（ｃｏｎｄｕｃｔｉｖｅ ｂｕｍｐ）、はんだボール（ｓｏｌｄｅｒ ｂａｌｌ）、導電性スペーサ（ｃｏｎｄｕｃｔｉｖｅ ｓｐａｃｅｒ）、ＰＧＡ（ｐｉｎ ｇｒｉｄ ａｒｒａｙ）およびこれらの組合せからなる群から選択された一つである。
【００８１】
図２３を参照すると、図２２のインターポーザ４はパッケージ基板２００に実装される。パッケージ基板２００はその内部に回路パターン２０４が形成された軟性印刷回路基板（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、硬性印刷回路基板（ｒｉｇｉｄ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、またはこれらの組合せにより形成される。回路パターン２０４は外部に露出したボンディングパッド２０２またはボールパッド２０６と接続することができる。
【００８２】
インターポーザ４は、導電性接続部２６に接続された第２接続端子７６を介してボンディングパッド２０２と電気的に接続され、パッケージ基板２００の回路パターン２０４を介して外部接続端子２０８と接続される。
【００８３】
インターポーザ４上に他の半導体装置３００が積層される。他の半導体装置３００は第３接続端子８３を介してインターポーザ４の再配線４５と電気的に接続される。例えば、他の半導体装置３００は半導体チップであり、第３接続端子８３はフリップチップバンプ（ｆｌｉｐ−ｃｈｉｐ ｂｕｍｐ）である。複数の第３接続端子８３および貫通電極２０が形成される場合、第３接続端子８３の間の間隔は貫通電極２０の間の間隔より小さいこともある。第３接続端子８３の間の間隔が小さいため、他の半導体装置３００をパッケージ基板２００のボンディングパッド２０２に直接接続することができない場合、半導体装置３００とパッケージ基板２００との間に再配線４５を含むインターポーザ４を配置することができる。
【００８４】
図２４を参照して本発明の他の実施形態による半導体パッケージについて説明する。図２４は、本発明の他の実施形態による半導体パッケージを示す断面図である。図１〜図９を参照して説明した実施形態は半導体パッケージの第１半導体チップ４００に適用することができる。図２４は、第１半導体チップ４００である、図６に示す半導体装置を利用する場合を図示する。
【００８５】
図２４を参照すると、第１半導体チップ４００上に第２半導体チップ５００が積層される。第２半導体チップ５００は第１半導体チップ４００と異種の半導体チップであり得る。例えば、第１半導体チップ４００はロジック回路を含み、第２半導体チップ５００はメモリ回路を含み得る。第２半導体チップ５００は第１半導体チップ４００の動作を補助するための高性能メモリチップであり得る。
【００８６】
第１半導体チップ４００は、その第１面１１がパッケージ基板２００と対向するようにパッケージ基板２００に実装される。第１半導体チップ４００はその第１面１１上に第１接続端子７３を含み得る。第１接続端子７３は貫通電極２０と接続され、集積回路１３と接続される。集積回路１３は第１接続端子７３を介してパッケージ基板２００と直接接続される。集積回路１３は貫通電極２０および再配線４５を介して第２半導体チップ５００と接続される。
【００８７】
第２半導体チップ５００は、その一面に形成された第３接続端子８３を介して第１半導体チップ４００と接続される。第３接続端子８３と貫通電極２０は再配線４５を介して接続される。第２半導体チップ５００は第３接続端子、再配線４５、貫通電極２０および第１接続端子７３を介してパッケージ基板２００と接続される。
【００８８】
図示していないが、本発明に係る実施形態のいずれかにおいては、一以上の半導体チップ（図示せず）が第２貫通ビア８７を介して第２半導体チップ５００と電気的に接続され、第２半導体チップ５００上に積層され得る。
【００８９】
図２５および２６は、本発明の実施形態に係る半導体パッケージの製造方法について説明するための図である。
【００９０】
図２５を参照すると、図１〜図２２に示す半導体装置製造方法により得られた半導体装置が形成されている半導体ウェハ１００が示されている。ここでは、半導体ウェハ１００が複数枚積層されている。半導体ウェハ１００を複数枚積層し、半導体素子の切断領域に沿って複数の半導体ウェハ１００を切断することによって個別半導体パッケージに分離される。切断はカッター１２０またはレーザを利用して行うことができる。
【００９１】
これとは異なり、図２６に示すように、半導体ウェハ１００上に個別半導体素子（１００ａ、１００ｂ、…）を積層して半導体パッケージを形成することができる。または、半導体素子切断領域に沿って切断して個別半導体素子（１００ａ、１００ｂ、…）に分離した後、複数の半導体素子（１００ａ、１００ｂ、…）を積層することによって半導体パッケージが形成される。
【００９２】
図２７は、本発明の一実施形態に係る半導体装置が適用されるメモリカード８００を示す概略図である。図２７を参照すると、メモリカード８００はハウジング８１０内に制御器８２０とメモリ８３０とを含む。制御器８２０とメモリ８３０とは電気的な信号を交換することができる。例えば、制御器８２０の命令に応じてメモリ８３０と制御器８２０はデータのやりとりをすることができる。これに伴い、メモリカード８００はメモリ８３０にデータを保存するかまたはメモリ８３０からデータを外部に出力することができる。
【００９３】
制御器８２０またはメモリ８３０は、本発明の実施形態に係る半導体素子または半導体パッケージのうち少なくとも一つのを含み得る。例えば、制御器８２０はシステムインパッケージを含み、メモリ８３０はマルチチップパッケージを含む。または制御器８２０および／またはメモリ８３０がスタックパッケージとして提供される。このようなメモリカード８００は多様な携帯用機器のデータ保存媒体として利用される。例えば、カード８００はマルチメディアカード（ｍｕｌｔｉ ｍｅｄｉａ ｃａｒｄ、ＭＭＣ）または保安デジタル（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ、ＳＤ）カードを含み得る。
【００９４】
図２８は、本発明の一実施形態に係る半導体装置が適用される電子システム９００を示すブロック図である。電子システム９００は本発明の実施形態に係る半導体素子または半導体パッケージを少なくとも一つ含み得る。電子システム９００はモバイル機器やコンピュータを含み得る。例えば、電子システム９００はメモリシステム９１２、プロセッサ９１４、ＲＡＭ９１６、およびユーザーインターフェース９１８を含み、これらはバス（Ｂｕｓ）９２０を利用して互いにデータ通信をすることができる。プロセッサ９１４は、プログラムを実行して電子システム９００を制御する役割を果たす。ＲＡＭ９１６は、プロセッサ９１４の動作メモリとして使用される。例えば、プロセッサ９１４およびラム９１６は各々本発明の実施形態による半導体素子または半導体パッケージを含む。プロセッサ９１４とＲＡＭ９１６は一つのパッケージに含まれることができる。ユーザーインターフェース９１８は電子システム９００にデータを入力または出力するために利用される。メモリシステム９１２は、プロセッサ９１４の動作のためのコード、プロセッサ９１４により処理されたデータまたは外部から入力されたデータを保存することができる。メモリシステム９１２は、制御部およびメモリを含むことができ、図２５のメモリカード８００と実質に同一の構成とすることができる。
【００９５】
電子システム９００は、多様な電子機器の電子制御装置に適用することができる。図２９は、電子システム（図２８の９００）が携帯電話１０００に適用された例を図示する。その他、電子システム（図２８の９００）は携帯用ノートブック、ＭＰ３プレーヤ、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）、ＳＳＤ（Ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ）、自動車または家電製品（Ｈｏｕｓｅｈｏｌｄ ａｐｐｌｉａｎｃｅｓ）に適用することができる。
【００９６】
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができるであろう。したがって、上述した実施形態はすべて例示的なものであり、限定的なものではないものとして理解しなければならない。
【符号の説明】
【００９７】
１０ 半導体基板、
１３ 集積回路、
１６ ビアホール、
２０ 貫通電極、
２３ 貫通ビア、
３５ 第１絶縁膜、
４５ 再配線、
５０ 内部配線層、
６０ 第２絶縁膜、
７１ チップパッド、
７３、７６、８３ 接続端子、
２００ パッケージ基板、
４００、５００ 半導体チップ、
２０８ 外部接続端子。
【特許請求の範囲】
【請求項１】
第１面と、前記第１面と対向してトレンチが形成された第２面とを有する基板と、
前記基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる貫通ビアと、
前記第２面上に形成されて前記貫通ビアの一部領域を露出する開口部を有する絶縁膜と、
前記トレンチ内に埋め込まれ、前記貫通ビアと電気的に接続される再配線と、を有し、
前記絶縁膜は前記導電性接続部の一部領域と重複する半導体装置。
【請求項２】
前記貫通ビアは、前記再配線の下部に配置される請求項１に記載の半導体装置。
【請求項３】
前記導電性接続部の上部面は、前記再配線の下部面に隣接する請求項１または２に記載の半導体装置。
【請求項４】
前記再配線を構成する物質と前記導電性接続部を構成する物質は互いに異なる請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記絶縁膜の下部面は、前記ビアホール絶縁膜の上部面に隣接するように配置される請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記絶縁膜の上部面は、前記再配線の上部面と同一平面上に配置される請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記絶縁膜の開口部は、前記導電性接続部の上部面上に配置される請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記絶縁膜は、前記トレンチの内側壁一部の上部と前記基板の前記第２面の上部に形成される請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記絶縁膜は、前記基板の前記第２面と直接接するように形成され、前記再配線は前記絶縁膜上に形成される請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記絶縁膜の開口部の側壁は、前記導電性接続部の上部に配置される請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記開口部の幅は、前記導電性接続部の幅より小さい請求項１０に記載の半導体装置。
【請求項１２】
前記再配線は、前記絶縁膜の前記開口部によって露出した貫通ビアの導電性接続部と直接接触する請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記障壁膜の上面と前記ビアホール絶縁膜の上面は前記基板の前記第２面の隣接する領域と同一高さで形成される請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記導電性接続部の上面は、前記障壁膜の上面と前記ビアホール絶縁膜の上面より低く形成される請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記ビアホール絶縁膜は、前記第２面の最下面の上部に延びる延長部を含み、前記絶縁膜は、前記ビアホール絶縁膜の延長部の側壁を覆う請求項１に記載の半導体装置。
【請求項１６】
前記絶縁膜は、前記基板の前記第２面より高い位置で前記障壁膜およびビアホールの絶縁膜上部に延びる隆起部を含む請求項１５に記載の半導体装置。
【請求項１７】
前記導電性接続部は、隣接する前記基板の第２面の一部領域から突出した突出部を有する請求項１に記載の半導体装置。
【請求項１８】
前記導電性接続部の突出部の上部面は、前記再配線の上部面より低く配置される請求項１７に記載の半導体装置。
【請求項１９】
前記導電性接続部の上部面は、隣接する前記基板の第２面より高く配置される請求項１に記載の半導体装置。
【請求項２０】
前記貫通ビアは、先細り形状（ｔａｐｅｒｅｄ）を有する請求項１に記載の半導体装置。
【請求項２１】
前記貫通ビアの直径は、前記基板の前記第１面から前記第２面に行くほど段階的に増加する請求項２０に記載の半導体装置。
【請求項２２】
前記貫通ビアは、階段状に先細りの形状を有する請求項２０に記載の半導体装置。
【請求項２３】
前記再配線は、前記貫通ビアと重複する第１サブ再配線と、前記貫通ビアと重複しない第２サブ再配線を含み、
前記第１サブ再配線および第２サブ再配線は互いに異なる厚さを有する請求項１〜２２のいずれか一項に記載の半導体装置。
【請求項２４】
前記第２サブ再配線の厚さは、前記第１サブ再配線の厚さより厚い請求項２３に記載の半導体装置。
【請求項２５】
前記第１サブ再配線の幅は、前記ビアホールの幅より小さい請求項２３または２４に記載の半導体装置。
【請求項２６】
前記絶縁膜は、前記ビアホール絶縁膜の一部に沿って垂直方向に延びる請求項１に記載の半導体装置。
【請求項２７】
前記絶縁膜は、前記障壁膜の上面を覆うように形成される請求項２６に記載の半導体装置。
【請求項２８】
前記貫通ビアは、その側壁上に段差部を有する請求項１に記載の半導体装置。
【請求項２９】
前記ビアホールはその上部に形成された接続トレンチを含む請求項１に記載の半導体装置。
【請求項３０】
前記接続トレンチの幅は、前記ビアホールの幅より大きい請求項２９に記載の半導体装置。
【請求項３１】
第１面と、前記第１面と対向してトレンチが形成された第２面とを有する基板と、
前記基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜および導電性接続部を有してなる貫通ビアと、
前記第２面上に形成され、前記貫通ビアの一部領域を露出する開口部を有する絶縁膜と、
前記トレンチ内に埋め込まれ、前記貫通ビアと電気的に接続される再配線と、を有し、
前記絶縁膜は、前記基板の第２面と前記ビアホール絶縁膜の上面との境界を覆うように形成される半導体装置。
【請求項３２】
前記ビアホール絶縁膜に隣接して前記ビアホールの内部に形成される障壁膜をさらに有する請求項３１に記載の半導体装置。
【請求項３３】
前記第２面の下部面と前記ビアホール絶縁膜の上面は同一平面上に配置される請求項３１に記載の半導体装置。
【請求項３４】
前記絶縁膜の側壁は、前記ビアホール絶縁膜の上面上に配置される請求項３１に記載の半導体装置。
【請求項３５】
パッケージ基板、および
前記パッケージ基板上の第１半導体装置を含み、
前記第１半導体装置は、
第１面、および前記第１面と対向してトレンチが形成された第２面とを有する半導体基板と、
前記半導体基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる第１貫通ビアと、
前記第２面上に形成され、前記第１貫通ビアの一部領域を露出する開口部を有する絶縁膜と、
前記トレンチ内に埋め込まれ、前記第１貫通ビアと電気的に接続される再配線と、を有し、
前記絶縁膜は、前記半導体基板の第２面と前記ビアホール絶縁膜の上面の境界を覆うように形成される半導体パッケージ。
【請求項３６】
前記パッケージ基板は回路パターンをさらに含み、
前記第１貫通ビアは前記回路パターンと電気的に接続される請求項３５に記載の半導体パッケージ。
【請求項３７】
前記第１半導体装置の前記再配線上に位置する第２半導体装置をさらに含む請求項３５または３６に記載の半導体パッケージ。
【請求項３８】
前記第２半導体装置は第２貫通ビアを含み、
前記第２貫通ビアは前記第１貫通ビアと重複しない請求項３７に記載の半導体パッケージ。
【請求項３９】
前記第２半導体装置は、前記第２貫通ビアと電気的に接続される接続端子を含み、
前記接続端子は前記再配線と電気的に接続される請求項３７に記載の半導体パッケージ。
【請求項４０】
前記再配線上に形成された保護膜をさらに含み、
前記保護膜は、前記再配線の一部を露出させる保護膜開口部を含み、
前記保護膜開口部には前記接続端子が配置される請求項３９に記載の半導体パッケージ。
【請求項４１】
半導体基板にビアホールを形成する段階と、
前記ビアホール内部にビアホール絶縁膜を形成する段階と、
前記ビアホール内部の前記ビアホール絶縁膜上に導電性接続部を形成して前記半導体基板の第１面に延びる貫通ビアを形成する段階と、
前記半導体基板の第１面と対向する第２面に前記ビアホールと接続されるトレンチを形成する段階と、
前記トレンチと前記第２面上に絶縁膜を形成する段階と、
前記絶縁膜の一定領域を除去して前記導電性接続部の一部が露出する開口部を形成する段階と、
を有する半導体装置の製造方法。
【請求項４２】
前記トレンチ内部に導電膜を充填して再配線を形成する段階をさらに有する請求項４１に記載の半導体装置の製造方法。
【請求項４３】
前記再配線を形成する段階は、
前記トレンチ内部に前記導電膜を充填し、
前記導電膜を前記絶縁膜が露出する時まで平坦化する段階を有する請求項４２に記載の半導体装置の製造方法。
【請求項４４】
前記導電膜を平坦化する段階は、ＣＭＰを利用して前記導電膜を平坦化する請求項４３に記載の半導体装置の製造方法。
【請求項４５】
前記貫通ビアを形成する段階は、
前記ビアホール内部に導電性接続部を形成する段階と、
前記導電性接続部を平坦化して前記貫通ビアを形成する段階と、を有する請求項４１に記載の半導体装置の製造方法。
【請求項４６】
前記トレンチを形成する前に、前記第２面を平坦化する段階をさらに含む請求項４１に記載の半導体装置の製造方法。
【請求項４７】
前記絶縁膜は、前記半導体基板の第２面と前記ビアホール絶縁膜の上面の境界を覆うように形成される請求項４１に記載の半導体装置の製造方法。
【請求項４８】
前記ビアホール絶縁膜上に障壁膜を形成する段階をさらに有する請求項４１に記載の半導体装置の製造方法。
【請求項４９】
前記再配線上に前記再配線の一部を露出させる保護膜開口部を有する保護膜を形成する段階と、
前記保護膜開口部に導電性バンプを形成する段階と、をさらに有する請求項４２に記載の半導体装置の製造方法。
【請求項１】
第１面と、前記第１面と対向してトレンチが形成された第２面とを有する基板と、
前記基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる貫通ビアと、
前記第２面上に形成されて前記貫通ビアの一部領域を露出する開口部を有する絶縁膜と、
前記トレンチ内に埋め込まれ、前記貫通ビアと電気的に接続される再配線と、を有し、
前記絶縁膜は前記導電性接続部の一部領域と重複する半導体装置。
【請求項２】
前記貫通ビアは、前記再配線の下部に配置される請求項１に記載の半導体装置。
【請求項３】
前記導電性接続部の上部面は、前記再配線の下部面に隣接する請求項１または２に記載の半導体装置。
【請求項４】
前記再配線を構成する物質と前記導電性接続部を構成する物質は互いに異なる請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記絶縁膜の下部面は、前記ビアホール絶縁膜の上部面に隣接するように配置される請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記絶縁膜の上部面は、前記再配線の上部面と同一平面上に配置される請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記絶縁膜の開口部は、前記導電性接続部の上部面上に配置される請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記絶縁膜は、前記トレンチの内側壁一部の上部と前記基板の前記第２面の上部に形成される請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記絶縁膜は、前記基板の前記第２面と直接接するように形成され、前記再配線は前記絶縁膜上に形成される請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記絶縁膜の開口部の側壁は、前記導電性接続部の上部に配置される請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記開口部の幅は、前記導電性接続部の幅より小さい請求項１０に記載の半導体装置。
【請求項１２】
前記再配線は、前記絶縁膜の前記開口部によって露出した貫通ビアの導電性接続部と直接接触する請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記障壁膜の上面と前記ビアホール絶縁膜の上面は前記基板の前記第２面の隣接する領域と同一高さで形成される請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記導電性接続部の上面は、前記障壁膜の上面と前記ビアホール絶縁膜の上面より低く形成される請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記ビアホール絶縁膜は、前記第２面の最下面の上部に延びる延長部を含み、前記絶縁膜は、前記ビアホール絶縁膜の延長部の側壁を覆う請求項１に記載の半導体装置。
【請求項１６】
前記絶縁膜は、前記基板の前記第２面より高い位置で前記障壁膜およびビアホールの絶縁膜上部に延びる隆起部を含む請求項１５に記載の半導体装置。
【請求項１７】
前記導電性接続部は、隣接する前記基板の第２面の一部領域から突出した突出部を有する請求項１に記載の半導体装置。
【請求項１８】
前記導電性接続部の突出部の上部面は、前記再配線の上部面より低く配置される請求項１７に記載の半導体装置。
【請求項１９】
前記導電性接続部の上部面は、隣接する前記基板の第２面より高く配置される請求項１に記載の半導体装置。
【請求項２０】
前記貫通ビアは、先細り形状（ｔａｐｅｒｅｄ）を有する請求項１に記載の半導体装置。
【請求項２１】
前記貫通ビアの直径は、前記基板の前記第１面から前記第２面に行くほど段階的に増加する請求項２０に記載の半導体装置。
【請求項２２】
前記貫通ビアは、階段状に先細りの形状を有する請求項２０に記載の半導体装置。
【請求項２３】
前記再配線は、前記貫通ビアと重複する第１サブ再配線と、前記貫通ビアと重複しない第２サブ再配線を含み、
前記第１サブ再配線および第２サブ再配線は互いに異なる厚さを有する請求項１〜２２のいずれか一項に記載の半導体装置。
【請求項２４】
前記第２サブ再配線の厚さは、前記第１サブ再配線の厚さより厚い請求項２３に記載の半導体装置。
【請求項２５】
前記第１サブ再配線の幅は、前記ビアホールの幅より小さい請求項２３または２４に記載の半導体装置。
【請求項２６】
前記絶縁膜は、前記ビアホール絶縁膜の一部に沿って垂直方向に延びる請求項１に記載の半導体装置。
【請求項２７】
前記絶縁膜は、前記障壁膜の上面を覆うように形成される請求項２６に記載の半導体装置。
【請求項２８】
前記貫通ビアは、その側壁上に段差部を有する請求項１に記載の半導体装置。
【請求項２９】
前記ビアホールはその上部に形成された接続トレンチを含む請求項１に記載の半導体装置。
【請求項３０】
前記接続トレンチの幅は、前記ビアホールの幅より大きい請求項２９に記載の半導体装置。
【請求項３１】
第１面と、前記第１面と対向してトレンチが形成された第２面とを有する基板と、
前記基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜および導電性接続部を有してなる貫通ビアと、
前記第２面上に形成され、前記貫通ビアの一部領域を露出する開口部を有する絶縁膜と、
前記トレンチ内に埋め込まれ、前記貫通ビアと電気的に接続される再配線と、を有し、
前記絶縁膜は、前記基板の第２面と前記ビアホール絶縁膜の上面との境界を覆うように形成される半導体装置。
【請求項３２】
前記ビアホール絶縁膜に隣接して前記ビアホールの内部に形成される障壁膜をさらに有する請求項３１に記載の半導体装置。
【請求項３３】
前記第２面の下部面と前記ビアホール絶縁膜の上面は同一平面上に配置される請求項３１に記載の半導体装置。
【請求項３４】
前記絶縁膜の側壁は、前記ビアホール絶縁膜の上面上に配置される請求項３１に記載の半導体装置。
【請求項３５】
パッケージ基板、および
前記パッケージ基板上の第１半導体装置を含み、
前記第１半導体装置は、
第１面、および前記第１面と対向してトレンチが形成された第２面とを有する半導体基板と、
前記半導体基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる第１貫通ビアと、
前記第２面上に形成され、前記第１貫通ビアの一部領域を露出する開口部を有する絶縁膜と、
前記トレンチ内に埋め込まれ、前記第１貫通ビアと電気的に接続される再配線と、を有し、
前記絶縁膜は、前記半導体基板の第２面と前記ビアホール絶縁膜の上面の境界を覆うように形成される半導体パッケージ。
【請求項３６】
前記パッケージ基板は回路パターンをさらに含み、
前記第１貫通ビアは前記回路パターンと電気的に接続される請求項３５に記載の半導体パッケージ。
【請求項３７】
前記第１半導体装置の前記再配線上に位置する第２半導体装置をさらに含む請求項３５または３６に記載の半導体パッケージ。
【請求項３８】
前記第２半導体装置は第２貫通ビアを含み、
前記第２貫通ビアは前記第１貫通ビアと重複しない請求項３７に記載の半導体パッケージ。
【請求項３９】
前記第２半導体装置は、前記第２貫通ビアと電気的に接続される接続端子を含み、
前記接続端子は前記再配線と電気的に接続される請求項３７に記載の半導体パッケージ。
【請求項４０】
前記再配線上に形成された保護膜をさらに含み、
前記保護膜は、前記再配線の一部を露出させる保護膜開口部を含み、
前記保護膜開口部には前記接続端子が配置される請求項３９に記載の半導体パッケージ。
【請求項４１】
半導体基板にビアホールを形成する段階と、
前記ビアホール内部にビアホール絶縁膜を形成する段階と、
前記ビアホール内部の前記ビアホール絶縁膜上に導電性接続部を形成して前記半導体基板の第１面に延びる貫通ビアを形成する段階と、
前記半導体基板の第１面と対向する第２面に前記ビアホールと接続されるトレンチを形成する段階と、
前記トレンチと前記第２面上に絶縁膜を形成する段階と、
前記絶縁膜の一定領域を除去して前記導電性接続部の一部が露出する開口部を形成する段階と、
を有する半導体装置の製造方法。
【請求項４２】
前記トレンチ内部に導電膜を充填して再配線を形成する段階をさらに有する請求項４１に記載の半導体装置の製造方法。
【請求項４３】
前記再配線を形成する段階は、
前記トレンチ内部に前記導電膜を充填し、
前記導電膜を前記絶縁膜が露出する時まで平坦化する段階を有する請求項４２に記載の半導体装置の製造方法。
【請求項４４】
前記導電膜を平坦化する段階は、ＣＭＰを利用して前記導電膜を平坦化する請求項４３に記載の半導体装置の製造方法。
【請求項４５】
前記貫通ビアを形成する段階は、
前記ビアホール内部に導電性接続部を形成する段階と、
前記導電性接続部を平坦化して前記貫通ビアを形成する段階と、を有する請求項４１に記載の半導体装置の製造方法。
【請求項４６】
前記トレンチを形成する前に、前記第２面を平坦化する段階をさらに含む請求項４１に記載の半導体装置の製造方法。
【請求項４７】
前記絶縁膜は、前記半導体基板の第２面と前記ビアホール絶縁膜の上面の境界を覆うように形成される請求項４１に記載の半導体装置の製造方法。
【請求項４８】
前記ビアホール絶縁膜上に障壁膜を形成する段階をさらに有する請求項４１に記載の半導体装置の製造方法。
【請求項４９】
前記再配線上に前記再配線の一部を露出させる保護膜開口部を有する保護膜を形成する段階と、
前記保護膜開口部に導電性バンプを形成する段階と、をさらに有する請求項４２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２０１２−１１９６８５（Ｐ２０１２−１１９６８５Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１１−２６１０４７（Ｐ２０１１−２６１０４７）
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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