半導体装置およびその製造方法
【課題】コンタクト孔に埋め込まれる金属プラグの材料が層間絶縁膜に染み出すのを防止できる半導体装置を提供する。
【解決手段】隣り合う2つのメモリセル1のサイドウォール間の不純物拡散領域に電気的接続されるコンタクトプラグ40が、層間絶縁膜18を貫通して設けられている。コンタクト孔41の側壁は、層間絶縁膜18より緻密なシール膜42で覆われている。コンタクトプラグ40は、シール膜42の表面およびコンタクト孔41の底面部を覆うように形成されたバリアメタル膜43と、バリアメタル膜43に包囲された状態でコンタクト孔41内に埋め込まれた金属プラグ44とを含む。
【解決手段】隣り合う2つのメモリセル1のサイドウォール間の不純物拡散領域に電気的接続されるコンタクトプラグ40が、層間絶縁膜18を貫通して設けられている。コンタクト孔41の側壁は、層間絶縁膜18より緻密なシール膜42で覆われている。コンタクトプラグ40は、シール膜42の表面およびコンタクト孔41の底面部を覆うように形成されたバリアメタル膜43と、バリアメタル膜43に包囲された状態でコンタクト孔41内に埋め込まれた金属プラグ44とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
微小ピッチ(たとえば、250nm以下)で形成された複数のゲートを含む半導体メモリ等の半導体装置においては、ゲート間に層間絶縁膜が埋め込まれ、この層間絶縁膜を貫通するようにコンタクトプラグが形成される。このような半導体装置においては、たとえば、埋め込み性のよいBPSG(Boron Phosphorous Silicate Glass)が、層間絶縁膜としてゲート間に埋め込まれる。BPSGは、微小間隔で形成されたゲート間に入り込んで、ゲート間の空間を隙間なく埋め込むことができる。
【0003】
コンタクトプラグは、たとえば、メモリセルトランジスタのソースと上層配線とを電気的に接続する。コンタクトプラグは、たとえば、次のように形成される。まず、層間絶縁膜を貫通するコンタクト孔を形成する。次に、コンタクト孔の側面およびコンタクト孔の底面部を覆うバリアメタル膜を形成する。そして、前記バリアメタル膜に包囲された状態で、コンタクト孔内に金属プラグを埋め込む。金属プラグは、たとえば、タングステンからなる。バリアメタル膜は、たとえば、TiNとTiとの積層膜からなる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2010-80771号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
層間絶縁膜にコンタクトプラグを形成した場合、バリアメタル膜と層間絶縁膜との密着性が良くなく、バリアメタル膜に貫通孔が形成されていると、金属プラグの材料(たとえば、タングステン)がバリアメタル膜を通って層間絶縁膜内に染み出すおそれがある。特に、層間絶縁膜がBPSGで構成されている場合には、その表面状態が粗いため、バリアメタル膜と層間絶縁膜との密着性が良くなく、バリアメタル膜に貫通孔が形成されているおそれがある。そのため、金属プラグの材料がバリアメタル膜を通って層間絶縁膜内に染み出すおそれがある。これにより、たとえば、コンタクトプラグ間が短絡したりするおそれがある。
【0006】
この発明の目的は、コンタクト孔に埋め込まれる金属プラグの材料が層間絶縁膜に染み出すのを防止できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0007】
この発明の半導体装置は、層間絶縁膜と、前記層間絶縁膜を貫通して形成されたコンタクト孔の側壁を覆うように形成され、前記層間絶縁膜よりも緻密なシール膜と、前記シール膜の表面および前記コンタクト孔の底面部を覆うように形成されたバリアメタル膜と、前記バリアメタル膜に包囲された状態で前記コンタクト孔内に埋め込まれた金属プラグとを含む(請求項1)。
【0008】
この半導体装置では、層間絶縁膜を貫通して形成されたコンタクト孔の側壁を覆うように、層間絶縁膜よりも緻密なシール膜が形成されている。したがって、シール膜は滑らかな表面状態を有しているから、バリアメタル膜は良好な密着性を示し、かつ、意図しない(設計外の)貫通孔の発生を抑制または防止できる。これにより、コンタクト孔内に埋め込まれた金属プラグの材料が層間絶縁膜に染み出すのを抑制または防止できる。
【0009】
この発明の一実施形態では、前記シール膜が窒化膜からなる(請求項2)。
この発明の一実施形態では、前記層間絶縁膜がBPSGからなる(請求項3)。
この発明の一実施形態では、前記金属プラグが、タングステンからなる(請求項4)。
この発明の一実施形態では、250nm以下のピッチで形成された複数のゲート部をさらに含み、前記コンタクト孔が隣接するゲート部の間に形成されている(請求項5)。このように微小ピッチで形成されたゲート部間に良好な埋込み性で層間絶縁膜を埋め込むには、BPSGを層間絶縁膜として用いることが好ましい。BPSG膜は、膜質が粗く、それに応じて表面状態が粗い。そこで、BPSG膜よりも緻密なシール膜(たとえば、SiN膜)をコンタクト孔の側壁に形成しておくことで、ゲート部を高密度で形成して半導体装置の高機能化および/または小型化を図りつつ信頼性を同時に確保できる。
【0010】
この発明の一実施形態では、前記ゲートが、複数層の積層構造を有している(請求項6)。
この発明の半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通するコンタクト孔を形成する工程と、前記コンタクト孔の側壁を覆うように、前記層間絶縁膜よりも緻密なシール膜を形成する工程と、前記シール膜の表面および前記コンタクト孔の底面部を覆うバリアメタル膜を形成する工程と、前記層間絶縁膜に対する腐食性を有する原料ガスを用いて、前記バリアメタル膜に包囲された状態で前記コンタクト孔内に埋め込まれた金属プラグを形成する工程とを含む(請求項7)。
【0011】
この半導体装置の製造方法では、バリアメタル膜の形成前に、コンタクト孔の側壁を覆うように、層間絶縁膜よりも緻密なシール膜が形成される。そして、バリアメタル膜の形成後に、層間絶縁膜に対する腐食性を有する原料ガスを用いて、バリアメタル膜に包囲された状態でコンタクト孔内に埋め込まれた金属プラグが形成される。したがって、金属プラグを形成する際に、シール膜により、原料ガスが層間絶縁膜に達するのを防止できる。これにより、原料ガスによって層間絶縁膜が腐食したり、金属プラグの材料が層間絶縁膜に染み出したりするのを防止できる。
【0012】
この発明の一実施形態の製造方法では、前記シール膜が窒化膜からなる(請求項8)。
この発明の一実施形態の製造方法では、前記層間絶縁膜が酸化膜からなり、前記金属プラグを形成する工程が、フッ素を含む原料ガスを用いて前記金属プラグを形成する工程を含む(請求項9)。
【図面の簡単な説明】
【0013】
【図1】図1は、本発明の一実施形態に係る半導体装置に形成されたメモリセルの構造を模式的に示す断面図である。
【図2】図2は、メモリセル領域の一部を示す模式的な平面図である。
【図3】図3は、図2のIII-III線に沿う断面図である。
【図4】図4は、図2のIV-IV線に沿う断面図である。
【図5】図5は、比較例を示す断面図である。
【図6A】図6Aは、図2〜図4に示す半導体装置の製造方法を説明するための模式的な斜視図である。
【図6B】図6Bは、図6Aの次の工程を示す模式的な斜視図である。
【図6C】図6Cは、図6Bの次の工程を示す模式的な斜視図である。
【図6D】図6Dは、図6Cの次の工程を示す模式的な斜視図である。
【図6E】図6Eは、図6Dの次の工程を示す模式的な斜視図である。
【図6F】図6Fは、図6Eの次の工程を示す模式的な斜視図である。
【図6G】図6Gは、図6Fの次の工程を示す模式的な断面図である。
【図6H】図6Hは、図6Gの次の工程を示す模式的な断面図である。
【図6I】図6Iは、図6Hの次の工程を示す模式的な断面図である。
【発明を実施するための形態】
【0014】
以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図1は、本発明の一実施形態に係る半導体装置に設けられたメモリセルの構造を模式的に示す断面図である。
この半導体装置は、シリコン基板2を備えている。シリコン基板2には、メモリセル領域が設定されている。メモリセル領域には、図1に示すようなメモリセル1が複数個アレイ状に形成されている。メモリセル1は、シリコン基板2に形成されたMOS型電界効果トランジタ(Metal-Oxide-Semiconductor Field Effect Transistor。以下、「MOSトランジスタ」という。)と、電荷蓄積部として機能する第1および第2のサイドウォール12a,12bとを含む。MOSトランジスタは、ゲート部3と、第1および第2のLDD(Lightly Doped Drain)領域4a,4bと、第1および第2の不純物拡散領域5a,5bとを備えている。
【0015】
ゲート部3は、シリコン基板2の一主面上に形成されたゲート酸化膜6と、ゲート酸化膜6上に形成されたゲート電極7と、ゲート電極7上に形成された絶縁層8とを含む。ゲート酸化膜6は、たとえば、SiO2からなる。ゲート電極7は、ゲート酸化膜6上に形成されたポリシリコン層9と、ポリシリコン層9上に積層されたタングステンシリサイド層10とを含む。つまり、ゲート電極7は、いわゆるポリサイド構造とされている。絶縁層8は、たとえば、SiNからなる。
【0016】
第1および第2のLDD領域4a,4bは、シリコン基板2の表層部のうち、ゲート部3直下のチャネル領域を挟む領域に、たとえば、n型の不純物を拡散することにより形成されている。第1および第2の不純物拡散領域5a,5bは、それぞれ、シリコン基板2の表層部のうちの第1および第2のLDD部4a,4bの外側領域に、たとえば、n型の不純物を拡散することにより形成されている。第1および第2の不純物拡散領域5a,5bは、MOSトランジスタのソース領域またはドレイン領域として機能する領域である。たとえば、第1の不純物拡散領域5aがドレイン領域として使用され、第2の不純物拡散領域5bがソース領域として使用されてもよい。以下、第1の不純物拡散領域5aを「ドレイン領域5a」といい、第2の不純物拡散領域5bを「ソース領域5b」という場合がある。
【0017】
第1および第2のLDD領域4a,4bの深さおよび不純物濃度は、第1および第2の不純物拡散領域5a,5bの深さおよび不純物濃度よりも小さくされている。つまり、このMOSトランジスタでは、LDD(Lightly Doped Drain)構造が採用されている。
第1のサイドウォール12aおよび第2のサイドウォール12bは、ゲート部3の一方の側壁および他方の側壁にそれぞれ形成されている。以下、ドレイン領域5a側にあるサイドウォールを「ドレイン側サイドウォール」といい、ソース領域5b側にあるサイドウォールを「ソース側サイドウォール」という場合がある。第1のサイドウォール12a(ドレイン側サイドウォール)は、第1のLDD領域4a上に設けられている。第2のサイドウォール12b(ソース側サイドウォール)は、第2のLDD領域4b上に設けられている。
【0018】
各サイドウォール12a,12bは、内側酸化膜13と、内側窒化膜14と、外側酸化膜15と、外側窒化膜16とをゲート部3の側面に順に積層したONON(Oxide-Nitride-Oxide-Nitride)層構造を有している。内側窒化膜14は、電荷を蓄積するための電荷蓄積膜である。内側酸化膜13および外側酸化膜15は、たとえば、SiO2からなる。内側窒化膜(電荷蓄積膜)14および外側窒化膜16は、たとえば、SiNからなる。
【0019】
内側酸化膜13は、ゲート部3の側壁面における下端部を除いた部分に形成されている。電荷蓄積膜14は、内側酸化膜13の外側面とゲート部3の側壁面の下端部に形成されている。電荷蓄積膜14の下端部は、ゲート部3の下端部の側壁内に入り込んでいる。電荷蓄積膜14におけるゲート部3の側壁内に入り込んでいる部分の長さは、たとえば、1〜5nm程度である。外側酸化膜15は、電荷蓄積膜14の外側面に形成されている。シリコン基板2の露出面には、外側酸化膜15の下端部と繋がる酸化膜19が形成されている。外側窒化膜16は、外側酸化膜15の外側面と、酸化膜19におけるゲート部3の近傍部分とを覆うように形成されている。
【0020】
この実施形態では、電荷蓄積膜14の下端部がゲート部3の側壁内に入り込んでいるので、電荷蓄積膜14にホットエレクトロンが捕捉されやすくなる。なお、ゲート部3の上側に、ゲート部3の上面、内側酸化膜13の上端、電荷蓄積膜14の上端および外側酸化膜15の上端を覆うトップ酸化膜を形成してもよい。
メモリセル1への書き込み動作、読み出し動作および消去動作について説明する。メモリセル1への書き込み動作は、たとえば、第1の書き込み動作と、第2の書き込み動作とを含む。また、メモリセル1の読み出し動作は、たとえば、第1の読み出し動作と、第2の読み出し動作とを含む。以下、これらの各動作について説明する。
(a)第1の書き込み動作
ソース領域5bおよびシリコン基板2を接地し、ゲート電極7にたとえば10Vの書込電圧を印加し、ドレイン領域5aにたとえば6Vの電圧(ソースより高い電圧)を印加する。これにより、ソース領域5bからドレイン領域5aへと電子が向かい、ドレイン領域5aの近傍で生じたホットエレクトロンがドレイン側サイドウォール12a内の電荷蓄積膜14に飛び込んで捕捉される。
(b)第2の書き込み動作
ドレイン領域5aおよびシリコン基板2を接地し、ゲート電極7にたとえば10Vの書込電圧を印加し、ソース領域5bにたとえば6Vの電圧(ドレインより高い電圧)を印加する。これにより、ドレイン領域5aからソース領域5bへと電子が向かい、ソース領域5bの近傍で生じたホットエレクトロンがソース側サイドウォール12b内の電荷蓄積膜14に飛び込んで捕捉される。
(c)第1の読み出し動作
ドレイン領域5aおよびシリコン基板2を接地し、ゲート電極7にたとえば3Vの読出電圧を印加し、ソース領域5bにたとえば2Vの電圧(ドレインよりも高い電圧)を印加する。これにより、ソース領域5b近傍に大きな電界がかかる。したがって、ソース側サイドウォール12bの直下に電位障壁があっても(ソース側サイドウォール12bに電子が捕捉されていても)、電子は移動できる。しかし、ドレイン領域5a側には大きな電界がかからないので、ドレイン側サイドウォール12aの直下に電位障壁があると(ドレイン側サイドウォール12aに電子が捕捉されていると)電子が移動できず、電流が流れない。ドレイン側サイドウォール12aの直下に電位障壁がなければ、電子が移動できるので、電流が流れる。これにより、ドレイン側サイドウォール12aの捕捉電子の有無を検出できる。つまり、記憶値が「1」か「0」かを区別できる。
(d)第2の読み出し動作
ソース領域5bおよびシリコン基板2を接地し、ゲート電極7にたとえば3Vの読出電圧を印加し、ドレイン領域5aにたとえば2Vの電圧(ソースよりも高い電圧)を印加する。これにより、ドレイン領域5a近傍に大きな電界がかかる。したがって、ドレイン側サイドウォール12aの直下に電位障壁があっても(ドレイン側サイドウォール12aに電子が捕捉されていても)、電子は移動できる。しかし、ソース領域5b側には大きな電界がかからないので、ソース側サイドウォール12bの直下に電位障壁があると(ソース側サイドウォール12bに電子が捕捉されていると)電子が移動できず、電流が流れない。ソース側サイドウォール12bの直下に電位障壁がなければ、電子が移動できるので、電流が流れる。これにより、ソース側サイドウォール12bの捕捉電子の有無を検出できる。つまり、記憶値が「1」か「0」かを区別できる。
(e)消去動作
シリコン基板2を接地し、ゲート電極7にたとえば−6Vの負電圧(消去電圧)を印加し、ドレイン領域5aに−6Vの負電圧を印加し、ソース領域5bに6Vの正電圧を印加する。これにより、ソース領域5bおよびドレイン領域5aの界面付近で電子と正孔が対生成される。対生成された電子と正孔のうちの正孔が、ゲート電極7側に引かれて両サイドウォール12a,12bに入る。各サイドウォール12a,12bに入った正孔によって、そのサイドウォール12a,12b内のマイナス電荷(捕捉電子)が打ち消される。
【0021】
図2は、前記半導体装置のメモリセル領域の一部を示す模式的な平面図である。図3は、図2のIII-III線に沿う断面図である。図4は、図2のIV-IV線に沿う断面図である。
シリコン基板2の表層部には、直線状に延びた複数の素子分離部20が、所定間隔をおいて互いに平行に形成されている。複数のゲート電極7は、平面視において素子分離部20に直交する方向に、直線状に素子分離部20の長手方向に所定間隔をあけて互いに平行に形成されている。隣り合う素子分離部20の間の領域がアクティブ領域(活性領域)30となる。各素子分離部20の上方には、平面視において素子分離部20の長手方向に延びた直線状のビットライン25が配置されている。素子分離部20は、シリコン基板2の表層部に形成された素子分離トレンチ21と、素子分離トレンチ21の内面に形成されたライナー酸化膜22と、素子分離トレンチ21間のアクティブ領域30が突出するように、素子分離トレンチ21の深さ方向途中まで埋め込まれた絶縁物(たとえば酸化膜)23とを含む。
【0022】
絶縁物23は、素子分離トレンチ21内全体に埋め込まれているのではなく、その深さ途中まで埋め込まれている。このため、隣り合う素子分離部20間のアクティブ領域30の上部の表面積を大きくできる。これにより、ゲート電極7は、平面視におけるアクティブ領域30との重なり領域の面積よりも大きな面積でアクティブ領域30に対向する。したがって、ゲート幅を拡大することができるので、チャネルに大きな電流を流せるようになる。つまり、この実施形態では、メモリセル1に含まれるMOSトランジスタがフィン型トランジスタ構造とされている。
【0023】
メモリセル領域において、シリコン基板2上には、図4に示すように、複数のメモリセル1(ゲート部3)が250nm以下(たとえば、240nm)の一定ピッチで形成されている。ゲート部3の長さ(チャネル幅方向の長さ)は、たとえば、90nm〜100nm程度である。ゲート電極7と直交する方向に隣り合う一対のメモリセル1においては、ゲート部3(ゲート電極7)を中心とするドレイン領域とソース領域との位置が互いに反対になるように形成されている。より具体的には、一方のメモリセル1のドレイン領域と、他方のメモリセル1のソース領域とは共通の不純物拡散領域5a,5bからなる。したがって、隣り合う2つのメモリセル1においては、ドレイン側サイドウォール12aどうしまたはソース側サイドウォール12bどうしが向かい合っている。
【0024】
シリコン基板2上の酸化膜19の表面、サイドウォール12a,12bの表面およびゲート部3の表面には、たとえばSiNからなる窒化膜17が形成されている。窒化膜17の表面上には、たとえばBPSG(Boron Phosphorous Silicate Glass)からなる層間絶縁膜18が形成されている。層間絶縁膜18には、隣り合う2つのメモリセル1によって共有される不純物拡散領域(ドレイン領域5aまたはソース領域5b)をビットライン25に電気的に接続するためのコンタクトプラグ40が貫通して設けられている。
【0025】
コンタクトプラグ40は、バリアメタル膜43と金属プラグ44とを含む。層間絶縁膜18を貫通して形成されたコンタクト孔41の側壁は、層間絶縁膜18より緻密なシール膜42によって覆われている。バリアメタル膜43は、シール膜42の表面およびコンタクト孔41の底面部を覆うように形成されている。金属プラグ44は、バリアメタル膜43に包囲された状態でコンタクト孔41内に埋め込まれている。
【0026】
シール膜42は、たとえばSiNからなり、厚さは5nm〜10nm程度であってもよい。この実施形態では、シール膜42の厚さは約7nmである。バリアメタル膜43は、Ti/TiNの2層構造膜からなっていてもよい。Ti層は、シール膜42に接し、その厚さは30nm程度であってもよい。TiN層は、Ti層上に積層され、その厚さは6nm〜10nm程度であってもよい。金属プラグ44は、たとえばタングステン(W)からなる。金属プラグ44は、たとえば、フッ素を含む原料ガスを用いて、CVD(Chemical Vapor Deposition:化学的気相成長)法により形成される。フッ素を含む原料ガスは、BPSGからなる層間絶縁膜18に対する腐食性を有しているけれども、シール膜42により、層間絶縁膜18の腐食が回避される。
【0027】
この実施形態では、コンタクト孔41の側壁を覆うように、層間絶縁膜18より緻密なシール膜42が形成されているので、その表面が滑らかである。したがって、バリアメタル膜43をシール膜42に密着させることができ、かつバリアメタル膜43は貫通孔のない良好な膜質を有することができる。このため、コンタクトホール41内に金属プラグ44を堆積させるときに、原料ガスがバリアメタル膜43およびシール膜42を透過して、層間絶縁膜18に達するのを防止できる。このため、フッ素を含む原料ガスによって、層間絶縁膜18が腐食したり、金属プラグ44の材料であるタングステンが層間絶縁膜18内に染み出したりするのを防止できる。つまり、層間絶縁膜18とコンタクトプラグ40との間に明瞭な界面を形成できるから、コンタクト間ショート等の異常を抑制できる。
【0028】
図5は、比較例を示す断面図である。図5において、図3の各部に対応する部分には、図3の参照符号を付してある。図5の比較例は、シール膜42を備えていない。つまり、バリアメタル膜43は、層間絶縁膜18を貫通して形成されたコンタクト孔41の側壁に接している。
BPSGからなる層間絶縁膜18は、シール膜42と比較すると、緻密でないので、表面状態が粗い。そのため、バリアメタル膜43と層間絶縁膜18との密着性は必ずしも良くなく、バリアメタル膜43には貫通孔が生じている場合がある。したがって、コンタクトホール41内に金属プラグ44を堆積させるときに、フッ素を含む原料ガスがバリアメタル膜43を透過して、層間絶縁膜18に達するおそれがある。そのため、図5に示すように、原料ガスによる層間絶縁膜18の腐食や、金属プラグ44の材料であるタングステンの層間絶縁膜18内への染み出しが現われる場合がある。このようなタングステンの染み出しが発生すると、コンタクトプラグ40間でショートが発生するおそれがある。
【0029】
図6A〜図6Fは、図2〜図4に示す半導体装置の製造工程の一例を示す模式的な斜視図である。図6G〜図6Iは、図6Fに続く製造工程を順に示す模式的な断面図である。
まず、熱酸化法により、シリコン基板2上に、SiO2からなる図示しないパッド酸化膜(たとえば、10nm厚)が形成される。次に、パッド酸化膜上に、CVD(Chemical Vapor Deposition:化学的気相成長)法により、図示しないマスク用窒化膜(たとえば、80nm厚)が形成される。この後、フォトリソグラフィおよびエッチングにより、マスク用窒化膜およびパッド酸化膜のうち、シリコン基板2に素子分離トレンチ21を形成すべき領域に対応する部分が除去される。そして、マスク用窒化膜およびパッド酸化膜からなるハードマスクを用いて、シリコン基板2がエッチングされることにより、図6Aに示すように、複数本の直線状素子分離トレンチ21(たとえば、深さ180nm)がストライプ状に形成される。
【0030】
次に、素子分離トレンチ21の内面に熱酸化法によりライナー酸化膜22(図3参照。図6には図示せず。)が形成される。続いて、シリコン基板2が窒素雰囲気中で熱処理される。この後、ライナー酸化膜22が薄膜化される。そして、たとえば、HDP(High Density Plasma:高密度プラズマ)−CVD法により、SiO2からなる絶縁物(酸化膜)23が素子分離トレンチ21を含むシリコン基板2上に堆積される。この後、CMP(Chemical Mechanical Polishing:化学的機械的研磨)法により、絶縁物23がその表面から研削される。この絶縁物23の研削は、絶縁物23の表面と、マスク用窒化膜の表面とが面一となるまで続けられる。これにより、図6Bに示すように、素子分離トレンチ21内に絶縁物23が埋め込まれた状態となる。
【0031】
この後、エッチングにより、シリコン基板2上のマスク用窒化膜が除去される。続いて、エッチングにより、シリコン基板2上のパッド酸化膜が除去される。そして、図6Cに示すように、エッチングにより、素子分離トレンチ21内の絶縁物23が掘り下げられる。シリコン基板2の表面から素子分離トレンチ21内の絶縁物23の表面までの深さ(掘り込み量)は、たとえば、26nm程度である。これにより、素子分離部20が形成される。シリコン基板2の表層部における隣り合う素子分離部20の間の領域がアクティブ領域30となる。すなわち、素子分離部20を形成することにより、複数の直線状アクティブ領域30がストライプ状に形成されることになる。
【0032】
次に、図6Dを参照して、シリコン基板2の表面に、たとえば熱酸化法によって、SiO2からなるゲート酸化膜6(たとえば、7nm厚)が形成される。それから、CVD法により、ゲート酸化膜6上に、ポリシリコン層9(たとえば、70nm厚)が形成される。その後、イオン注入法により、ポリシリコン層9に不純物(たとえばP(リン))が導入される。そして、CVD法により、ポリシリコン層9上に、タングステンシリサイド層10(たとえば、100nm厚)が積層される。続いて、CVD法により、タングステンシリサイド層10上に、SiNからなる絶縁層8(たとえば、180nm厚)が形成される。
【0033】
その後、フォトリソグラフィおよびエッチングにより、ゲート酸化膜6、ポリシリコン層9、タングステンシリサイド層10および絶縁層8を含む積層体がパターニングされる。これにより、図6Dに示すように、複数本の直線状ゲート部3がストライプ状に形成される。ゲート部3は、ゲート酸化膜6と、ポリシリコン層9およびタングステンシリサイド層10からなるゲート電極7と、絶縁層8とを含む。
【0034】
次に、図6Eに示すように、イオン注入法により、アクティブ領域30の表層部のうち、各ゲート部3の直下のチャネル領域を挟む領域に、LDD構造を作製するための不純物が導入される。これにより、LDD部4が形成される。その後、各ゲート部3の側壁面およびシリコン基板2の表面を覆うように、たとえばCVD法により、SiO2からなる内側酸化膜13が形成される。この後、フォトリソグラフィおよびエッチングにより、ゲート部3の側壁面上の酸化膜13を残して、シリコン基板2上の酸化膜13が除去される。ゲート部3の側壁面上の酸化膜13が内側酸化膜13となる。エッチングによってシリコン基板2上の酸化膜13が除去される際に、ゲート部3の側壁の下端部表面の酸化膜13およびゲート部3の側壁の下端部の表層部が除去される。これにより、ゲート部3の側壁面の下端部にゲート電極7方向に延びた凹部が形成される。そして、たとえば、LP−CVD(Low Pressure Chemical Vapor Deposition:減圧CVD)法により、内側酸化膜13上およびゲート部3の側壁面の下端部上に、SiNからなる電荷蓄積膜14が形成される。電荷蓄積膜14の下端部は、ゲート部3の側壁面の下端部の凹部に入り込んでいる。
【0035】
次に、図6Fに示すように、たとえばCVD法により、電荷蓄積膜14の側壁面に外側酸化膜15が形成されると同時にシリコン基板2の表面に酸化膜19が形成される。そして、たとえばCVD法により、メモリセル領域の表面全体にSiNからなる窒化膜が形成される。この窒化膜の一部(より具体的には、隣り合うゲート部3の間から露出する酸化膜19の幅方向中央部)がエッチングによって除去されることにより、外側酸化膜15の表面および酸化膜19のゲート部3近傍部分の表面を覆う外側窒化膜16が形成される。これにより、ゲート部3の両側壁には、ONON構造のドレイン側サイドウォール12aおよびソース側サイドウォール12bがそれぞれ形成される。
【0036】
その後、アクティブ領域30の表層部のうち、外側窒化膜16から酸化膜19が露出している部分に対応する領域に、ドレイン領域およびソース領域を作成するための不純物がイオン注入される。これにより、ドレイン領域5aおよびソース領域5bが形成され、LDD部4がLDD部4a,4bに分けられる。続いて、ドレイン領域5aおよびソース領域5bならびにLDD部4a,4bに導入された不純物イオンを活性化するための熱処理が行われる。これにより、メモリセル領域に複数のメモリセル1が形成される。
【0037】
次に、図6Gに示すように、たとえば減圧CVD法により、メモリセル領域の表面全体にエッチングストップ膜として機能する窒化膜17が形成される。この後、CVD法により、窒化膜17上に、BPSGからなる層間絶縁膜18が形成される。そして、CMP法により、層間絶縁膜18が平坦化される。
次に、図6Hに示すように、たとえばプラズマエッチング法により、層間絶縁膜18における隣り合うゲート部3の間に対応する領域に、層間絶縁膜18を貫通するコンタクト孔41が形成される。それから、図6Iに示すように、たとえば減圧CVD法により、コンタクト孔41の側壁を覆うようにSiNからなるシール膜42(たとえば、7nm厚)が形成される。続いて、コンタクト孔内のシール膜42の表面およびコンタクト孔41の底面部を覆うように、Ti/TiNからなる2層構造のバリアメタル層43(たとえば、Ti層は30nm厚、TiN層は6nm〜10nm厚)が形成される。Ti層は、たとえばスパッタ法により形成され、TiN層はたとえばCVD法で形成される。そして、WF6ガスを用いたCVD法により、バリアメタル層43に包囲されたコンタクト孔41内を含む表面全域に、タングステン(W)が成長される。その後、CMP法によって、コンタクト孔41外のタングステン、バリアメタル層43およびシール膜42が除去される。
【0038】
これにより、バリアメタル層43に包囲された状態で、コンタクト孔41内にタングステンからなる金属プラグ44が埋め込まれた構造が得られる。このようにして、層間絶縁膜18内に、層間絶縁膜18を貫通するコンタクトプラグ40が形成される。なお、図6Iは、2つのゲート部3の間のソース領域(一対のメモリセル1によって共通なソース領域)5bに電気的に接続されるコンタクトプラグ40の例を示している。
【0039】
以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、層間絶縁膜18はBPSGで形成されているが、Si02等の他の絶縁膜で形成されていてもよい。また、シール膜41はSiNで形成されているが、たとえばSi02/SiNの積層膜であってもよい。この場合、Si02/SiN積層膜は、その窒化膜(SiN)側をバリアメタル43側に配置してコンタクト孔41の内面に形成されてもよい。また、この発明は、メモリセル以外のコンタクトプラグにも適用することができる。
【0040】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【0041】
1 メモリセル
2 シリコン基板
3 ゲート部
18 層間絶縁膜
40 コンタクトプラグ
41 コンタクトホール
42 シール膜
43 バリアメタル
44 金属プラグ
【技術分野】
【0001】
この発明は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
微小ピッチ(たとえば、250nm以下)で形成された複数のゲートを含む半導体メモリ等の半導体装置においては、ゲート間に層間絶縁膜が埋め込まれ、この層間絶縁膜を貫通するようにコンタクトプラグが形成される。このような半導体装置においては、たとえば、埋め込み性のよいBPSG(Boron Phosphorous Silicate Glass)が、層間絶縁膜としてゲート間に埋め込まれる。BPSGは、微小間隔で形成されたゲート間に入り込んで、ゲート間の空間を隙間なく埋め込むことができる。
【0003】
コンタクトプラグは、たとえば、メモリセルトランジスタのソースと上層配線とを電気的に接続する。コンタクトプラグは、たとえば、次のように形成される。まず、層間絶縁膜を貫通するコンタクト孔を形成する。次に、コンタクト孔の側面およびコンタクト孔の底面部を覆うバリアメタル膜を形成する。そして、前記バリアメタル膜に包囲された状態で、コンタクト孔内に金属プラグを埋め込む。金属プラグは、たとえば、タングステンからなる。バリアメタル膜は、たとえば、TiNとTiとの積層膜からなる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2010-80771号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
層間絶縁膜にコンタクトプラグを形成した場合、バリアメタル膜と層間絶縁膜との密着性が良くなく、バリアメタル膜に貫通孔が形成されていると、金属プラグの材料(たとえば、タングステン)がバリアメタル膜を通って層間絶縁膜内に染み出すおそれがある。特に、層間絶縁膜がBPSGで構成されている場合には、その表面状態が粗いため、バリアメタル膜と層間絶縁膜との密着性が良くなく、バリアメタル膜に貫通孔が形成されているおそれがある。そのため、金属プラグの材料がバリアメタル膜を通って層間絶縁膜内に染み出すおそれがある。これにより、たとえば、コンタクトプラグ間が短絡したりするおそれがある。
【0006】
この発明の目的は、コンタクト孔に埋め込まれる金属プラグの材料が層間絶縁膜に染み出すのを防止できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0007】
この発明の半導体装置は、層間絶縁膜と、前記層間絶縁膜を貫通して形成されたコンタクト孔の側壁を覆うように形成され、前記層間絶縁膜よりも緻密なシール膜と、前記シール膜の表面および前記コンタクト孔の底面部を覆うように形成されたバリアメタル膜と、前記バリアメタル膜に包囲された状態で前記コンタクト孔内に埋め込まれた金属プラグとを含む(請求項1)。
【0008】
この半導体装置では、層間絶縁膜を貫通して形成されたコンタクト孔の側壁を覆うように、層間絶縁膜よりも緻密なシール膜が形成されている。したがって、シール膜は滑らかな表面状態を有しているから、バリアメタル膜は良好な密着性を示し、かつ、意図しない(設計外の)貫通孔の発生を抑制または防止できる。これにより、コンタクト孔内に埋め込まれた金属プラグの材料が層間絶縁膜に染み出すのを抑制または防止できる。
【0009】
この発明の一実施形態では、前記シール膜が窒化膜からなる(請求項2)。
この発明の一実施形態では、前記層間絶縁膜がBPSGからなる(請求項3)。
この発明の一実施形態では、前記金属プラグが、タングステンからなる(請求項4)。
この発明の一実施形態では、250nm以下のピッチで形成された複数のゲート部をさらに含み、前記コンタクト孔が隣接するゲート部の間に形成されている(請求項5)。このように微小ピッチで形成されたゲート部間に良好な埋込み性で層間絶縁膜を埋め込むには、BPSGを層間絶縁膜として用いることが好ましい。BPSG膜は、膜質が粗く、それに応じて表面状態が粗い。そこで、BPSG膜よりも緻密なシール膜(たとえば、SiN膜)をコンタクト孔の側壁に形成しておくことで、ゲート部を高密度で形成して半導体装置の高機能化および/または小型化を図りつつ信頼性を同時に確保できる。
【0010】
この発明の一実施形態では、前記ゲートが、複数層の積層構造を有している(請求項6)。
この発明の半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通するコンタクト孔を形成する工程と、前記コンタクト孔の側壁を覆うように、前記層間絶縁膜よりも緻密なシール膜を形成する工程と、前記シール膜の表面および前記コンタクト孔の底面部を覆うバリアメタル膜を形成する工程と、前記層間絶縁膜に対する腐食性を有する原料ガスを用いて、前記バリアメタル膜に包囲された状態で前記コンタクト孔内に埋め込まれた金属プラグを形成する工程とを含む(請求項7)。
【0011】
この半導体装置の製造方法では、バリアメタル膜の形成前に、コンタクト孔の側壁を覆うように、層間絶縁膜よりも緻密なシール膜が形成される。そして、バリアメタル膜の形成後に、層間絶縁膜に対する腐食性を有する原料ガスを用いて、バリアメタル膜に包囲された状態でコンタクト孔内に埋め込まれた金属プラグが形成される。したがって、金属プラグを形成する際に、シール膜により、原料ガスが層間絶縁膜に達するのを防止できる。これにより、原料ガスによって層間絶縁膜が腐食したり、金属プラグの材料が層間絶縁膜に染み出したりするのを防止できる。
【0012】
この発明の一実施形態の製造方法では、前記シール膜が窒化膜からなる(請求項8)。
この発明の一実施形態の製造方法では、前記層間絶縁膜が酸化膜からなり、前記金属プラグを形成する工程が、フッ素を含む原料ガスを用いて前記金属プラグを形成する工程を含む(請求項9)。
【図面の簡単な説明】
【0013】
【図1】図1は、本発明の一実施形態に係る半導体装置に形成されたメモリセルの構造を模式的に示す断面図である。
【図2】図2は、メモリセル領域の一部を示す模式的な平面図である。
【図3】図3は、図2のIII-III線に沿う断面図である。
【図4】図4は、図2のIV-IV線に沿う断面図である。
【図5】図5は、比較例を示す断面図である。
【図6A】図6Aは、図2〜図4に示す半導体装置の製造方法を説明するための模式的な斜視図である。
【図6B】図6Bは、図6Aの次の工程を示す模式的な斜視図である。
【図6C】図6Cは、図6Bの次の工程を示す模式的な斜視図である。
【図6D】図6Dは、図6Cの次の工程を示す模式的な斜視図である。
【図6E】図6Eは、図6Dの次の工程を示す模式的な斜視図である。
【図6F】図6Fは、図6Eの次の工程を示す模式的な斜視図である。
【図6G】図6Gは、図6Fの次の工程を示す模式的な断面図である。
【図6H】図6Hは、図6Gの次の工程を示す模式的な断面図である。
【図6I】図6Iは、図6Hの次の工程を示す模式的な断面図である。
【発明を実施するための形態】
【0014】
以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図1は、本発明の一実施形態に係る半導体装置に設けられたメモリセルの構造を模式的に示す断面図である。
この半導体装置は、シリコン基板2を備えている。シリコン基板2には、メモリセル領域が設定されている。メモリセル領域には、図1に示すようなメモリセル1が複数個アレイ状に形成されている。メモリセル1は、シリコン基板2に形成されたMOS型電界効果トランジタ(Metal-Oxide-Semiconductor Field Effect Transistor。以下、「MOSトランジスタ」という。)と、電荷蓄積部として機能する第1および第2のサイドウォール12a,12bとを含む。MOSトランジスタは、ゲート部3と、第1および第2のLDD(Lightly Doped Drain)領域4a,4bと、第1および第2の不純物拡散領域5a,5bとを備えている。
【0015】
ゲート部3は、シリコン基板2の一主面上に形成されたゲート酸化膜6と、ゲート酸化膜6上に形成されたゲート電極7と、ゲート電極7上に形成された絶縁層8とを含む。ゲート酸化膜6は、たとえば、SiO2からなる。ゲート電極7は、ゲート酸化膜6上に形成されたポリシリコン層9と、ポリシリコン層9上に積層されたタングステンシリサイド層10とを含む。つまり、ゲート電極7は、いわゆるポリサイド構造とされている。絶縁層8は、たとえば、SiNからなる。
【0016】
第1および第2のLDD領域4a,4bは、シリコン基板2の表層部のうち、ゲート部3直下のチャネル領域を挟む領域に、たとえば、n型の不純物を拡散することにより形成されている。第1および第2の不純物拡散領域5a,5bは、それぞれ、シリコン基板2の表層部のうちの第1および第2のLDD部4a,4bの外側領域に、たとえば、n型の不純物を拡散することにより形成されている。第1および第2の不純物拡散領域5a,5bは、MOSトランジスタのソース領域またはドレイン領域として機能する領域である。たとえば、第1の不純物拡散領域5aがドレイン領域として使用され、第2の不純物拡散領域5bがソース領域として使用されてもよい。以下、第1の不純物拡散領域5aを「ドレイン領域5a」といい、第2の不純物拡散領域5bを「ソース領域5b」という場合がある。
【0017】
第1および第2のLDD領域4a,4bの深さおよび不純物濃度は、第1および第2の不純物拡散領域5a,5bの深さおよび不純物濃度よりも小さくされている。つまり、このMOSトランジスタでは、LDD(Lightly Doped Drain)構造が採用されている。
第1のサイドウォール12aおよび第2のサイドウォール12bは、ゲート部3の一方の側壁および他方の側壁にそれぞれ形成されている。以下、ドレイン領域5a側にあるサイドウォールを「ドレイン側サイドウォール」といい、ソース領域5b側にあるサイドウォールを「ソース側サイドウォール」という場合がある。第1のサイドウォール12a(ドレイン側サイドウォール)は、第1のLDD領域4a上に設けられている。第2のサイドウォール12b(ソース側サイドウォール)は、第2のLDD領域4b上に設けられている。
【0018】
各サイドウォール12a,12bは、内側酸化膜13と、内側窒化膜14と、外側酸化膜15と、外側窒化膜16とをゲート部3の側面に順に積層したONON(Oxide-Nitride-Oxide-Nitride)層構造を有している。内側窒化膜14は、電荷を蓄積するための電荷蓄積膜である。内側酸化膜13および外側酸化膜15は、たとえば、SiO2からなる。内側窒化膜(電荷蓄積膜)14および外側窒化膜16は、たとえば、SiNからなる。
【0019】
内側酸化膜13は、ゲート部3の側壁面における下端部を除いた部分に形成されている。電荷蓄積膜14は、内側酸化膜13の外側面とゲート部3の側壁面の下端部に形成されている。電荷蓄積膜14の下端部は、ゲート部3の下端部の側壁内に入り込んでいる。電荷蓄積膜14におけるゲート部3の側壁内に入り込んでいる部分の長さは、たとえば、1〜5nm程度である。外側酸化膜15は、電荷蓄積膜14の外側面に形成されている。シリコン基板2の露出面には、外側酸化膜15の下端部と繋がる酸化膜19が形成されている。外側窒化膜16は、外側酸化膜15の外側面と、酸化膜19におけるゲート部3の近傍部分とを覆うように形成されている。
【0020】
この実施形態では、電荷蓄積膜14の下端部がゲート部3の側壁内に入り込んでいるので、電荷蓄積膜14にホットエレクトロンが捕捉されやすくなる。なお、ゲート部3の上側に、ゲート部3の上面、内側酸化膜13の上端、電荷蓄積膜14の上端および外側酸化膜15の上端を覆うトップ酸化膜を形成してもよい。
メモリセル1への書き込み動作、読み出し動作および消去動作について説明する。メモリセル1への書き込み動作は、たとえば、第1の書き込み動作と、第2の書き込み動作とを含む。また、メモリセル1の読み出し動作は、たとえば、第1の読み出し動作と、第2の読み出し動作とを含む。以下、これらの各動作について説明する。
(a)第1の書き込み動作
ソース領域5bおよびシリコン基板2を接地し、ゲート電極7にたとえば10Vの書込電圧を印加し、ドレイン領域5aにたとえば6Vの電圧(ソースより高い電圧)を印加する。これにより、ソース領域5bからドレイン領域5aへと電子が向かい、ドレイン領域5aの近傍で生じたホットエレクトロンがドレイン側サイドウォール12a内の電荷蓄積膜14に飛び込んで捕捉される。
(b)第2の書き込み動作
ドレイン領域5aおよびシリコン基板2を接地し、ゲート電極7にたとえば10Vの書込電圧を印加し、ソース領域5bにたとえば6Vの電圧(ドレインより高い電圧)を印加する。これにより、ドレイン領域5aからソース領域5bへと電子が向かい、ソース領域5bの近傍で生じたホットエレクトロンがソース側サイドウォール12b内の電荷蓄積膜14に飛び込んで捕捉される。
(c)第1の読み出し動作
ドレイン領域5aおよびシリコン基板2を接地し、ゲート電極7にたとえば3Vの読出電圧を印加し、ソース領域5bにたとえば2Vの電圧(ドレインよりも高い電圧)を印加する。これにより、ソース領域5b近傍に大きな電界がかかる。したがって、ソース側サイドウォール12bの直下に電位障壁があっても(ソース側サイドウォール12bに電子が捕捉されていても)、電子は移動できる。しかし、ドレイン領域5a側には大きな電界がかからないので、ドレイン側サイドウォール12aの直下に電位障壁があると(ドレイン側サイドウォール12aに電子が捕捉されていると)電子が移動できず、電流が流れない。ドレイン側サイドウォール12aの直下に電位障壁がなければ、電子が移動できるので、電流が流れる。これにより、ドレイン側サイドウォール12aの捕捉電子の有無を検出できる。つまり、記憶値が「1」か「0」かを区別できる。
(d)第2の読み出し動作
ソース領域5bおよびシリコン基板2を接地し、ゲート電極7にたとえば3Vの読出電圧を印加し、ドレイン領域5aにたとえば2Vの電圧(ソースよりも高い電圧)を印加する。これにより、ドレイン領域5a近傍に大きな電界がかかる。したがって、ドレイン側サイドウォール12aの直下に電位障壁があっても(ドレイン側サイドウォール12aに電子が捕捉されていても)、電子は移動できる。しかし、ソース領域5b側には大きな電界がかからないので、ソース側サイドウォール12bの直下に電位障壁があると(ソース側サイドウォール12bに電子が捕捉されていると)電子が移動できず、電流が流れない。ソース側サイドウォール12bの直下に電位障壁がなければ、電子が移動できるので、電流が流れる。これにより、ソース側サイドウォール12bの捕捉電子の有無を検出できる。つまり、記憶値が「1」か「0」かを区別できる。
(e)消去動作
シリコン基板2を接地し、ゲート電極7にたとえば−6Vの負電圧(消去電圧)を印加し、ドレイン領域5aに−6Vの負電圧を印加し、ソース領域5bに6Vの正電圧を印加する。これにより、ソース領域5bおよびドレイン領域5aの界面付近で電子と正孔が対生成される。対生成された電子と正孔のうちの正孔が、ゲート電極7側に引かれて両サイドウォール12a,12bに入る。各サイドウォール12a,12bに入った正孔によって、そのサイドウォール12a,12b内のマイナス電荷(捕捉電子)が打ち消される。
【0021】
図2は、前記半導体装置のメモリセル領域の一部を示す模式的な平面図である。図3は、図2のIII-III線に沿う断面図である。図4は、図2のIV-IV線に沿う断面図である。
シリコン基板2の表層部には、直線状に延びた複数の素子分離部20が、所定間隔をおいて互いに平行に形成されている。複数のゲート電極7は、平面視において素子分離部20に直交する方向に、直線状に素子分離部20の長手方向に所定間隔をあけて互いに平行に形成されている。隣り合う素子分離部20の間の領域がアクティブ領域(活性領域)30となる。各素子分離部20の上方には、平面視において素子分離部20の長手方向に延びた直線状のビットライン25が配置されている。素子分離部20は、シリコン基板2の表層部に形成された素子分離トレンチ21と、素子分離トレンチ21の内面に形成されたライナー酸化膜22と、素子分離トレンチ21間のアクティブ領域30が突出するように、素子分離トレンチ21の深さ方向途中まで埋め込まれた絶縁物(たとえば酸化膜)23とを含む。
【0022】
絶縁物23は、素子分離トレンチ21内全体に埋め込まれているのではなく、その深さ途中まで埋め込まれている。このため、隣り合う素子分離部20間のアクティブ領域30の上部の表面積を大きくできる。これにより、ゲート電極7は、平面視におけるアクティブ領域30との重なり領域の面積よりも大きな面積でアクティブ領域30に対向する。したがって、ゲート幅を拡大することができるので、チャネルに大きな電流を流せるようになる。つまり、この実施形態では、メモリセル1に含まれるMOSトランジスタがフィン型トランジスタ構造とされている。
【0023】
メモリセル領域において、シリコン基板2上には、図4に示すように、複数のメモリセル1(ゲート部3)が250nm以下(たとえば、240nm)の一定ピッチで形成されている。ゲート部3の長さ(チャネル幅方向の長さ)は、たとえば、90nm〜100nm程度である。ゲート電極7と直交する方向に隣り合う一対のメモリセル1においては、ゲート部3(ゲート電極7)を中心とするドレイン領域とソース領域との位置が互いに反対になるように形成されている。より具体的には、一方のメモリセル1のドレイン領域と、他方のメモリセル1のソース領域とは共通の不純物拡散領域5a,5bからなる。したがって、隣り合う2つのメモリセル1においては、ドレイン側サイドウォール12aどうしまたはソース側サイドウォール12bどうしが向かい合っている。
【0024】
シリコン基板2上の酸化膜19の表面、サイドウォール12a,12bの表面およびゲート部3の表面には、たとえばSiNからなる窒化膜17が形成されている。窒化膜17の表面上には、たとえばBPSG(Boron Phosphorous Silicate Glass)からなる層間絶縁膜18が形成されている。層間絶縁膜18には、隣り合う2つのメモリセル1によって共有される不純物拡散領域(ドレイン領域5aまたはソース領域5b)をビットライン25に電気的に接続するためのコンタクトプラグ40が貫通して設けられている。
【0025】
コンタクトプラグ40は、バリアメタル膜43と金属プラグ44とを含む。層間絶縁膜18を貫通して形成されたコンタクト孔41の側壁は、層間絶縁膜18より緻密なシール膜42によって覆われている。バリアメタル膜43は、シール膜42の表面およびコンタクト孔41の底面部を覆うように形成されている。金属プラグ44は、バリアメタル膜43に包囲された状態でコンタクト孔41内に埋め込まれている。
【0026】
シール膜42は、たとえばSiNからなり、厚さは5nm〜10nm程度であってもよい。この実施形態では、シール膜42の厚さは約7nmである。バリアメタル膜43は、Ti/TiNの2層構造膜からなっていてもよい。Ti層は、シール膜42に接し、その厚さは30nm程度であってもよい。TiN層は、Ti層上に積層され、その厚さは6nm〜10nm程度であってもよい。金属プラグ44は、たとえばタングステン(W)からなる。金属プラグ44は、たとえば、フッ素を含む原料ガスを用いて、CVD(Chemical Vapor Deposition:化学的気相成長)法により形成される。フッ素を含む原料ガスは、BPSGからなる層間絶縁膜18に対する腐食性を有しているけれども、シール膜42により、層間絶縁膜18の腐食が回避される。
【0027】
この実施形態では、コンタクト孔41の側壁を覆うように、層間絶縁膜18より緻密なシール膜42が形成されているので、その表面が滑らかである。したがって、バリアメタル膜43をシール膜42に密着させることができ、かつバリアメタル膜43は貫通孔のない良好な膜質を有することができる。このため、コンタクトホール41内に金属プラグ44を堆積させるときに、原料ガスがバリアメタル膜43およびシール膜42を透過して、層間絶縁膜18に達するのを防止できる。このため、フッ素を含む原料ガスによって、層間絶縁膜18が腐食したり、金属プラグ44の材料であるタングステンが層間絶縁膜18内に染み出したりするのを防止できる。つまり、層間絶縁膜18とコンタクトプラグ40との間に明瞭な界面を形成できるから、コンタクト間ショート等の異常を抑制できる。
【0028】
図5は、比較例を示す断面図である。図5において、図3の各部に対応する部分には、図3の参照符号を付してある。図5の比較例は、シール膜42を備えていない。つまり、バリアメタル膜43は、層間絶縁膜18を貫通して形成されたコンタクト孔41の側壁に接している。
BPSGからなる層間絶縁膜18は、シール膜42と比較すると、緻密でないので、表面状態が粗い。そのため、バリアメタル膜43と層間絶縁膜18との密着性は必ずしも良くなく、バリアメタル膜43には貫通孔が生じている場合がある。したがって、コンタクトホール41内に金属プラグ44を堆積させるときに、フッ素を含む原料ガスがバリアメタル膜43を透過して、層間絶縁膜18に達するおそれがある。そのため、図5に示すように、原料ガスによる層間絶縁膜18の腐食や、金属プラグ44の材料であるタングステンの層間絶縁膜18内への染み出しが現われる場合がある。このようなタングステンの染み出しが発生すると、コンタクトプラグ40間でショートが発生するおそれがある。
【0029】
図6A〜図6Fは、図2〜図4に示す半導体装置の製造工程の一例を示す模式的な斜視図である。図6G〜図6Iは、図6Fに続く製造工程を順に示す模式的な断面図である。
まず、熱酸化法により、シリコン基板2上に、SiO2からなる図示しないパッド酸化膜(たとえば、10nm厚)が形成される。次に、パッド酸化膜上に、CVD(Chemical Vapor Deposition:化学的気相成長)法により、図示しないマスク用窒化膜(たとえば、80nm厚)が形成される。この後、フォトリソグラフィおよびエッチングにより、マスク用窒化膜およびパッド酸化膜のうち、シリコン基板2に素子分離トレンチ21を形成すべき領域に対応する部分が除去される。そして、マスク用窒化膜およびパッド酸化膜からなるハードマスクを用いて、シリコン基板2がエッチングされることにより、図6Aに示すように、複数本の直線状素子分離トレンチ21(たとえば、深さ180nm)がストライプ状に形成される。
【0030】
次に、素子分離トレンチ21の内面に熱酸化法によりライナー酸化膜22(図3参照。図6には図示せず。)が形成される。続いて、シリコン基板2が窒素雰囲気中で熱処理される。この後、ライナー酸化膜22が薄膜化される。そして、たとえば、HDP(High Density Plasma:高密度プラズマ)−CVD法により、SiO2からなる絶縁物(酸化膜)23が素子分離トレンチ21を含むシリコン基板2上に堆積される。この後、CMP(Chemical Mechanical Polishing:化学的機械的研磨)法により、絶縁物23がその表面から研削される。この絶縁物23の研削は、絶縁物23の表面と、マスク用窒化膜の表面とが面一となるまで続けられる。これにより、図6Bに示すように、素子分離トレンチ21内に絶縁物23が埋め込まれた状態となる。
【0031】
この後、エッチングにより、シリコン基板2上のマスク用窒化膜が除去される。続いて、エッチングにより、シリコン基板2上のパッド酸化膜が除去される。そして、図6Cに示すように、エッチングにより、素子分離トレンチ21内の絶縁物23が掘り下げられる。シリコン基板2の表面から素子分離トレンチ21内の絶縁物23の表面までの深さ(掘り込み量)は、たとえば、26nm程度である。これにより、素子分離部20が形成される。シリコン基板2の表層部における隣り合う素子分離部20の間の領域がアクティブ領域30となる。すなわち、素子分離部20を形成することにより、複数の直線状アクティブ領域30がストライプ状に形成されることになる。
【0032】
次に、図6Dを参照して、シリコン基板2の表面に、たとえば熱酸化法によって、SiO2からなるゲート酸化膜6(たとえば、7nm厚)が形成される。それから、CVD法により、ゲート酸化膜6上に、ポリシリコン層9(たとえば、70nm厚)が形成される。その後、イオン注入法により、ポリシリコン層9に不純物(たとえばP(リン))が導入される。そして、CVD法により、ポリシリコン層9上に、タングステンシリサイド層10(たとえば、100nm厚)が積層される。続いて、CVD法により、タングステンシリサイド層10上に、SiNからなる絶縁層8(たとえば、180nm厚)が形成される。
【0033】
その後、フォトリソグラフィおよびエッチングにより、ゲート酸化膜6、ポリシリコン層9、タングステンシリサイド層10および絶縁層8を含む積層体がパターニングされる。これにより、図6Dに示すように、複数本の直線状ゲート部3がストライプ状に形成される。ゲート部3は、ゲート酸化膜6と、ポリシリコン層9およびタングステンシリサイド層10からなるゲート電極7と、絶縁層8とを含む。
【0034】
次に、図6Eに示すように、イオン注入法により、アクティブ領域30の表層部のうち、各ゲート部3の直下のチャネル領域を挟む領域に、LDD構造を作製するための不純物が導入される。これにより、LDD部4が形成される。その後、各ゲート部3の側壁面およびシリコン基板2の表面を覆うように、たとえばCVD法により、SiO2からなる内側酸化膜13が形成される。この後、フォトリソグラフィおよびエッチングにより、ゲート部3の側壁面上の酸化膜13を残して、シリコン基板2上の酸化膜13が除去される。ゲート部3の側壁面上の酸化膜13が内側酸化膜13となる。エッチングによってシリコン基板2上の酸化膜13が除去される際に、ゲート部3の側壁の下端部表面の酸化膜13およびゲート部3の側壁の下端部の表層部が除去される。これにより、ゲート部3の側壁面の下端部にゲート電極7方向に延びた凹部が形成される。そして、たとえば、LP−CVD(Low Pressure Chemical Vapor Deposition:減圧CVD)法により、内側酸化膜13上およびゲート部3の側壁面の下端部上に、SiNからなる電荷蓄積膜14が形成される。電荷蓄積膜14の下端部は、ゲート部3の側壁面の下端部の凹部に入り込んでいる。
【0035】
次に、図6Fに示すように、たとえばCVD法により、電荷蓄積膜14の側壁面に外側酸化膜15が形成されると同時にシリコン基板2の表面に酸化膜19が形成される。そして、たとえばCVD法により、メモリセル領域の表面全体にSiNからなる窒化膜が形成される。この窒化膜の一部(より具体的には、隣り合うゲート部3の間から露出する酸化膜19の幅方向中央部)がエッチングによって除去されることにより、外側酸化膜15の表面および酸化膜19のゲート部3近傍部分の表面を覆う外側窒化膜16が形成される。これにより、ゲート部3の両側壁には、ONON構造のドレイン側サイドウォール12aおよびソース側サイドウォール12bがそれぞれ形成される。
【0036】
その後、アクティブ領域30の表層部のうち、外側窒化膜16から酸化膜19が露出している部分に対応する領域に、ドレイン領域およびソース領域を作成するための不純物がイオン注入される。これにより、ドレイン領域5aおよびソース領域5bが形成され、LDD部4がLDD部4a,4bに分けられる。続いて、ドレイン領域5aおよびソース領域5bならびにLDD部4a,4bに導入された不純物イオンを活性化するための熱処理が行われる。これにより、メモリセル領域に複数のメモリセル1が形成される。
【0037】
次に、図6Gに示すように、たとえば減圧CVD法により、メモリセル領域の表面全体にエッチングストップ膜として機能する窒化膜17が形成される。この後、CVD法により、窒化膜17上に、BPSGからなる層間絶縁膜18が形成される。そして、CMP法により、層間絶縁膜18が平坦化される。
次に、図6Hに示すように、たとえばプラズマエッチング法により、層間絶縁膜18における隣り合うゲート部3の間に対応する領域に、層間絶縁膜18を貫通するコンタクト孔41が形成される。それから、図6Iに示すように、たとえば減圧CVD法により、コンタクト孔41の側壁を覆うようにSiNからなるシール膜42(たとえば、7nm厚)が形成される。続いて、コンタクト孔内のシール膜42の表面およびコンタクト孔41の底面部を覆うように、Ti/TiNからなる2層構造のバリアメタル層43(たとえば、Ti層は30nm厚、TiN層は6nm〜10nm厚)が形成される。Ti層は、たとえばスパッタ法により形成され、TiN層はたとえばCVD法で形成される。そして、WF6ガスを用いたCVD法により、バリアメタル層43に包囲されたコンタクト孔41内を含む表面全域に、タングステン(W)が成長される。その後、CMP法によって、コンタクト孔41外のタングステン、バリアメタル層43およびシール膜42が除去される。
【0038】
これにより、バリアメタル層43に包囲された状態で、コンタクト孔41内にタングステンからなる金属プラグ44が埋め込まれた構造が得られる。このようにして、層間絶縁膜18内に、層間絶縁膜18を貫通するコンタクトプラグ40が形成される。なお、図6Iは、2つのゲート部3の間のソース領域(一対のメモリセル1によって共通なソース領域)5bに電気的に接続されるコンタクトプラグ40の例を示している。
【0039】
以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、層間絶縁膜18はBPSGで形成されているが、Si02等の他の絶縁膜で形成されていてもよい。また、シール膜41はSiNで形成されているが、たとえばSi02/SiNの積層膜であってもよい。この場合、Si02/SiN積層膜は、その窒化膜(SiN)側をバリアメタル43側に配置してコンタクト孔41の内面に形成されてもよい。また、この発明は、メモリセル以外のコンタクトプラグにも適用することができる。
【0040】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【0041】
1 メモリセル
2 シリコン基板
3 ゲート部
18 層間絶縁膜
40 コンタクトプラグ
41 コンタクトホール
42 シール膜
43 バリアメタル
44 金属プラグ
【特許請求の範囲】
【請求項1】
層間絶縁膜と、
前記層間絶縁膜を貫通して形成されたコンタクト孔の側壁を覆うように形成され、前記層間絶縁膜よりも緻密なシール膜と、
前記シール膜の表面および前記コンタクト孔の底面部を覆うように形成されたバリアメタル膜と、
前記バリアメタル膜に包囲された状態で前記コンタクト孔内に埋め込まれた金属プラグとを含む、半導体装置。
【請求項2】
前記シール膜が窒化膜からなる、請求項1に記載の半導体装置。
【請求項3】
前記層間絶縁膜がBPSGからなる、請求項1または2に記載の半導体装置。
【請求項4】
前記金属プラグが、タングステンからなる、請求項1〜3のいずれか一項に記載の半導体装置。
【請求項5】
250nm以下のピッチで形成された複数のゲート部をさらに含み、
前記コンタクト孔が隣接するゲート部の間に形成されている、請求項1〜4のいずれか一項に記載の半導体装置。
【請求項6】
前記ゲート部が、複数層の積層構造を有している、請求項5に記載の半導体装置。
【請求項7】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通するコンタクト孔を形成する工程と、
前記コンタクト孔の側壁を覆うように、前記層間絶縁膜よりも緻密なシール膜を形成する工程と、
前記シール膜の表面および前記コンタクト孔の底面部を覆うバリアメタル膜を形成する工程と、
前記層間絶縁膜に対する腐食性を有する原料ガスを用いて、前記バリアメタル膜に包囲された状態で前記コンタクト孔内に埋め込まれた金属プラグを形成する工程とを含む、半導体装置の製造方法。
【請求項8】
前記シール膜が窒化膜からなる、請求項7に記載の半導体装置の製造方法。
【請求項9】
前記層間絶縁膜が酸化膜からなり、
前記金属プラグを形成する工程が、フッ素を含む原料ガスを用いて前記金属プラグを形成する工程を含む、請求項7または8に記載の半導体装置の製造方法。
【請求項1】
層間絶縁膜と、
前記層間絶縁膜を貫通して形成されたコンタクト孔の側壁を覆うように形成され、前記層間絶縁膜よりも緻密なシール膜と、
前記シール膜の表面および前記コンタクト孔の底面部を覆うように形成されたバリアメタル膜と、
前記バリアメタル膜に包囲された状態で前記コンタクト孔内に埋め込まれた金属プラグとを含む、半導体装置。
【請求項2】
前記シール膜が窒化膜からなる、請求項1に記載の半導体装置。
【請求項3】
前記層間絶縁膜がBPSGからなる、請求項1または2に記載の半導体装置。
【請求項4】
前記金属プラグが、タングステンからなる、請求項1〜3のいずれか一項に記載の半導体装置。
【請求項5】
250nm以下のピッチで形成された複数のゲート部をさらに含み、
前記コンタクト孔が隣接するゲート部の間に形成されている、請求項1〜4のいずれか一項に記載の半導体装置。
【請求項6】
前記ゲート部が、複数層の積層構造を有している、請求項5に記載の半導体装置。
【請求項7】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通するコンタクト孔を形成する工程と、
前記コンタクト孔の側壁を覆うように、前記層間絶縁膜よりも緻密なシール膜を形成する工程と、
前記シール膜の表面および前記コンタクト孔の底面部を覆うバリアメタル膜を形成する工程と、
前記層間絶縁膜に対する腐食性を有する原料ガスを用いて、前記バリアメタル膜に包囲された状態で前記コンタクト孔内に埋め込まれた金属プラグを形成する工程とを含む、半導体装置の製造方法。
【請求項8】
前記シール膜が窒化膜からなる、請求項7に記載の半導体装置の製造方法。
【請求項9】
前記層間絶縁膜が酸化膜からなり、
前記金属プラグを形成する工程が、フッ素を含む原料ガスを用いて前記金属プラグを形成する工程を含む、請求項7または8に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図6I】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図6I】
【公開番号】特開2012−59958(P2012−59958A)
【公開日】平成24年3月22日(2012.3.22)
【国際特許分類】
【出願番号】特願2010−202369(P2010−202369)
【出願日】平成22年9月9日(2010.9.9)
【出願人】(000116024)ローム株式会社 (3,539)
【Fターム(参考)】
【公開日】平成24年3月22日(2012.3.22)
【国際特許分類】
【出願日】平成22年9月9日(2010.9.9)
【出願人】(000116024)ローム株式会社 (3,539)
【Fターム(参考)】
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