【課題】 従来のＰＤ製造プロセスと同じ工程で大受光径ＰＤの帯域を拡大して、光受信部の高速化を図る。
【解決手段】 受光デバイスは、半導体基板の上方に形成された第１導電型の第１半導体層、前記第１半導体層上の光吸収層、および前記光吸収層上の第２導電型の第２半導体層の積層構造を有する光検出素子と、前記半導体基板の上方で、前記光検出素子に接続されるインダクタと、前記光検出素子で生成された電流を前記インダクタを介して取り出す出力電極と、前記光検出素子にバイアス電極を印加するバイアス印加用電極と、前記インタダクタの金属配線と交差して、前記光検出素子と、前記出力電極又は前記バイアス印加用電極との間を電気的に接続する交差配線と、を含む。 （もっと読む）

【課題】占有面積が小さく、冗長性があり、かつリーク電流の小さい保護回路を提供する。
【解決手段】保護回路は、複数の非線形素子が重畳するように積層され、かつ該非線形素子が電気的に直列接続されている構成であり、該保護回路に含まれる少なくとも一つの非線形素子は、チャネル形成領域に酸化物半導体を用いたトランジスタをダイオード接続した素子であり、他の非線形素子は、チャネル形成領域にシリコンを用いたトランジスタをダイオード接続した素子、または、接合領域にシリコンを用いたダイオードとする。 （もっと読む）

【課題】配線層とビア層との剥離箇所を簡単に特定できる技術を提供する。
【解決手段】第１層配線層のパターンの導体部は、所定の方向Ｘに沿って、複数本、点線状に設けられた導体部と、前記方向Ｘに交差する所定の方向Ｙに沿って、複数本、点線状に設けられた導体部とを具備し、第２層配線層のパターンの導体部は、所定の方向Ｘに沿って、複数本、点線状に設けられた導体部と、前記方向Ｘに交差する所定の方向Ｙに沿って、複数本、点線状に設けられた導体部とを具備し、前記方向Ｘ（方向Ｙ）に沿って設けられた第１層配線層と第２層配線層とは、平面視において、互いに、食い違うように、かつ、全体で、一つの連続した線が描かれるように設けられてなり、第１層配線層と第２層配線層とは、両方向ともに平面視において共通する或る位置において、電気的に接続し一つのラインに沿った一つの導通ラインが構成されている。 （もっと読む）

【課題】高周波配線を含む半導体装置において、エロージョンやディッシングを効果的に防いで半導体装置を安定的に製造するとともに、高周波配線への周囲のダミーメタルからの影響を低減して特性を向上させる。
【解決手段】半導体装置１００は、半導体基板上の多層配線層中に設けられた高周波配線１０２と、多層配線層中の半導体基板と高周波配線１０２が設けられた層との間の第２の配線層１２２ｂに設けられたダミーメタル１０４とを含む。ダミーメタル１０４は、平面視で、高周波配線１０２の外縁で囲まれる第１の領域１０６とその周囲の第２の領域１０８とを含む高周波配線近傍領域１１０と、それ以外の外部領域１１２とにそれぞれ分散配置され、高周波配線近傍領域１１０のダミーメタル１０４間の平均間隔が、外部領域１１２のダミーメタル１０４間の平均間隔よりも広い。 （もっと読む）

【課題】フリップフロップにおけるアクティブ領域のレイアウトの凹凸を低減する。
【解決手段】半導体チップには、クロック領域ＣＲ１、ラッチ領域ＬＲ１およびバッファ領域ＢＲ１が設けられ、クロック領域ＣＲ１にはアクティブ領域ＡＫ５、ＡＫ６が形成され、ラッチ領域ＬＲ１にはアクティブ領域ＡＫ１、ＡＫ２が形成され、バッファ領域ＢＲ１にはアクティブ領域ＡＫ３、ＡＫ４が形成され、アクティブ領域ＡＫ１〜ＡＫ６の幅をそれぞれにおいて均一の幅として分割されている。 （もっと読む）

【課題】半導体装置の電流による配線破壊箇所の予測方法において、解析時間を短縮する。
【解決手段】下層配線１４Ａ，１４Ｂをそれぞれ一つの直列抵抗で、第１の下層ビア１５Ａ，第２の下層ビア１５Ｂを１個の抵抗で、第１の上層ビア１７Ａ、第２の上層ビア１８Ｂを１個の抵抗で、第１及び第２の上層配線１６Ａ，１６Ｂを抵抗ブリッジ回路で、パワートランジスタＴＲを直列抵抗で、それぞれモデリングしてなる解析モデルをモデリング用計算機により生成する。回路シミュレータ３により、解析モデルにおけるパワートランジスタＴＲに電流を供給し、解析モデルにおける各抵抗に流れる電流に基づいて、第１及び第２の下層配線１４Ａ，１４Ｂ、第１及び第２の上層配線１６Ａ，１６Ｂにおける各抵抗の電流密度を計算し、各抵抗の電流密度と、配線破壊を起こす電流密度閾値とを比較器４により比較することにより、配線破壊箇所を予測する。 （もっと読む）

【課題】基体上に形成された絶縁膜中の多層配線層を用いたインダクタの、上下隣接配線間の寄生容量を低減する。
【解決手段】基体１６上の絶縁膜１７中に配設された複数の配線層１８のうち、隣接する少なくとも２つの配線層の各々に形成された一周回の周回配線(A-B又はB-C)を有し、前記少なくとも２つの配線層に形成された前記一周回の周回配線(A-B及びB-C)の一端(B)は相互にビア２で接続され、前記少なくとも２つの配線層に形成された前記一周回の周回配線(A-B及びB-C)は、基体上方から見て基体面内で実質的に同一位置に配設されることを特徴とするインダクタ。 （もっと読む）

【課題】容量素子のＱ値（Ｑｕａｌｉｔｙ Ｆａｃｔｏｒ）特性を向上する。
【解決手段】容量素子は、互いに対向する一対の電極ＥＬ１０、ＥＬ２０と、一対の電極の一方の電極に設けられ、一方の電極の両端部から間隔を置いて配置された第１端子部とＴＥ１０、一対の電極の他方の電極に設けられ、他方の電極の両端部から間隔を置いて配置された第２端子部とＴＥ２０を有している。 （もっと読む）

【課題】ＬＳＩチップの製造コストを低減することが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板に形成され、第１の電源配線を含む第１の電源配線層を備える複数のＬＳＩ領域と、前記半導体基板に形成された第１の電源端子と、前記ＬＳＩ領域の間のダイシングライン領域に、前記ＬＳＩ領域と前記ダイシングライン領域とを区画するダイシングラインに沿って形成され、前記第１の電源配線と前記第１の電源端子とを電気的に接続する第２の電源配線を含む第２の電源配線層と、を備える。少なくとも前記ＬＳＩ領域において、前記第１の電源配線と前記第２の電源配線との境界にバリアメタル膜が形成されている。 （もっと読む）

【課題】製造工程を簡略化することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に薄膜抵抗体１５を構成する金属薄膜およびバリアメタル１６を構成するバリアメタル薄膜を形成する。そして、金属薄膜およびバリアメタル薄膜をパターニングし、薄膜抵抗体１５と当該薄膜抵抗体１５上にバリアメタル膜１６ａを形成する。その後、バリアメタル膜１６ａ上に絶縁膜１７を形成し、絶縁膜１７にバリアメタルエッチング部１６ｂを露出させる開口部１７ａと、コンタクト部を露出させるコンタクトホール１７ｂを形成する。続いて、コンタクトホール１７ｂを介してバリアメタル膜１６ａと電気的に接続される導電性薄膜１８ｃを形成する。その後、導電性薄膜１８ｃのうちバリアメタルエッチング部１６ｂ上に位置する部分をウェットエッチングによってパターニングし、バリアメタル膜１６ａのうちバリアメタルエッチング部１６ｂをパターニングする。 （もっと読む）

【課題】膜厚の薄い抵抗体もつ抵抗素子を形成する際に、抵抗体の断線に対して強い抵抗素子を提供する。
【解決手段】バリアメタル膜とアルミ電極膜からなる積層電極の先端領域を単層のバリアメタル電極とし、並列するバリアメタル電極間に電気的に接続する抵抗体をリフトオフ法にて形成する。 （もっと読む）

【課題】基板を貫通するトレンチによって複数の部分領域に分割されてなる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供する。
【解決手段】基板３０の第１表面Ｓ１から第２表面Ｓ２に亘って、当該基板３０を貫通するように形成されたトレンチ３１ａによって、当該基板３０が複数の部分領域Ｃｅ，Ｃｅａ〜Ｃｅｄ，Ｃｅｋ，Ｃｅｌに分割され、前記複数の部分領域のうち、一部の部分領域Ｃｅａ〜Ｃｅｄの側壁に、第１表面Ｓ１の側から第２表面Ｓ２の側に亘って、当該基板３０より高い導電率を有する導電層３５が形成され、トレンチ３１ａに絶縁体３１ｂが埋め込まれてなる領域分割基板Ａ２０とする。 （もっと読む）

【課題】ビアの信頼性を改良するための技術を提供する。
【解決手段】別の半導体デバイスが、複数の導電性配線（１２−２０）を含む第１層（２１）および第２層（３３）を含み、複数の非機能的ビアパッド（３４）が、第２層または第１層と第２層との間に含まれる。複数のダングリングビア（４０）は、第１層の特定の領域内に含まれる。ダングリングビアは、第１層の１つまたは複数の配線をビアパッドの対応する一つに接続する。 （もっと読む）

【課題】配線溝へのめっきの埋め込み性を安定させることができる半導体装置の製造方法等を提供すること。
【解決手段】実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、めっき処理によって金属膜を埋め込んで検査パターン１０を形成する形成工程と、検査パターン１０の特性を検出する検出工程と、検出工程によって検出された検査パターン１０の特性に基づいて、前記めっき処理の条件を調整する調整工程とを含む。前記形成工程は、３層以上の配線層１１〜１３に亘って形成され、かつ中間層にスタックドビア２２を有するパターンを、前記検査パターン１０として形成する。 （もっと読む）

【課題】ナノ物体を外部電気システムに接続する素子、及びその素子を作る方法を提供する。
【解決手段】特に分子の特性評価に適用される本発明によると、以下を備える素子が作られる：ナノ物体（２）に接続される上部接触パッド（８）を備えた上部層（１６）；外部電気システム（４）に接続される下部接触パッド（１２）を備えた下部層（１８）；前記下部層上にあり、前記下部パッドと接触する電気的貫通ビア（２２）を備えた接着層（２０）；前記接着層と前記上部層の間にあり、前記上部パッドを前記下部パッドに接続するための導電ライン（２５）及び電気的ビア（２６）を備えた少なくとも２つの層（２２、２４）。 （もっと読む）

【課題】ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）が高く、消費電力が少なく、端子数および配線数が少ない回路を提供する。
【解決手段】半導体回路は、複数個のＮＯＴ回路が縦続接続され、最終段のＮＯＴ回路の出力端子と初段のＮＯＴ回路の入力端子とが接続されている。ＮＯＴ回路は、ゲート１１とソース１３とが一体構造で形成され、ゲート１０が入力端子３に接続され、ドレイン１２が出力端子５に接続され、ゲート１１およびソース１３がグランド端子６に接続されたインプレーンダブルゲートトランジスター１と、ゲート２０，２１およびソース２３が一体構造で形成され、ゲート２０，２１およびソース２３がインプレーンダブルゲートトランジスター１のドレイン１２に接続され、ドレイン２２がバイアス端子４に接続された自己バイアス型インプレーントランジスター２とから構成される。 （もっと読む）

【課題】製造コストを増大させずに、半導体集積回路の電源配線、接地配線の電圧降下を減少させる。
【解決手段】半導体チップ１上の第１の方向に延びる電源配線１２Ａが配置され、半導体チップ１上の第２の方向に延びると共に、第２の方向から第１の方向に屈曲し、電源配線１２Ａの一部と重畳する屈曲部２４Ａを有する電源引き出し配線２２Ａが配置されている。また、第１の方向に延びる接地配線１２Ｂが配置され、第２の方向に延びると共に、第２の方向から、第１の方向とは逆方向の第３の方向に屈曲し、接地配線１２Ｂの一部と重畳する屈曲部２４Ｂを有する接地引き出し配線２２Ｂが配置されている。電源引き出し配線２２Ａと接地引き出し配線２２Ｂを覆う第１の層間絶縁膜１３の中には、電源配線１２Ａと屈曲部２４Ａを接続する電源配線ビアコンタクト１４Ａと、接地配線１２Ｂと屈曲部２４Ｂを接続する接地配線ビアコンタクト１４Ｂが配置されている。 （もっと読む）

【課題】銅ヒューズに起因する故障または特性悪化を抑制または防止できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、銅ヒューズ４と、半導体基板１と銅ヒューズ４との間に配置された銅膜からなるシール膜７，８と、銅ヒューズ４よりも上の層に形成された銅以外の金属材料膜からなり、銅ヒューズ４の両端にそれぞれに接続された最上層配線５０１，５０２と、シール膜７，８に結合され、銅ヒューズ４の周囲を取り囲む筒状に形成された銅シールリング６とを含む。 （もっと読む）

【課題】本発明は、光電変換膜が半導体基板上に積層された積層型の半導体装置に関する。
【解決手段】半導体基板と、半導体基板上に形成され、交互に積層された層間絶縁膜と配線層とからなる多層配線層と、多層配線層内において、半導体基板の周縁に沿って環状に形成されたシールリングとを備え、シールリングは、各配線層に形成された環状のシール配線と、各層間絶縁膜に少なくとも１つ形成された環状のシールビアとが積層された構造であり、シールビアを介して積層方向に隣接する少なくとも１組のシール配線では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にあることを特徴とする半導体装置。 （もっと読む）

【課題】ヒューズ（ＦＵＳＥ）を備えた半導体装置の信頼性を向上する。
【解決手段】半導体基板１１の主面上に形成にされた多層配線を構成する層Ｍ１〜Ｍ６のうちの層Ｍ４に設けられた電気溶断型の救済用のヒューズ４ａおよび試験用のヒューズ４ｂと、ヒューズ４ａの近傍であって層Ｍ２および層Ｍ６に設けられた一対の導電板１０ａと、ヒューズ４ｂの近傍であって層Ｍ３および層Ｍ５に設けられた一対の導電板１０ｂとから構成する。ヒューズ４ｂと導電板１０ｂとの間が、ヒューズ４ａと導電板１０ａとの間より近いものとする。 （もっと読む）