【課題】半導体と金属の反応速度を制御してメモリセル領域と周辺回路領域とのシリサイド反応の差による不具合を解消する不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】シリコン基板１の上面にゲート絶縁膜４、第１の導電膜５を形成し、これらをエッチングして素子分離絶縁膜２を埋め込み形成する。電極間絶縁膜６、ゲルマニウム膜７ａを形成する。周辺回路領域のゲート電極ＰＧの電極間絶縁膜６に開口６ａを形成し、この上に多結晶シリコン膜９ａを形成する。ゲート電極ＭＧ、ＰＧおよび容量性素子Ｃａｐの分離加工後に層間絶縁膜１０を埋め込む。多結晶シリコン膜９ａの上部を露出させ、金属膜を形成してシリサイド化をする。この時、メモリセル領域ではシリサイドが速く進行するが、ゲルマニウム膜７ａに達するとジャーマナイド反応は遅くなり、その間に周辺回路領域のシリサイド反応を促進させることができる。 （もっと読む）

【課題】工程数の増加を回避し得る半導体装置及びその製造方法を提供する。
【解決手段】低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される所定領域を除く領域に、所定領域から離間するようにチャネルドープ層２２ｄを形成する工程と、半導体基板１０上にゲート絶縁膜２４を介してゲート電極２６ｄを形成する工程と、ゲート電極の一方の側の半導体基板内に低濃度ソース領域２８ｇを形成し、ゲート電極の他方の側の半導体基板の所定領域に低濃度ドレイン領域２８ｈを形成する工程とを有している。 （もっと読む）

【課題】Ｎ型トランジスタ及びＰ型トランジスタの双方で可及的に製造工程を共通にして、工程数の可及的な削減を図るも、Ｎ型トランジスタ及びＰ型トランジスタの夫々に適合した応力を適宜印加し、トランジスタ性能の大幅な向上を実現する。
【解決手段】Ｎ型トランジスタでは、ゲート電極１４ａ及びサイドウォール絶縁膜１７を覆うようにＮ型領域１０ａの全面に引張応力膜２２を形成し、Ｐ型トランジスタでは、サイドウォール１７絶縁膜上のみに引張応力膜２２を形成し、更にゲート電極１４ｂ及び引張応力膜２２を覆うようにＰ型領域１０ｂの全面に圧縮応力膜２４を形成する。 （もっと読む）

【課題】ポリシリコン抵抗体の上に急速熱酸化処理により形成され、シリサイド化ブロック用酸化膜の一部として用いる熱酸化膜の膜厚が多種のポリシリコン抵抗体間でばらつくことにより、ポリシリコン抵抗体が部分的にシリサイド化されることを回避する。
【解決手段】多種のポリシリコン抵抗体全てにおいて、急速熱酸化処理によりポリシリコン抵抗体上に生成される熱酸化膜の膜厚と、ポリシリコン抵抗体を含む非シリサイド化領域に形成された保護酸化膜の膜厚との和が、シリサイド化ブロック用酸化膜としてのブロック性能を確保するために必要な膜厚以上となるように、保護酸化膜の膜厚を決定する。多種のポリシリコン抵抗体間で急速熱酸化処理により生成される熱酸化膜の膜厚に差が生じる場合でも、熱酸化膜と保護酸化膜とをシリサイド化ブロック用酸化膜として用いることにより、充分なブロック性能を確保することができる。 （もっと読む）

【課題】アクティブマトリクス型の液晶表示装置の画面の大面積化を可能とするゲート電
極とゲート配線を提供することを第１の課題とする。
【解決手段】同一基板上に表示領域と、表示領域の周辺に設けられた駆動回路と、を有し
、表示領域は、第１の薄膜トランジスタを有し、駆動回路は、第２の薄膜トランジスタを
有し、第１の薄膜トランジスタと第２の薄膜トランジスタは、リンがドープされたシリコ
ンでなるゲート電極を有し、ゲート電極は、チャネル形成領域の外側に設けられた接続部
でアルミニウムまたは銅を主成分とする層とタンタル、タングステン、チタン、モリブデ
ンから選ばれた少なくとも１種を主成分とする層とを有する配線と電気的に接続する。 （もっと読む）

【課題】半導体装置の小型化を図ることを課題とする。
【解決手段】炭化珪素基体１と、炭化珪素基体１上に形成された第１導電型のドリフト領域２と、ドリフト領域２の主面に接するようにドリフト領域２内に形成された第２導電型のウェル領域３と、ドリフト領域２の主面に接するようにウェル領域３内に形成された第１導電型のソース領域４と、ドリフト領域２とソース領域４に挟まれたウェル領域３上にゲート絶縁膜５を介して形成されたゲート電極６と、ウェル領域３とソース領域４に接続されたソース電極７と、炭化珪素基体１に接続されたドレイン電極９とを備えたトランジスタと、ドリフト領域２に形成された第２導電型の拡散領域１０からなるアノードと、第２導電型の拡散領域１０内に形成された第１導電型の拡散領域１１からなるカソードとを備え、カソードはゲート電極６に接続されて構成されたダイオード１２とを有することを特徴とする。 （もっと読む）

【課題】不純物拡散領域の抵抗値のばらつきを抑制しうる半導体装置の製造方法を提供する。
【解決手段】半導体層にドーパント不純物を添加し、０．１秒〜１０秒の活性化熱処理を行う。次いで、半導体層にイオン注入を行い、半導体層のドーパント不純物が添加された領域をアモルファス化する。次いで、０．１ミリ秒〜１００ミリ秒の活性化熱処理を行い、アモルファス化した半導体層を再結晶化することにより、半導体層にドーパント不純物の拡散領域を形成する。 （もっと読む）

【課題】シェアードコンタクトを備えた半導体装置において、コンタクトホールの開口不良やコンタクト抵抗の増大を防止しつつ、接合リーク電流の発生に起因する歩留まりの低下を防止する。
【解決手段】半導体基板１００におけるゲート電極１０３の両側にソース／ドレイン領域１０６が形成されている。シェアードコンタクトは、ソース／ドレイン領域１０６とは接続し且つゲート電極１０３とは接続しない下層コンタクト１１３と、下層コンタクト１１３及びゲート電極１０３の双方に接続する上層コンタクト１１８とを有する。 （もっと読む）

【課題】ドレイン耐圧を向上させる半導体装置及びその製造方法を提供すること。
【解決手段】基板１００表面内に第１、第２拡散層２０６を形成する工程と、前記基板上に第１トランジスタを形成する工程と、前記ゲート電極の第１側壁及び第２側壁にそれぞれ第１、第２絶縁膜２０２を形成することにより、前記第１、第２拡散層の表面の一部の領域を被覆する工程と、この第２拡散層上に第３絶縁膜２０３を形成する工程と、前記第１〜第３絶縁膜、ゲート電極２０１、及び前記基板表面をそれぞれ第４絶縁膜２０４で被覆する工程と、前記ゲート電極の表面、及び第３絶縁膜に対して前記第２絶縁膜と前記第３絶縁膜との間の第１領域と相対する第２領域における前記第２拡散層の表面を露出しつつ、前記第１領域における前記第２拡散層の表面が露出しないよう前記第４絶縁膜を除去する工程とを具備する。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその製造方法を提供する。
【解決手段】質量数が比較的小さいドーパント不純物を導入することにより第１のトランジスタ３４ａ及び第２のトランジスタ３４ｂのチャネルドープ層１８を形成する工程と、質量数が比較的大きいドーパント不純物を導入することにより第３のトランジスタ３４ｃのチャネルドープ層２０を形成する工程と、質量数の比較的小さいドーパント不純物を導入することにより第１のトランジスタのポケット領域２６を形成する工程と、質量数の比較的大きいドーパント不純物を導入することにより第２のトランジスタ及び第３のトランジスタのポケット領域３６を形成する工程とを有している。 （もっと読む）

【課題】耐圧の異なるトランジスタが同一半導体基板上に混載されている場合においても、それらのトランジスタの性能が向上するようにストレスライナ膜を構成することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に混載された低耐圧トランジスタおよび高耐圧トランジスタ上に形成するストレスライナ膜１１、１２は、互いに膜質を異ならせることができる。ここで、ストレスライナ膜１１は、低耐圧トランジスタの性能が効果的に改善され、高耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。また、ストレスライナ膜１１は、高耐圧トランジスタの性能が効果的に改善され、低耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。 （もっと読む）

【課題】高速動作が可能な絶縁ゲート型ＦＥＴによる駆動回路で表示装置を形成し、さらに、単位画素当たりの画素電極の面積を小さくしても十分な保持容量が得られるアクティブマトリクス型表示装置を提供することを目的とする。
【解決手段】単結晶半導体を活性層とした絶縁ゲート型電界効果トランジスタによるアクティブマトリクス回路を備えた半導体装置において、前記絶縁ゲート型電界効果トランジスタ上に有機樹脂絶縁層を形成し、該有機樹脂絶縁層上に形成された遮光層と、該遮光層に密接して形成された誘電体層と、前記絶縁ゲート型電界効果トランジスタに接続された光反射性電極とから保持容量を形成する。 （もっと読む）

【課題】素子分離領域が低濃度拡散領域におけるゲート電極近傍の部分より浅い場合に半導体装置の平面寸法の大型化を抑制しつつ素子分離をより確実に行う。
【解決手段】半導体装置１００は、第１導電型の不純物領域（Ｎ型ウェル領域５１）と、第２導電型の低濃度拡散領域（Ｐ型オフセット拡散領域３）を有する複数のＭＯＳトランジスタ（高圧ＰチャネルＭＯＳトランジスタ１１）と、素子分離領域６を有する。低濃度拡散領域は、素子分離領域６に接する第１部分３ａは素子分離領域６と同じ深さであるか又はそれよりも浅く、第１部分３ａよりもゲート電極１側の第２部分３ｂは素子分離領域６よりも深い。更に、第１導電型であり、不純物領域よりも不純物濃度が高く、素子分離領域６の底面と、素子分離領域６に隣接する低濃度拡散領域の各々とに接しているチャネルストッパー領域（Ｎ型チャネルストッパー領域９）を有する。 （もっと読む）

【課題】シリサイドプロセス前にイオン注入を行う半導体装置であって、より確実にＭＩＳＦＥＴにおけるリーク電流の抑制が図れるものを実現する。
【解決手段】マスク層ＲＭによりＰチャネル型ＭＩＳＦＥＴを覆いつつ、Ｎチャネル型ＭＩＳＦＥＴのＮ型ソース領域およびＮ型ドレイン領域に、イオン（F,Si,C,Ge,Ne,Ar,Krのうち少なくとも一種類を含む）を注入する。その後、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴの各ゲート電極、ソース領域およびドレイン領域にシリサイド化（Ni,Ti,Co,Pd,Pt,Erのうち少なくとも一種類を含む）を行う。これにより、Ｐチャネル型ＭＩＳＦＥＴにおいてドレイン−ボディ間オフリーク電流を劣化させること無く、Ｎチャネル型ＭＩＳＦＥＴにおいてドレイン−ボディ間オフリーク電流（基板リーク電流）の抑制が図れる。 （もっと読む）

【課題】微細化されたＭＩＳＦＥＴのゲート電極の加工精度を向上することができる技術を提供する。
【解決手段】シリコン上にニッケルプラチナ合金膜を形成する（Ｓ１０１）。そして、第１加熱処理を実施する（Ｓ１０２）。このとき、第１加熱処理において、加熱温度は２５０℃〜２７０℃であり、加熱時間は３０秒未満である。続いて、未反応のニッケルプラチナ合金膜を除去する（Ｓ１０３）。その後、第２加熱処理を実施する（Ｓ１０４）。このとき、第２加熱処理において、加熱温度は、４５０℃〜６００℃である。 （もっと読む）

【課題】信頼性を損なうことなく更なる集積化を実現し得る半導体装置を提供する。
【解決手段】第１のトランジスタＬ１のゲート電極を含み、第１のコンタクト層４８ａを介して第２のトランジスタＬ２のソース／ドレイン拡散層２０に電気的に接続される、直線状の第１のゲート配線１６ａと、第２のトランジスタＬ２のゲート電極を含み、第２のコンタクト層４８ｂを介して第１のトランジスタのソース／ドレイン拡散層２２に電気的に接続される、第１のゲート配線と平行な直線状の第２のゲート配線１６ｂと、第１のゲート配線及び第２のゲート配線を覆うように形成された絶縁膜であって、第１のゲート配線と第２のトランジスタのソース／ドレイン拡散層とを露出し、長辺方向が第１のゲート配線の長手方向である第１の開口部４６ａが形成された絶縁膜と、第１の開口部内に埋め込まれた第１のコンタクト層とを有している。 （もっと読む）

【課題】ゲート電極の不純物分布のバラツキを抑え、ＳＴＩエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供する。
【解決手段】Ｐ型のシリコン基板１０の一主面１１に、トレンチ２２と絶縁物２４とを有する素子分離領域２５と、素子分離領域２５に囲まれた素子領域１２であって、シリコン基板１０の側面上部１７が、トレンチ２５に露出した素子領域１２を形成し、ゲート絶縁膜４０をシリコン基板１０の上面１４から側面上部１７に延在して形成し、Ｎ^＋型ポリシリコン３２とＮ^＋型ポリシリコン３２の両側のＰ^＋型ポリシリコン３４と、Ｐ^＋型ポリシリコン３４の下側の側面上部１７に沿って設けられたＮ^＋型ポリシリコン３６とを有するゲート電極３０を形成する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のトランジスタ１６０と、第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成され、第１のトランジスタ１６０のゲート電極と、第２のトランジスタ１６２のソース・ドレイン電極とは、電気的に接続され、第１の配線と、第１のトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線と、第１のトランジスタ１６０のドレイン電極とは、電気的に接続され、第３の配線と、第２のトランジスタ１６２のソース・ドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のトランジスタ１６２のゲート電極とは、電気的に接続される。 （もっと読む）

【課題】貼り合わせＳＯＩ基板を使用せずに、容易なプロセスにより、高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】ｐ型のＳｉ基板１上に、一部に空孔４を有するシリコン酸化膜２が設けられ、空孔４を挟んでシリコン酸化膜２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられ、シリコン窒化膜３により素子分離されている。空孔４に自己整合して、ＳＯＩＣ基板５上にゲート酸化膜１０を介してゲート電極１１が設けられ、ゲート電極１１の側壁にサイドウォール１２が設けられ、ＳＯＩＣ基板５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ型ソースドレイン領域（６、９）が設けられ、ｎ型ソースドレイン領域には、バリアメタル１５を有する導電プラグ１６を介してバリアメタル１８を有するＣｕ配線１９が接続されている構造からなるＮチャネルのＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】消費電力の増加を招くことなくオフの状態を実現することのできる半導体装置を提供する。
【解決手段】ゲートに電圧が印加されていない状態でオン状態であるパワー素子と、パワー素子のゲートに第１の電圧を印加するためのスイッチング用の電界効果トランジスタと、パワー素子のゲートに第１の電圧より低い電圧を印加するためのスイッチング用の電界効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ電流が小さい半導体装置である。 （もっと読む）