【課題】歩留まりの低下を抑制する半導体装置及びその製造方法を提供する。
【解決手段】実施の形態の半導体装置１は、配線２０を有する配線層１１ｂと、配線層１１ｂ上に形成された層間絶縁膜２６と、層間絶縁膜２６上に形成され、上部がシリサイド化されたアモルファスシリコン層２７を有するＴＦＴ１４と、ＴＦＴ１４上に、層間絶縁膜４７を介して形成された配線５０を有する配線層１２ａと、層間絶縁膜４７、アモルファスシリコン層２７及び層間絶縁膜２６を貫通し、第１及び第２の配線を電気的に接続するコンタクトプラグ３２と、を備える。 （もっと読む）

【課題】高さのばらつきが低減された埋め込みビット線を有する半導体装置を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板内にビット線とワード線を有する半導体装置の製造方法において、半導体基板をエッチングして第１の方向に延在する第１の溝を形成することによって、複数の第１の半導体ピラーを形成する工程と、第１の半導体ピラーの側面の一部に拡散層を形成する工程と、隣接する前記第１の半導体ピラー間の前記第１の溝に、拡散層に接続するビット線を形成する工程と、第１の半導体ピラーと前記ビット線を覆う第１の絶縁膜を形成する工程と、第１の半導体ピラーの少なくとも一部が露出するように前記第１の絶縁膜に、第１の方向に直交する第２の方向に延在する第２の溝を形成する工程と、露出した第１の半導体ピラー上にエピタキシャル層を成長させて第２の半導体ピラーを形成する工程と、を有することを特徴とする。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】工程を追加せずに、アライメントマークの形成領域におけるゲート電極膜の残渣を低減する。
【解決手段】半導体装置の製造方法は、アライメントマーク１０を有する第１領域Ｒ１と、抵抗体４０が形成される第２領域Ｒ２と、ゲート電極１５が形成される第３領域Ｒ３と、を主面１ａに有する基板の主面１ａ上に、金属材料を含有するゲート電極膜１１を形成する工程を有する。更に、第１及び第２領域Ｒ１、Ｒ２のゲート電極膜１１を等方性エッチングにより除去する工程を有する。更に、ゲート電極膜１１を除去した第２領域Ｒ２と、第３領域Ｒ３と、に導電膜（ポリシリコン膜１３）を成膜する工程を有する。更に、導電膜を成膜する工程の後に、基板の主面１ａ上にフォトレジスト膜を形成し、アライメントマーク１０をアライメントに用いて所定のパターンをフォトレジスト膜に転写する工程を有する。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】基板に形成された絶縁膜をエッチングするとき、絶縁膜の下地に酸素プラズマの悪影響が生ずるのを防止できるエッチング方法を提供する
【解決手段】本発明のエッチング方法は、絶縁膜２２２をプラズマ化させた処理ガスに晒し、絶縁膜２２２を厚さ方向に途中までエッチングする第一のエッチング工程と、第一のエッチング工程の終了後に残存する絶縁膜２２２を酸素プラズマに晒し、残存する絶縁膜２２２の表面に堆積した堆積物を除去する堆積物除去工程と、残存する絶縁膜２２２をプラズマ化させた処理ガスに晒し、残存する絶縁膜２２２をエッチングする第二のエッチング工程と、を備える。 （もっと読む）

【課題】プロセス負荷を軽減するとともに、ＥＯＴを十分に低減するための絶縁膜の薄膜化と、バンドエッジ近傍の仕事関数を有するゲート構造とを実現した半導体装置を提供する。
【解決手段】基板１０１の異なる領域に形成されたｐ型トランジスタ１００ａ及びｎ型トランジスタ１００ｂを備える半導体装置１００であって、ｐ型トランジスタ１００ａは、基板１０１上方に形成された、第１高誘電率材料からなる第１高誘電率膜１０６ａと、第１高誘電率膜１０６ａ上方に形成された、全体が金属によりシリサイド化された第１フルシリサイド電極１０７ａとを備え、ｎ型トランジスタ１００ｂは、基板１０１上方に形成された、第２高誘電率材料が添加された第１高誘電率材料からなる第２高誘電率膜１０６ｂと、第２高誘電率膜１０６ｂ上方に形成された、全体が金属によりシリサイド化された第２フルシリサイド電極１０７ｂとを備える。 （もっと読む）

【課題】半導体素子の微細化に伴うゲート電極サイズの微細化においても、ゲート電極とチャネル形成領域間のリーク電流が抑制された半導体素子を提供することを課題の一とする。また、小型かつ高性能な半導体装置を提供することを課題の一とする
【解決手段】チャネル形成領域として機能する半導体層上に、ゲート絶縁膜として比誘電率が１０以上の酸化ガリウムを含む絶縁膜を形成し、前記酸化ガリウム上にゲート電極が形成された構造を有する半導体素子を作製することにより、課題の一を解決する。また、前記半導体素子を用いて半導体装置を作製することにより、課題の一を解決する。 （もっと読む）

【課題】ＭＯＳトランジスタのチャネル領域に、基板上に形成した応力膜からより効率的に応力を印加する半導体装置の構造及びその製造方法を提供する。
【解決手段】ＭＯＳトランジスタは、ｎ型またはｐ型のソース・ドレイン領域２１ｅ〜ｈと、素子分離領域２１Ｉからチャネル領域に向かって延在し、ソース・ドレイン領域２１ｅ〜ｈを覆って形成された、引張応力、圧縮応力のいずれかである応力膜２７Ａ、２７Ｂを備える。応力膜２７Ａ，２７Ｂは、ゲート電極２３Ａ，２３Ｂの側壁面に沿って、ただし側壁面からは隙間３２Ａ〜Ｄを介して形成される。ソース・ドレイン領域２１ｅ〜ｈがｎ型である場合、応力膜の応力は引張応力であり、ソース・ドレイン領域２１ｅ〜ｈがｐ型である場合、応力膜の応力は圧縮応力である。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】基板１Ｃは、半導体基板２と絶縁層３と半導体層４とが積層されたＳＯＩ領域１Ａと、半導体基板２で構成されたバルク領域１Ｂとを有しており、ＳＯＩ領域１Ａの半導体層４に形成されたＭＩＳＦＥＴは、チャネル領域に不純物が導入されておらず、バルク領域１Ｂの半導体基板２に形成されたＭＩＳＦＥＴは、チャネル領域に不純物が導入されている。ＳＯＩ領域１ＡのＭＩＳＦＥＴを形成する際には、ＭＩＳＦＥＴのチャネル領域に不純物が導入されないようにし、ウエル領域形成用のイオン注入とチャネルドープイオン注入とハローイオン注入とは行なわない。バルク領域１ＢのＭＩＳＦＥＴを形成する際には、ウエル領域形成用のイオン注入とチャネルドープイオン注入とハローイオン注入とを行う。 （もっと読む）

【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの両者において、キャリア移動度を高めて高い性能を実現する半導体装置を提供する。
【解決手段】半導体基板の第１領域及び第２領域において第１ゲート絶縁膜及び第１ゲート電極（１６，１７）を形成し、第１ゲート電極の両側部における半導体基板中にソースドレイン領域を形成し、ソースドレイン領域の導電性不純物を活性化し、第１ゲート電極を被覆して全面に半導体基板に応力を印加するストレスライナー膜（２７，２８）を形成し、少なくとも第１領域に形成された部分のストレスライナー膜は残しながら第２領域における第１ゲート電極の上部部分のストレスライナー膜を除去し、第２領域における第１ゲート電極の上部を露出させて第１ゲート電極を全て除去して第２ゲート電極形成用溝Ｔを形成し、第２ゲート電極形成用溝内に第２ゲート電極（３１，３２）を形成する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】規則的に配列した複数の微細な開口部ＯＰを有するフィルタＦＬを通過したイオンビーム２２をレンズ２６で収束して半導体ウエハ１Ｗに照射することにより、チャネルドープイオン注入を行なう。この際、フィルタＦＬには、イオンビーム２２と同じ極性の電圧を印加する。フィルタＦＬの開口部ＯＰの中央部に向かって入射した不純物イオンは、そのまま直進して開口部ＯＰを通過することができるが、フィルタＦＬの開口部ＯＰの中央部以外の領域に向かって入射する不純物イオンは、フィルタＦＬによる電場によって進行方向が曲げられて、開口部ＯＰを通過することができない。このため、半導体ウエハ１Ｗに注入された不純物イオンは、規則的な配列を有したものとなり、ＭＩＳＦＥＴのしきい値電圧のばらつきを抑制できる。 （もっと読む）

【課題】サリサイド構造を有するＭＩＳ型電界効果トランジスタにおいて、ゲート電極とソース・ドレインコンタクトとの間の短絡を防止する。
【解決手段】ゲート電極１７５上にはシリサイド層２３０が形成されている。シリサイド層２３０の上面は、シリサイド層２３０の中央から両端に向けて低くなっており、当該両端におけるシリサイド層２３０の上面の高さは、オフセットスペーサ１８０の高さ以下である。 （もっと読む）

【課題】本発明はゲート構造物として高誘電率を有する物質として、高誘電率を有する物質からなるゲート絶縁膜を含む半導体装置及びその製造方法に関する。
【解決手段】半導体装置及びその製造方法において、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含むことを特徴とする。 （もっと読む）

【課題】占有面積を増大させずに、電源投入開始後のチップ動作時にＥＳＤ保護素子で発生するリーク電流を低減することができるＥＳＤ保護素子を提供する。
【解決手段】電源ライン及び接地ラインを含む電子回路が形成された半導体基板１０と、半導体基板１０において電源ライン（Ｖｄｄ）及び接地ライン（Ｖｓｓ）間に設けられ、サイリスタＳＣＲ及びサイリスタを駆動するトリガーダイオードＴＤを含む静電気放電保護素子とを有し、トリガーダイオードは、半導体基板１０に形成されたアノード拡散層２２と、アノード拡散層２２から離間して半導体基板１０に形成されたカソード拡散層２１と、アノード拡散層２２及びカソード拡散層２１間において半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１７とを有し、外部電源に接続された外部端子（パッド電極２７）がゲート電極１７に電気的に接続されている構成とする。 （もっと読む）

【課題】簡単な方法で、閾値電圧の異なる複数の薄膜トランジスタを形成することができる薄膜トランジスタ基板の製造方法を提供する。
【解決手段】アルミニウム膜からなる第１導電層１０ａとチタン膜からなる第２導電層１０ｂとにより構成される第２ゲート電極１０を形成する工程と、エッチングにより、チタン膜を除去して、アルミニウム膜により構成され、第２ゲート電極１０の厚みよりも小さい厚みを有する第１ゲート電極１１を形成する工程と、液状の酸化物半導体材料を塗布し、酸化物半導体材料を焼結させることにより、酸化物半導体層を形成する工程と、酸化物半導体層をエッチングによりパターニングして、第１チャネル領域Ｃａを有する第１酸化物半導体層１３ａと、第１チャネル領域Ｃａの厚みＴ_５より小さい厚みＴ_６を有する第２チャネル領域Ｃｂを有する第２酸化物半導体層１３ｂを形成する工程とを少なくとも備える。 （もっと読む）

【課題】良好な特性を有し且つ微細化を実現した半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、平面状シリコン層２１２上の柱状シリコン層２０８、柱状シリコン層２０８の底部領域に形成された第１のｎ^＋型シリコン層１１３、柱状シリコン層２０８の上部領域に形成された第２のｎ^＋型シリコン層１４４、第１及び第２のｎ^＋型シリコン層１１３，１４４の間のチャネル領域の周囲に形成されたゲート絶縁膜１４０、ゲート絶縁膜１４０の周囲に形成され第１の金属シリコン化合物層１５９ａを有するゲート電極２１０、ゲート電極２１０と平面状シリコン層２１２の間に形成された絶縁膜１２９ａ、柱状シリコン層２０８の上部側壁に形成された絶縁膜サイドウォール２２３、平面状シリコン層２１２に形成された第２の金属シリコン化合物層１６０、及び第２のｎ^＋型シリコン層１４４上に形成されたコンタクト２１６を備える。 （もっと読む）

【課題】アーチファクト縁部を利用してリバースエンジニアを混乱させる半導体デバイスおよび半導体デバイスを製造する方法を提供する。
【解決手段】輪郭を管理した導電性材料の層を配置して、デバイスが実際には動作不能であるときに、動作可能なデバイスのような導電性材料のアーチファクト縁部を形成する。実際に形成されるデバイスの特徴を示さないアーチファクト縁部を提供することにより、集積回路構造をカムフラージュするたの技術および構造である。 （もっと読む）

【課題】アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】界面キャリア層ＳＣＬを構成する電子の移動抑制手段として、ＭＩＳＦＥＴＱ_Ｎ１とＭＩＳＦＥＴＱ_Ｎ２の間に電極層ＥＬを設けて電極層ＥＬと界面キャリア層ＳＣＬとの間に容量素子Ｃを形成する手段をとっている。そして、この容量素子Ｃの上部電極となる電極層ＥＬに正電位を印加することにより、電極層ＥＬに相対する界面キャリア層ＳＣＬの電子を固定している。 （もっと読む）