偽装トランジスタをカムフラージュするためのシリコンブロックプロセスステップの使用
【課題】アーチファクト縁部を利用してリバースエンジニアを混乱させる半導体デバイスおよび半導体デバイスを製造する方法を提供する。
【解決手段】輪郭を管理した導電性材料の層を配置して、デバイスが実際には動作不能であるときに、動作可能なデバイスのような導電性材料のアーチファクト縁部を形成する。実際に形成されるデバイスの特徴を示さないアーチファクト縁部を提供することにより、集積回路構造をカムフラージュするたの技術および構造である。
【解決手段】輪郭を管理した導電性材料の層を配置して、デバイスが実際には動作不能であるときに、動作可能なデバイスのような導電性材料のアーチファクト縁部を形成する。実際に形成されるデバイスの特徴を示さないアーチファクト縁部を提供することにより、集積回路構造をカムフラージュするたの技術および構造である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体として、集積回路（ＩＣ）および半導体デバイス、ならびにリバースエンジニアが半導体デバイスがどのように機能しているかを理解することを困難にするカムフラージュ技術を利用した集積回路および半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
本願は、参照によりその内容を本明細書に組み込む、２００２年１１月２２日出願の米国仮特許出願第６０／４２８６３４号の特典を請求するものである。
【０００３】
本願は、「Ｃｉｒｃｕｉｔ Ｐｒｏｔｅｃｔｉｏｎ Ｉｍｐｌｅｍｅｎｔｅｄ Ｕｓｉｎｇ ａ Ｄｏｕｂｌｅ Ｐｏｌｙｓｉｌｉｃｏｎ Ｌａｙｅｒ ＣＭＯＳ Ｐｒｏｃｅｓｓ」と題する、Ｊ．Ｐ．Ｂａｕｋｕｓ、Ｌａｐ Ｗａｉ ＣｈｏｗおよびＷ．Ｃ．Ｃｌａｒｋによる２００１年１月１１日出願の同時係属の米国特許出願第０９／７５８７９２号に関する。
【０００４】
本発明は、本願の発明者うちの数名による、以下の米国特許に関する。
【０００５】
（１）米国特許第５８６６９３３号、第５７８３３７５号、第６２９４８１６号は、トランジスタ間に埋め込んだ（したがって隠れており埋設されている）配線によって複数のトランジスタをＣＭＯＳ回路内で接続することを教示している。この埋込み配線は、ｐ＋およびｎ＋のソース／ドレインマスクを修正することによって形成される。これらの埋込み相互接続を使用して、３入力ＡＮＤまたＯＲ回路を、リバースエンジニアにほぼ同じであるように見せる。また、相互接続を埋設することにより、リバースエンジニアがトランジスタ間の接続性を解明し、それによりそれらの機能を解明するのに、ＩＣをさらに内部まで検査せざるを得なくなる。
【０００６】
（２）米国特許第５７８３８４６号、第５９３０６６３号、第６０６４１１０号は、ソースドレイン埋込みマスクを修正して、トランジスタ間の埋込み接続配線中にギャップを形成することを教示している。ギャップの長さは、おおよそ使用しているＣＭＯＳ技術の最小フィーチャサイズである。このギャップをある種類のインプラントで「充填」すると、配線は導通するが、別の種類のインプラントで「充填」すると、配線は導通しない。この意図的なギャップは、「チャネルブロック」と呼ばれる。リバースエンジニアは、使用しているＣＭＯＳプロセスの最小フィーチャサイズでインプラントタイプを解析することによって接続性を判定せざるを得なくなる。
【０００７】
（３）米国特許第６１１７７６２号は、リバースエンジニアリングから半導体集積回路を保護する方法および装置を教示している。複数の半導体活性領域が基板上に形成され、これら半導体活性領域のうちの少なくとも１つの活性領域の上、および選択した基板領域の上に、シリサイド層が形成される。シリサイド層は、この少なくとも１つの活性領域を別の活性領域と接続する。
【０００８】
複雑な集積回路および半導体デバイスの作製は、熟練した技術者がデバイスの設計に長時間かかわることになるので、費用のかかる作業になる可能性がある。さらに、集積回路は、ソフトウェアをファームウェアの形で符号化して記憶する読取り専用メモリおよび／またはＥＥＰＲＯＭを含む可能性がある。さらに、集積回路は、情報の暗号化などの用途に使用されることが多い。暗号化情報を機密に保つためには、リバースエンジニアリングからデバイスを保護しなければならない。このように、集積回路およびその他の半導体デバイスをリバースエンジニアリングから保護する様々な理由が考えられる。
【０００９】
リバースエンジニアを寄せ付けないために、集積回路のリバースエンジニアリングをさらに困難にするための様々な技術が当技術分野で既知である。１つの技術は、トランジスタ間の接続の特定を困難にして、リバースエンジニアが各トランジスタ（特にＣＭＯＳデバイスの各ＣＭＯＳトランジスタ対）の綿密な分析を行わざるを得なくなるようにし、かつ集積回路のリバースエンジニアリングを行うのに自動回路／パターン認識技術を用いることができないようにするものである。集積回路は数十万から数百万個ものトランジスタを有することがあるので、リバースエンジニアが１つのデバイスの各トランジスタを綿密に分析せざるを得ないようにすると、そのデバイスのリバースエンジニアリングを行うことを効果的に断念させることができる。
【００１０】
半導体デバイスの製造中には、シリサイドなどの導電層が使用されることが多い。現在のＣＭＯＳ加工では、特に０．５μｍ未満の最小フィーチャサイズでは、シリサイド層を利用して、ゲート接点、ソース接点およびドレイン接点の導電性を向上させる。通常の設計基準によれば、ソース／ドレイン領域を生じる任意の活性領域はシリサイド化される。
【００１１】
あるリバースエンジニアリング技術では、化学機械研磨（ＣＭＰ）またはそのほかのエッチング処理によって完成品のＩＣのディレイヤリングを行う。条件によっては、エッチング処理により、各領域が、シリサイドが基板上に形成された箇所であるのか、あるいはシリサイドが基板上に形成されていない箇所、すなわちシリサイドブロックマスクステップで規定された領域、およびポリシリコンゲートなどの構造によってシリサイド層の基板上への堆積が妨げられた領域であるのかが、識別される。いくつかの種類のエッチングでは、シリサイドと純粋なシリコンの間のエッチングレートの差によって幾何学的形状に観測可能な差が生じるので、これらの領域を区別することができる。シリサイド領域と非シリサイド領域に注目することにより、リバースエンジニアは、デバイスの機能を適当に想定することができる。その後、この情報をデータベースに格納しておけば、その他の同様のデバイスを自動的に分類することができる。
【００１２】
リバースエンジニアリングに対するいくつかの保護方法は、化学機械研磨（ＣＭＰ）やその他のエッチング技術など、いくつかのリバースエンジニアリング技術から発見されることもある。例えば、図１ａは、エッチング後の、米国特許出願第０９／７５８７９２号に従って作成された偽装トランジスタの考えられる上面図である。この偽装トランジスタの製造では、通常の設計基準に従って、図１ｂに示すように、シリサイドブロックマスクによって、活性領域１２、１６を完全に覆い、かつ必要に応じてゲート層１４も覆うようにシリサイド層１５を配置することができる。ゲート層１４は、ポリシリコン層にすることができる。ＣＭＰプロセス中に、ゲート層１４は除去されることになり、これにより図１ａに示すような上面図が得られることになる。図示のように、シリサイド層縁部１８は、ゲート縁部１１、１３と整列しているため、リバースエンジニアには、ゲート縁部１１、１３に沿って線が１本しか見えない。
【００１３】
以下で述べるように、この偽装トランジスタの上面図は、真のトランジスタの上面図とは異なるので、この違いにより、このトランジスタが真のトランジスタではないことが分かる。
【００１４】
図２ａおよび図２ｂに示すように、機能トランジスタまたは真のトランジスタでは、ゲート層１４に隣接して形成される側壁スペーサ１９が存在するので、シリサイド層縁部１８’はポリシリコンゲート層１４からオフセットされている。通常は、ゲート層１４を形成した後、側壁スペーサを形成する前に、低不純物密度（ＬＤＤ）インプラント１０を形成する。側壁スペーサ１９を形成した後で、通常は活性領域１２および１６を基板内に形成する。形成した活性領域１２および１６によってＬＤＤインプラントの大部分が満たされるので、実際には、ＬＤＤインプラント１０の側壁スペーサ１９の下に位置する部分だけが残ることになる。通常は、シリサイドなどの導電層は、活性領域１２、１６およびゲート層１４の上に配置される。ゲート層１４および側壁スペーサ１９は、それらの領域でシリサイドが基板上に堆積することを妨げる。したがって、真のトランジスタでは、アーチファクト縁部１８’は、ゲート層１４の縁部１１、１３から離隔して、それらとほぼ平行に位置している。したがって、上面図を調べることにより、ポリシリコンゲート１４の縁部１１、１３から離隔してそれとほぼ平行に位置するアーチファクト縁部１８’が存在しないことから、この領域に最初に配置されていた構造が、実際にはリバースエンジニアを混乱させるための偽装トランジスタであったとリバースエンジニアが判断することができる可能性がある。この場合、リバースエンジニアは、ゲート層１４の縁部１１、１３から離隔してそれとほぼ平行に位置するシリサイド層のアーチファクト縁部１８’が存在しないことを偽装トランジスタであることを示す証拠として認識するように、コンピュータソフトウェアをプログラムすることもできる。当業者なら、図１ｂはゲート領域１４に隣接した活性領域１２、１６を示し、図２ｂはゲート領域１４に隣接したＬＤＤインプラント１０が示しているが、ＬＤＤインプラント１０と活性領域１２、１６のドーピングレベルが異なっているとリバースエンジニアが判定することは、不可能ではないにしても、きわめて困難であることを理解するであろう。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】米国特許第５８６６９３３号明細書
【特許文献２】米国特許第５７８３３７５号明細書
【特許文献３】米国特許第６２９４８１６号明細書
【特許文献４】米国特許第５７８３８４６号明細書
【特許文献５】米国特許第５９３０６６３号明細書
【特許文献６】米国特許第６０６４１１０号明細書
【特許文献７】米国特許第６１１７７６２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１６】
したがって、アーチファクト縁部を利用してリバースエンジニアを混乱させる半導体デバイスおよび半導体デバイスを製造する方法を提供することが必要とされている。実際に形成されるデバイスの特徴を示さないアーチファクト縁部を提供することにより、リバースエンジニアはさらに混乱し、デバイスの実際の構成と、ひいてはその機能について間違った結論を得ることになる。
【課題を解決するための手段】
【００１７】
本発明の一態様は、リバースエンジニアリングをより困難にすることであり、特に、その下の処理および回路の特徴を示さないアーチファクトを形成することにより、リバースエンジニアリングプロセス中に現れるアーチファクトを調査するリバースエンジニアを混乱させることである。
【００１８】
本発明の別の態様は、リバースエンジニアリングから保護する回路の機能を修正したり追加したりすることに頼るものではなく、また、いかなる処理ステップまたは機器を追加することも必要としないものである。むしろ、基本回路の処理時間を長くすることも、また基本回路を複雑にすることもない合理的な方法で、極めて効果的にリバースエンジニアリングを防止する。
【００１９】
本明細書に挙げられている発明者等は、この技術分野、すなわち集積回路デバイスのリバースエンジニアリングをより困難にするための集積回路デバイスのカムフラージュに関する技術分野において、以前に既に特許出願を行い、特許を受けている。本発明を、上記の以前の米国特許に開示の技術と併せて使用することにより、リバースエンジニアをさらに混乱させることができる。
【００２０】
本発明は、当該のチップ上でごく稀にしか用いられない。したがって、リバースエンジニアは、非常に注意深く各トランジスタまたは各接続を調べなければならなくなる。リバースエンジニアは、「干し草の山の針を探す」という諺を実行しなければならないことになる。
【００２１】
本発明の別の態様は、半導体デバイスを製造する方法であって、導電層ブロックマスクを修正して、リバースエンジニアの判断を誤らせる当該デバイスの真の構造を示さないリバースエンジニアリングアーチファクトを生じる方法である。
【００２２】
本発明の一態様は、第１のゲート層縁部および第２のゲート層縁部を有するゲート層と、第１のゲート層縁部に隣接して配置される第１の活性領域と、第２のゲート層縁部に隣接して配置される第２の活性領域と、第１のアーチファクト縁部および第２のアーチファクト縁部を有する、部分的に第１の活性領域および前記第２の活性領域の上に形成される導電層とを含む、カムフラージュを施された回路構造であって、導電層の第１のアーチファクト縁部が第１のゲート層縁部からオフセットされており、導電層の第２のアーチファクト縁部が第２のゲート層縁部からオフセットされている、カムフラージュを施された回路構造を提供することである。
【００２３】
本発明の別の態様は、リバースエンジニアを混乱させる方法であって、少なくとも１つの活性領域を有する、側壁スペーサを備えない偽装半導体デバイスを提供するステップと、側壁スペーサを備えない偽装半導体デバイスの導電層のアーチファクト縁部が、側壁スペーサを備えた真の半導体デバイスの導電層のアーチファクト縁部を擬態するように前記少なくとも１つの活性領域を部分的に覆う導電層を形成するステップとを含む方法である。
【００２４】
本発明の別の態様は、集積回路構造をカムフラージュする方法であって、複数の活性領域を有する集積回路構造を形成するステップと、導電層ブロックマスクを形成することにより、側壁スペーサを備えない動作不能回路構造および側壁スペーサを備えた動作可能回路構造で同じ相対位置に位置する導電層のアーチファクト縁部を形成するステップとを含む方法である。
【００２５】
本発明の別の態様は、集積回路の設計を保護する方法であって、偽装トランジスタの製造中に使用されるシリサイドブロックマスクを、該偽装トランジスタのシリサイド層の縁部が真のトランジスタのシリサイド層の縁部とほぼ同じ相対位置に配置されるように修正するステップと、該集積回路を製造するステップとを含む方法である。
【００２６】
本発明の別の態様は、第１のゲート層縁部および第２のゲート層縁部を有するゲート層と、単一の加工ステップで第１のゲート層縁部のすぐ隣に形成される、幅を有する第１の活性領域と、単一の加工ステップで第２のゲート層縁部のすぐ隣に形成される、幅を有する第２の活性領域と、第１のアーチファクト縁部および第２のアーチファクト縁部を有し、かつ第１の活性領域および第２の活性領域の上に形成された導電層であり、第１の活性領域の上に形成された導電層の幅が第１の活性領域の幅より小さく、第２の活性領域の上に形成された導電層の幅が第２の活性領域の幅より小さい導電層とを含む、回路構造である。
【００２７】
本発明の別の態様は、デバイスの少なくとも１つの活性領域を１加工ステップで形成するステップであり、少なくとも１つの活性領域が幅を有するステップと、該少なくとも１つの活性領域を部分的に覆うように導電層を形成するステップとを含む、回路機能を隠す方法であって、導電層の幅が該少なくとも１つの活性領域の幅より小さい方法である。
本発明の第１の特徴は以下の通りである：
集積回路のカムフラージュを施された回路構造であって、
第１のゲート層縁部および第２のゲート層縁部を有するゲート層と、
前記第１のゲート層縁部に隣接して配置される第１の活性領域と、
前記第２のゲート層縁部に隣接して配置される第２の活性領域と、
第１のアーチファクト縁部および第２のアーチファクト縁部を有する導電層であって、前記第１の活性領域および前記第２の活性領域を部分的に覆うように形成されるところの導電層とを含み、
前記導電層の前記第１のアーチファクト縁部と前記第１のゲート層縁部とが、第１のオフセットを形成しており、前記導電層の前記第２のアーチファクト縁部と前記第２のゲート層縁部とが、第２のオフセットを形成しており、前記第１のオフセットおよび前記第２のオフセットは、側壁スペーサによって形成されていないことを特徴とする回路構造。
本発明の第２の特徴は以下の通りである：
前記第１の活性領域がソース領域であり、前記第２の活性領域がドレイン領域である、第１の特徴に記載のカムフラージュを施された回路構造。
本発明の第３の特徴は以下の通りである：
前記第１のオフセットおよび前記第２のオフセットがそれぞれ幅を有し、前記幅は、集積回路の通常の側壁スペーサの幅とほぼ等しい、第１の特徴に記載のカムフラージュを施された回路構造。
本発明の第４の特徴は以下の通りである：
前記導電層がシリサイド層であり、前記ゲート層がポリシリコン層である、第１の特徴に記載のカムフラージュを施された回路構造。
本発明の第５の特徴は以下の通りである：
前記回路構造が、偽装トランジスタである、第１から第４の特徴のいずれか１つに記載のカムフラージュを施された回路構造。
本発明の第６の特徴は以下の通りである：
リバースエンジニアを混乱させる方法であって、
少なくとも１つの活性領域を有する、側壁スペーサを備えない偽装半導体デバイスを提供するステップと、
側壁スペーサを備えない前記偽装半導体デバイスの前記導電層のアーチファクト縁部が、側壁スペーサを備えた半導体デバイスの導電層のアーチファクト縁部を擬態するように、前記少なくとも１つの活性領域を部分的に覆う導電層を形成するステップと
を含む方法。
本発明の第７の特徴は以下の通りである：
導電層がシリサイド層である、第６の特徴に記載の方法。
本発明の第８の特徴は以下の通りである：
前記偽装半導体デバイスが、ポリシリコンゲートを有する偽装トランジスタであり、導電層を形成するステップが、前記導電層のアーチファクト縁部が前記ポリシリコンゲートの縁部からオフセットされるように導電層ブロックマスクを修正するステップを含む、第６または第７の特徴に記載の方法。
本発明の第９の特徴は以下の通りである：
前記導電層のアーチファクト縁部と前記ポリシリコンゲートの前記縁部との間のオフセットが、側壁スペーサの幅とほぼ等しい、第８の特徴に記載の方法。
本発明の第１０の特徴は以下の通りである：
動作不能回路構造をカムフラージュする方法であって、
複数の活性領域を有する動作不能回路構造を形成するステップと、
導電層ブロックマスクを形成して、側壁スペーサを備えない前記動作不能回路構造のための同一の相対位置に、側壁スペーサを備えた動作可能回路として配置される導電層のアーチファクト縁部を形成するステップと
を含む方法。
本発明の第１１の特徴は以下の通りである：
導電層がシリサイド層である、第１０の特徴に記載の方法。
本発明の第１２の特徴は以下の通りである：
集積回路の設計を保護する方法であって、
偽装トランジスタの製造中に使用されるシリサイドブロックマスクを修正して、前記偽装トランジスタのシリサイド層の縁部を、真のトランジスタのシリサイド層の縁部とほぼ同じ相対位置に配置するステップと、
前記集積回路を製造するステップと
を含む方法。
本発明の第１３の特徴は以下の通りである：
第１のゲート層縁部および第２のゲート層縁部を有するゲート層と、
前記第１のゲート層縁部のすぐ隣に形成される、幅を有する単一の領域である第１の活性領域と、
前記第２のゲート層縁部のすぐ隣に形成される、幅を有する単一の領域である第２の活性領域と、
第１のアーチファクト縁部および第２のアーチファクト縁部を有し、そして、前記第１の活性領域および前記第２の活性領域の上に形成された導電層であって、前記第１の活性領域の上に形成された前記導電層の幅が前記第１の活性領域の前記幅より小さく、前記第２の活性領域の上に形成された前記導電層の幅が前記第２の活性領域の前記幅より小さく、それにより第１および第２のゲート層縁部に隣接しているが、これから離隔したアーチファクト縁部を形成するところの導電層と
を含む回路構造。
本発明の第１４の特徴は以下の通りである：
前記導電層の幅と前記第１の活性領域の幅との差が、側壁スペーサの幅とほぼ等しい、第１３の特徴に記載の回路構造。
本発明の第１５の特徴は以下の通りである：
前記回路が動作不能である、第１３または第１４の特徴に記載の回路構造。
本発明の第１６の特徴は以下の通りである：
回路の回路機能を隠す方法であって、
デバイスの少なくとも１つの活性領域を単一の加工ステップで形成するステップであって、前記少なくとも１つの活性領域が幅を有しているところのステップと、
前記少なくとも１つの活性領域を部分的に覆うように導電層を形成するステップとを含み、
前記導電層の幅を前記少なくとも１つの活性領域の幅より小さくして、リバースエンジニアリング技術が施されたときに、前記導電層が、前記回路の動作方式が従来通りであれば、従来通りに予測される位置にアーチファクト縁部を生じ、前記回路が、前記少なくとも１つの活性領域の幅によって、予測不能な形で機能するところの方法。
本発明の第１７の特徴は以下の通りである：
前記デバイスが動作不能である、第１６の特徴に記載の方法。
本発明の第１８の特徴は以下の通りである：
前記少なくとも１つの活性領域の幅と前記導電層の幅との間の差が、側壁スペーサの幅とほぼ等しい、第１６または第１７の特徴に記載の方法。
【図面の簡単な説明】
【００２８】
【図１ａ】全ての金属層および酸化物層を偽装トランジスタから除去した後にリバースエンジニアが見ることができるシリサイド層のアーチファクト縁部を示す図である。
【図１ｂ】偽装トランジスタの断面図である。
【図２ａ】従来技術による、全ての金属層および酸化物層を真のトランジスタから除去した後にリバースエンジニアが見ることができるシリサイド層のアーチファクト縁部を示す図である。
【図２ｂ】従来技術による真のトランジスタの断面図である。
【図３ａ】本発明の一実施形態による、全ての金属層および酸化物層を偽装トランジスタから除去した後にリバースエンジニアが見ることができるシリサイド層のアーチファクト縁部を示す図である。
【図３ｂ】本発明の一実施形態による、偽装トランジスタの断面図である。
【図４】本発明の一実施形態で使用されるシリサイド層ブロックマスクの一例を示す図である。
【発明を実施するための形態】
【００２９】
次に、本発明の実施形態を示す添付の図面を参照しながら、より詳細に本発明を説明する。本発明は、これとは異なる数多くの形態で実施することができ、本明細書に記載の実施形態に限定されないものとして解釈されたい。
【００３０】
当技術分野では、数多くの半導体デバイスの製造方法が周知である。以下の説明は、リバースエンジニアを混乱させるために半導体デバイスの製造中に使用される導電層ブロックマスクを修正することに注目して行う。この説明は、当技術分野で周知の半導体製造の全てを詳細に説明するものではない。
【００３１】
リバースエンジニアを混乱させるために、その他のリバースエンジニアリング検出防止技術を用いて製造されたデバイスをリバースエンジニアが検査したときに見えるシリサイド層のアーチファクト縁部の配置を変更する。いくつかのリバースエンジニアリング検出防止技術においては、偽装トランジスタすなわち動作不能なトランジスタを、真のトランジスタすなわち動作可能なトランジスタとともに使用する。いくつかの偽装トランジスタは、図１ｂに示すように側壁スペーサ１９を備えずに製造されるが、それらに対応する真のトランジスタは、図２ｂに示すように、側壁スペーサ１９を備えることが多い。上から見ると、大抵のリバースエンジニアリング技術によれば、これらの偽装トランジスタは、動作可能なトランジスタと同じように見える。しかし、化学機械研磨（ＣＭＰ）やその他のエッチング処理など、いくつかのリバースエンジニアリング技術により、シリサイド層のアーチファクト縁部から、リバースエンジニアリング検出防止技術が分かってしまうこともある。図１ａに示すように、いくつかの動作不能なトランジスタでは、シリサイド層１５のアーチファクト縁部１８がゲート層１４の縁部１１、１３と一致している。しかし、図２ａに示す動作可能なトランジスタでは、シリサイド層１５のアーチファクト縁部１８’は、側壁スペーサ１９の幅の分だけゲート層１４の縁部１１、１３からオフセットされている。
【００３２】
図３ａは、本発明による偽装トランジスタの上面図であり、図３ｂは、この偽装トランジスタの断面図である。図３ａは、ゲート層１４の縁部１１、１３と一致していない導電層１５のアーチファクト縁部１８”を示している。図４に示す導電層ブロックマスク２１は、シリサイド層１５が活性領域１２、１６を完全に覆うことを防止するように修正されることが好ましい。導電層１５は、部分的に第１の活性領域１２および第２の活性領域１６を覆うように形成される。その結果として、導電層１５は、活性領域１２、１６の断面幅１２１、１６１より小さい断面幅１５１を有する。したがって、ＣＭＰやその他のエッチング処理などのリバースエンジニアリングプロセスが用いられたときに、導電層１５のアーチファクト縁部１８”は、このトランジスタが偽装トランジスタであることを示さない。そのかわりに、図３ａに示すように、アーチファクト縁部１８”は、まるで側壁スペーサが存在しているかのように、ゲート層１４から距離１７だけオフセットされている。この距離１７は、通常の側壁スペーサ１つ分の幅にほぼ等しいことが好ましい。したがって、リバースエンジニアは、導電層１５のアーチファクト縁部１８の位置に基づいて、トランジスタが真のトランジスタであるのか偽装トランジスタであるのかを判定することができなくなる。
【００３３】
導電層ブロックマスク２１が、デバイスのフィーチャサイズによって様々な修正を必要とすることは、当業者なら理解するであろう。導電層１５のアーチファクト縁部１８”とゲート層１４の縁部１１、１３の間のオフセットの距離１７は、デバイスのフィーチャサイズによって異なる側壁スペーサの幅とほぼ等しいことが好ましい。側壁スペーサ１９の幅とオフセット１７の幅の差は、用いるプロセスの製造許容差の範囲内でなければならず、したがって、オフセット１７と側壁スペーサ１９の幅とは、ほぼ等しくなる。例えば、０．３５μｍ技術では、側壁スペーサの幅は焼く０．０９μｍである。通常のＣＭＯＳプロセスでは、導電層１５はシリサイドとなるが、ゲート層１４はポリシリコンとなる。デバイスのフィーチャサイズに関わらず、これらのマスクを配置する者は、偽装トランジスタの導電層１５のアーチファクト縁部１８”を、真のトランジスタの導電層１５のアーチファクト縁部１８’とほぼ同じ相対位置で配置しなければならないことは、当業者なら理解するであろう。したがって、リバースエンジニアは、導電層１５のアーチファクト縁部１８を利用して、当該トランジスタが真のトランジスタであるのか偽装トランジスタであるのかを判定することができなくなる。
【００３４】
さらに、本発明により製造される偽装トランジスタは、複数トランジスタ回路を完全に使用不能にするためではなく、当該回路を予測できない形で、または直感的に認識できない形で機能させるために使用されることが好ましい。例えば、リバースエンジニアにはＯＲゲートであるように見えるものが、実際にはＡＮＤゲートとして機能することができる、といったことである。あるいは、反転入力であるように見えるものが、実際には非反転入力である、ということもある。考えられる可能性は無数にあり、ほぼ確実にリバースエンジニアは混乱し、この技術を利用した集積回路デバイスをリバースエンジニアリングする方法を見つけることを断念することになる。
【００３５】
特定の好ましい実施形態に関連して本発明について説明したが、当業者ならその修正形態も思いつくであろう。したがって、本発明は、添付の特許請求の範囲によって特に必要とされる場合を除き、開示の実施形態に限定されるものではない。
【技術分野】
【０００１】
本発明は、全体として、集積回路（ＩＣ）および半導体デバイス、ならびにリバースエンジニアが半導体デバイスがどのように機能しているかを理解することを困難にするカムフラージュ技術を利用した集積回路および半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
本願は、参照によりその内容を本明細書に組み込む、２００２年１１月２２日出願の米国仮特許出願第６０／４２８６３４号の特典を請求するものである。
【０００３】
本願は、「Ｃｉｒｃｕｉｔ Ｐｒｏｔｅｃｔｉｏｎ Ｉｍｐｌｅｍｅｎｔｅｄ Ｕｓｉｎｇ ａ Ｄｏｕｂｌｅ Ｐｏｌｙｓｉｌｉｃｏｎ Ｌａｙｅｒ ＣＭＯＳ Ｐｒｏｃｅｓｓ」と題する、Ｊ．Ｐ．Ｂａｕｋｕｓ、Ｌａｐ Ｗａｉ ＣｈｏｗおよびＷ．Ｃ．Ｃｌａｒｋによる２００１年１月１１日出願の同時係属の米国特許出願第０９／７５８７９２号に関する。
【０００４】
本発明は、本願の発明者うちの数名による、以下の米国特許に関する。
【０００５】
（１）米国特許第５８６６９３３号、第５７８３３７５号、第６２９４８１６号は、トランジスタ間に埋め込んだ（したがって隠れており埋設されている）配線によって複数のトランジスタをＣＭＯＳ回路内で接続することを教示している。この埋込み配線は、ｐ＋およびｎ＋のソース／ドレインマスクを修正することによって形成される。これらの埋込み相互接続を使用して、３入力ＡＮＤまたＯＲ回路を、リバースエンジニアにほぼ同じであるように見せる。また、相互接続を埋設することにより、リバースエンジニアがトランジスタ間の接続性を解明し、それによりそれらの機能を解明するのに、ＩＣをさらに内部まで検査せざるを得なくなる。
【０００６】
（２）米国特許第５７８３８４６号、第５９３０６６３号、第６０６４１１０号は、ソースドレイン埋込みマスクを修正して、トランジスタ間の埋込み接続配線中にギャップを形成することを教示している。ギャップの長さは、おおよそ使用しているＣＭＯＳ技術の最小フィーチャサイズである。このギャップをある種類のインプラントで「充填」すると、配線は導通するが、別の種類のインプラントで「充填」すると、配線は導通しない。この意図的なギャップは、「チャネルブロック」と呼ばれる。リバースエンジニアは、使用しているＣＭＯＳプロセスの最小フィーチャサイズでインプラントタイプを解析することによって接続性を判定せざるを得なくなる。
【０００７】
（３）米国特許第６１１７７６２号は、リバースエンジニアリングから半導体集積回路を保護する方法および装置を教示している。複数の半導体活性領域が基板上に形成され、これら半導体活性領域のうちの少なくとも１つの活性領域の上、および選択した基板領域の上に、シリサイド層が形成される。シリサイド層は、この少なくとも１つの活性領域を別の活性領域と接続する。
【０００８】
複雑な集積回路および半導体デバイスの作製は、熟練した技術者がデバイスの設計に長時間かかわることになるので、費用のかかる作業になる可能性がある。さらに、集積回路は、ソフトウェアをファームウェアの形で符号化して記憶する読取り専用メモリおよび／またはＥＥＰＲＯＭを含む可能性がある。さらに、集積回路は、情報の暗号化などの用途に使用されることが多い。暗号化情報を機密に保つためには、リバースエンジニアリングからデバイスを保護しなければならない。このように、集積回路およびその他の半導体デバイスをリバースエンジニアリングから保護する様々な理由が考えられる。
【０００９】
リバースエンジニアを寄せ付けないために、集積回路のリバースエンジニアリングをさらに困難にするための様々な技術が当技術分野で既知である。１つの技術は、トランジスタ間の接続の特定を困難にして、リバースエンジニアが各トランジスタ（特にＣＭＯＳデバイスの各ＣＭＯＳトランジスタ対）の綿密な分析を行わざるを得なくなるようにし、かつ集積回路のリバースエンジニアリングを行うのに自動回路／パターン認識技術を用いることができないようにするものである。集積回路は数十万から数百万個ものトランジスタを有することがあるので、リバースエンジニアが１つのデバイスの各トランジスタを綿密に分析せざるを得ないようにすると、そのデバイスのリバースエンジニアリングを行うことを効果的に断念させることができる。
【００１０】
半導体デバイスの製造中には、シリサイドなどの導電層が使用されることが多い。現在のＣＭＯＳ加工では、特に０．５μｍ未満の最小フィーチャサイズでは、シリサイド層を利用して、ゲート接点、ソース接点およびドレイン接点の導電性を向上させる。通常の設計基準によれば、ソース／ドレイン領域を生じる任意の活性領域はシリサイド化される。
【００１１】
あるリバースエンジニアリング技術では、化学機械研磨（ＣＭＰ）またはそのほかのエッチング処理によって完成品のＩＣのディレイヤリングを行う。条件によっては、エッチング処理により、各領域が、シリサイドが基板上に形成された箇所であるのか、あるいはシリサイドが基板上に形成されていない箇所、すなわちシリサイドブロックマスクステップで規定された領域、およびポリシリコンゲートなどの構造によってシリサイド層の基板上への堆積が妨げられた領域であるのかが、識別される。いくつかの種類のエッチングでは、シリサイドと純粋なシリコンの間のエッチングレートの差によって幾何学的形状に観測可能な差が生じるので、これらの領域を区別することができる。シリサイド領域と非シリサイド領域に注目することにより、リバースエンジニアは、デバイスの機能を適当に想定することができる。その後、この情報をデータベースに格納しておけば、その他の同様のデバイスを自動的に分類することができる。
【００１２】
リバースエンジニアリングに対するいくつかの保護方法は、化学機械研磨（ＣＭＰ）やその他のエッチング技術など、いくつかのリバースエンジニアリング技術から発見されることもある。例えば、図１ａは、エッチング後の、米国特許出願第０９／７５８７９２号に従って作成された偽装トランジスタの考えられる上面図である。この偽装トランジスタの製造では、通常の設計基準に従って、図１ｂに示すように、シリサイドブロックマスクによって、活性領域１２、１６を完全に覆い、かつ必要に応じてゲート層１４も覆うようにシリサイド層１５を配置することができる。ゲート層１４は、ポリシリコン層にすることができる。ＣＭＰプロセス中に、ゲート層１４は除去されることになり、これにより図１ａに示すような上面図が得られることになる。図示のように、シリサイド層縁部１８は、ゲート縁部１１、１３と整列しているため、リバースエンジニアには、ゲート縁部１１、１３に沿って線が１本しか見えない。
【００１３】
以下で述べるように、この偽装トランジスタの上面図は、真のトランジスタの上面図とは異なるので、この違いにより、このトランジスタが真のトランジスタではないことが分かる。
【００１４】
図２ａおよび図２ｂに示すように、機能トランジスタまたは真のトランジスタでは、ゲート層１４に隣接して形成される側壁スペーサ１９が存在するので、シリサイド層縁部１８’はポリシリコンゲート層１４からオフセットされている。通常は、ゲート層１４を形成した後、側壁スペーサを形成する前に、低不純物密度（ＬＤＤ）インプラント１０を形成する。側壁スペーサ１９を形成した後で、通常は活性領域１２および１６を基板内に形成する。形成した活性領域１２および１６によってＬＤＤインプラントの大部分が満たされるので、実際には、ＬＤＤインプラント１０の側壁スペーサ１９の下に位置する部分だけが残ることになる。通常は、シリサイドなどの導電層は、活性領域１２、１６およびゲート層１４の上に配置される。ゲート層１４および側壁スペーサ１９は、それらの領域でシリサイドが基板上に堆積することを妨げる。したがって、真のトランジスタでは、アーチファクト縁部１８’は、ゲート層１４の縁部１１、１３から離隔して、それらとほぼ平行に位置している。したがって、上面図を調べることにより、ポリシリコンゲート１４の縁部１１、１３から離隔してそれとほぼ平行に位置するアーチファクト縁部１８’が存在しないことから、この領域に最初に配置されていた構造が、実際にはリバースエンジニアを混乱させるための偽装トランジスタであったとリバースエンジニアが判断することができる可能性がある。この場合、リバースエンジニアは、ゲート層１４の縁部１１、１３から離隔してそれとほぼ平行に位置するシリサイド層のアーチファクト縁部１８’が存在しないことを偽装トランジスタであることを示す証拠として認識するように、コンピュータソフトウェアをプログラムすることもできる。当業者なら、図１ｂはゲート領域１４に隣接した活性領域１２、１６を示し、図２ｂはゲート領域１４に隣接したＬＤＤインプラント１０が示しているが、ＬＤＤインプラント１０と活性領域１２、１６のドーピングレベルが異なっているとリバースエンジニアが判定することは、不可能ではないにしても、きわめて困難であることを理解するであろう。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】米国特許第５８６６９３３号明細書
【特許文献２】米国特許第５７８３３７５号明細書
【特許文献３】米国特許第６２９４８１６号明細書
【特許文献４】米国特許第５７８３８４６号明細書
【特許文献５】米国特許第５９３０６６３号明細書
【特許文献６】米国特許第６０６４１１０号明細書
【特許文献７】米国特許第６１１７７６２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１６】
したがって、アーチファクト縁部を利用してリバースエンジニアを混乱させる半導体デバイスおよび半導体デバイスを製造する方法を提供することが必要とされている。実際に形成されるデバイスの特徴を示さないアーチファクト縁部を提供することにより、リバースエンジニアはさらに混乱し、デバイスの実際の構成と、ひいてはその機能について間違った結論を得ることになる。
【課題を解決するための手段】
【００１７】
本発明の一態様は、リバースエンジニアリングをより困難にすることであり、特に、その下の処理および回路の特徴を示さないアーチファクトを形成することにより、リバースエンジニアリングプロセス中に現れるアーチファクトを調査するリバースエンジニアを混乱させることである。
【００１８】
本発明の別の態様は、リバースエンジニアリングから保護する回路の機能を修正したり追加したりすることに頼るものではなく、また、いかなる処理ステップまたは機器を追加することも必要としないものである。むしろ、基本回路の処理時間を長くすることも、また基本回路を複雑にすることもない合理的な方法で、極めて効果的にリバースエンジニアリングを防止する。
【００１９】
本明細書に挙げられている発明者等は、この技術分野、すなわち集積回路デバイスのリバースエンジニアリングをより困難にするための集積回路デバイスのカムフラージュに関する技術分野において、以前に既に特許出願を行い、特許を受けている。本発明を、上記の以前の米国特許に開示の技術と併せて使用することにより、リバースエンジニアをさらに混乱させることができる。
【００２０】
本発明は、当該のチップ上でごく稀にしか用いられない。したがって、リバースエンジニアは、非常に注意深く各トランジスタまたは各接続を調べなければならなくなる。リバースエンジニアは、「干し草の山の針を探す」という諺を実行しなければならないことになる。
【００２１】
本発明の別の態様は、半導体デバイスを製造する方法であって、導電層ブロックマスクを修正して、リバースエンジニアの判断を誤らせる当該デバイスの真の構造を示さないリバースエンジニアリングアーチファクトを生じる方法である。
【００２２】
本発明の一態様は、第１のゲート層縁部および第２のゲート層縁部を有するゲート層と、第１のゲート層縁部に隣接して配置される第１の活性領域と、第２のゲート層縁部に隣接して配置される第２の活性領域と、第１のアーチファクト縁部および第２のアーチファクト縁部を有する、部分的に第１の活性領域および前記第２の活性領域の上に形成される導電層とを含む、カムフラージュを施された回路構造であって、導電層の第１のアーチファクト縁部が第１のゲート層縁部からオフセットされており、導電層の第２のアーチファクト縁部が第２のゲート層縁部からオフセットされている、カムフラージュを施された回路構造を提供することである。
【００２３】
本発明の別の態様は、リバースエンジニアを混乱させる方法であって、少なくとも１つの活性領域を有する、側壁スペーサを備えない偽装半導体デバイスを提供するステップと、側壁スペーサを備えない偽装半導体デバイスの導電層のアーチファクト縁部が、側壁スペーサを備えた真の半導体デバイスの導電層のアーチファクト縁部を擬態するように前記少なくとも１つの活性領域を部分的に覆う導電層を形成するステップとを含む方法である。
【００２４】
本発明の別の態様は、集積回路構造をカムフラージュする方法であって、複数の活性領域を有する集積回路構造を形成するステップと、導電層ブロックマスクを形成することにより、側壁スペーサを備えない動作不能回路構造および側壁スペーサを備えた動作可能回路構造で同じ相対位置に位置する導電層のアーチファクト縁部を形成するステップとを含む方法である。
【００２５】
本発明の別の態様は、集積回路の設計を保護する方法であって、偽装トランジスタの製造中に使用されるシリサイドブロックマスクを、該偽装トランジスタのシリサイド層の縁部が真のトランジスタのシリサイド層の縁部とほぼ同じ相対位置に配置されるように修正するステップと、該集積回路を製造するステップとを含む方法である。
【００２６】
本発明の別の態様は、第１のゲート層縁部および第２のゲート層縁部を有するゲート層と、単一の加工ステップで第１のゲート層縁部のすぐ隣に形成される、幅を有する第１の活性領域と、単一の加工ステップで第２のゲート層縁部のすぐ隣に形成される、幅を有する第２の活性領域と、第１のアーチファクト縁部および第２のアーチファクト縁部を有し、かつ第１の活性領域および第２の活性領域の上に形成された導電層であり、第１の活性領域の上に形成された導電層の幅が第１の活性領域の幅より小さく、第２の活性領域の上に形成された導電層の幅が第２の活性領域の幅より小さい導電層とを含む、回路構造である。
【００２７】
本発明の別の態様は、デバイスの少なくとも１つの活性領域を１加工ステップで形成するステップであり、少なくとも１つの活性領域が幅を有するステップと、該少なくとも１つの活性領域を部分的に覆うように導電層を形成するステップとを含む、回路機能を隠す方法であって、導電層の幅が該少なくとも１つの活性領域の幅より小さい方法である。
本発明の第１の特徴は以下の通りである：
集積回路のカムフラージュを施された回路構造であって、
第１のゲート層縁部および第２のゲート層縁部を有するゲート層と、
前記第１のゲート層縁部に隣接して配置される第１の活性領域と、
前記第２のゲート層縁部に隣接して配置される第２の活性領域と、
第１のアーチファクト縁部および第２のアーチファクト縁部を有する導電層であって、前記第１の活性領域および前記第２の活性領域を部分的に覆うように形成されるところの導電層とを含み、
前記導電層の前記第１のアーチファクト縁部と前記第１のゲート層縁部とが、第１のオフセットを形成しており、前記導電層の前記第２のアーチファクト縁部と前記第２のゲート層縁部とが、第２のオフセットを形成しており、前記第１のオフセットおよび前記第２のオフセットは、側壁スペーサによって形成されていないことを特徴とする回路構造。
本発明の第２の特徴は以下の通りである：
前記第１の活性領域がソース領域であり、前記第２の活性領域がドレイン領域である、第１の特徴に記載のカムフラージュを施された回路構造。
本発明の第３の特徴は以下の通りである：
前記第１のオフセットおよび前記第２のオフセットがそれぞれ幅を有し、前記幅は、集積回路の通常の側壁スペーサの幅とほぼ等しい、第１の特徴に記載のカムフラージュを施された回路構造。
本発明の第４の特徴は以下の通りである：
前記導電層がシリサイド層であり、前記ゲート層がポリシリコン層である、第１の特徴に記載のカムフラージュを施された回路構造。
本発明の第５の特徴は以下の通りである：
前記回路構造が、偽装トランジスタである、第１から第４の特徴のいずれか１つに記載のカムフラージュを施された回路構造。
本発明の第６の特徴は以下の通りである：
リバースエンジニアを混乱させる方法であって、
少なくとも１つの活性領域を有する、側壁スペーサを備えない偽装半導体デバイスを提供するステップと、
側壁スペーサを備えない前記偽装半導体デバイスの前記導電層のアーチファクト縁部が、側壁スペーサを備えた半導体デバイスの導電層のアーチファクト縁部を擬態するように、前記少なくとも１つの活性領域を部分的に覆う導電層を形成するステップと
を含む方法。
本発明の第７の特徴は以下の通りである：
導電層がシリサイド層である、第６の特徴に記載の方法。
本発明の第８の特徴は以下の通りである：
前記偽装半導体デバイスが、ポリシリコンゲートを有する偽装トランジスタであり、導電層を形成するステップが、前記導電層のアーチファクト縁部が前記ポリシリコンゲートの縁部からオフセットされるように導電層ブロックマスクを修正するステップを含む、第６または第７の特徴に記載の方法。
本発明の第９の特徴は以下の通りである：
前記導電層のアーチファクト縁部と前記ポリシリコンゲートの前記縁部との間のオフセットが、側壁スペーサの幅とほぼ等しい、第８の特徴に記載の方法。
本発明の第１０の特徴は以下の通りである：
動作不能回路構造をカムフラージュする方法であって、
複数の活性領域を有する動作不能回路構造を形成するステップと、
導電層ブロックマスクを形成して、側壁スペーサを備えない前記動作不能回路構造のための同一の相対位置に、側壁スペーサを備えた動作可能回路として配置される導電層のアーチファクト縁部を形成するステップと
を含む方法。
本発明の第１１の特徴は以下の通りである：
導電層がシリサイド層である、第１０の特徴に記載の方法。
本発明の第１２の特徴は以下の通りである：
集積回路の設計を保護する方法であって、
偽装トランジスタの製造中に使用されるシリサイドブロックマスクを修正して、前記偽装トランジスタのシリサイド層の縁部を、真のトランジスタのシリサイド層の縁部とほぼ同じ相対位置に配置するステップと、
前記集積回路を製造するステップと
を含む方法。
本発明の第１３の特徴は以下の通りである：
第１のゲート層縁部および第２のゲート層縁部を有するゲート層と、
前記第１のゲート層縁部のすぐ隣に形成される、幅を有する単一の領域である第１の活性領域と、
前記第２のゲート層縁部のすぐ隣に形成される、幅を有する単一の領域である第２の活性領域と、
第１のアーチファクト縁部および第２のアーチファクト縁部を有し、そして、前記第１の活性領域および前記第２の活性領域の上に形成された導電層であって、前記第１の活性領域の上に形成された前記導電層の幅が前記第１の活性領域の前記幅より小さく、前記第２の活性領域の上に形成された前記導電層の幅が前記第２の活性領域の前記幅より小さく、それにより第１および第２のゲート層縁部に隣接しているが、これから離隔したアーチファクト縁部を形成するところの導電層と
を含む回路構造。
本発明の第１４の特徴は以下の通りである：
前記導電層の幅と前記第１の活性領域の幅との差が、側壁スペーサの幅とほぼ等しい、第１３の特徴に記載の回路構造。
本発明の第１５の特徴は以下の通りである：
前記回路が動作不能である、第１３または第１４の特徴に記載の回路構造。
本発明の第１６の特徴は以下の通りである：
回路の回路機能を隠す方法であって、
デバイスの少なくとも１つの活性領域を単一の加工ステップで形成するステップであって、前記少なくとも１つの活性領域が幅を有しているところのステップと、
前記少なくとも１つの活性領域を部分的に覆うように導電層を形成するステップとを含み、
前記導電層の幅を前記少なくとも１つの活性領域の幅より小さくして、リバースエンジニアリング技術が施されたときに、前記導電層が、前記回路の動作方式が従来通りであれば、従来通りに予測される位置にアーチファクト縁部を生じ、前記回路が、前記少なくとも１つの活性領域の幅によって、予測不能な形で機能するところの方法。
本発明の第１７の特徴は以下の通りである：
前記デバイスが動作不能である、第１６の特徴に記載の方法。
本発明の第１８の特徴は以下の通りである：
前記少なくとも１つの活性領域の幅と前記導電層の幅との間の差が、側壁スペーサの幅とほぼ等しい、第１６または第１７の特徴に記載の方法。
【図面の簡単な説明】
【００２８】
【図１ａ】全ての金属層および酸化物層を偽装トランジスタから除去した後にリバースエンジニアが見ることができるシリサイド層のアーチファクト縁部を示す図である。
【図１ｂ】偽装トランジスタの断面図である。
【図２ａ】従来技術による、全ての金属層および酸化物層を真のトランジスタから除去した後にリバースエンジニアが見ることができるシリサイド層のアーチファクト縁部を示す図である。
【図２ｂ】従来技術による真のトランジスタの断面図である。
【図３ａ】本発明の一実施形態による、全ての金属層および酸化物層を偽装トランジスタから除去した後にリバースエンジニアが見ることができるシリサイド層のアーチファクト縁部を示す図である。
【図３ｂ】本発明の一実施形態による、偽装トランジスタの断面図である。
【図４】本発明の一実施形態で使用されるシリサイド層ブロックマスクの一例を示す図である。
【発明を実施するための形態】
【００２９】
次に、本発明の実施形態を示す添付の図面を参照しながら、より詳細に本発明を説明する。本発明は、これとは異なる数多くの形態で実施することができ、本明細書に記載の実施形態に限定されないものとして解釈されたい。
【００３０】
当技術分野では、数多くの半導体デバイスの製造方法が周知である。以下の説明は、リバースエンジニアを混乱させるために半導体デバイスの製造中に使用される導電層ブロックマスクを修正することに注目して行う。この説明は、当技術分野で周知の半導体製造の全てを詳細に説明するものではない。
【００３１】
リバースエンジニアを混乱させるために、その他のリバースエンジニアリング検出防止技術を用いて製造されたデバイスをリバースエンジニアが検査したときに見えるシリサイド層のアーチファクト縁部の配置を変更する。いくつかのリバースエンジニアリング検出防止技術においては、偽装トランジスタすなわち動作不能なトランジスタを、真のトランジスタすなわち動作可能なトランジスタとともに使用する。いくつかの偽装トランジスタは、図１ｂに示すように側壁スペーサ１９を備えずに製造されるが、それらに対応する真のトランジスタは、図２ｂに示すように、側壁スペーサ１９を備えることが多い。上から見ると、大抵のリバースエンジニアリング技術によれば、これらの偽装トランジスタは、動作可能なトランジスタと同じように見える。しかし、化学機械研磨（ＣＭＰ）やその他のエッチング処理など、いくつかのリバースエンジニアリング技術により、シリサイド層のアーチファクト縁部から、リバースエンジニアリング検出防止技術が分かってしまうこともある。図１ａに示すように、いくつかの動作不能なトランジスタでは、シリサイド層１５のアーチファクト縁部１８がゲート層１４の縁部１１、１３と一致している。しかし、図２ａに示す動作可能なトランジスタでは、シリサイド層１５のアーチファクト縁部１８’は、側壁スペーサ１９の幅の分だけゲート層１４の縁部１１、１３からオフセットされている。
【００３２】
図３ａは、本発明による偽装トランジスタの上面図であり、図３ｂは、この偽装トランジスタの断面図である。図３ａは、ゲート層１４の縁部１１、１３と一致していない導電層１５のアーチファクト縁部１８”を示している。図４に示す導電層ブロックマスク２１は、シリサイド層１５が活性領域１２、１６を完全に覆うことを防止するように修正されることが好ましい。導電層１５は、部分的に第１の活性領域１２および第２の活性領域１６を覆うように形成される。その結果として、導電層１５は、活性領域１２、１６の断面幅１２１、１６１より小さい断面幅１５１を有する。したがって、ＣＭＰやその他のエッチング処理などのリバースエンジニアリングプロセスが用いられたときに、導電層１５のアーチファクト縁部１８”は、このトランジスタが偽装トランジスタであることを示さない。そのかわりに、図３ａに示すように、アーチファクト縁部１８”は、まるで側壁スペーサが存在しているかのように、ゲート層１４から距離１７だけオフセットされている。この距離１７は、通常の側壁スペーサ１つ分の幅にほぼ等しいことが好ましい。したがって、リバースエンジニアは、導電層１５のアーチファクト縁部１８の位置に基づいて、トランジスタが真のトランジスタであるのか偽装トランジスタであるのかを判定することができなくなる。
【００３３】
導電層ブロックマスク２１が、デバイスのフィーチャサイズによって様々な修正を必要とすることは、当業者なら理解するであろう。導電層１５のアーチファクト縁部１８”とゲート層１４の縁部１１、１３の間のオフセットの距離１７は、デバイスのフィーチャサイズによって異なる側壁スペーサの幅とほぼ等しいことが好ましい。側壁スペーサ１９の幅とオフセット１７の幅の差は、用いるプロセスの製造許容差の範囲内でなければならず、したがって、オフセット１７と側壁スペーサ１９の幅とは、ほぼ等しくなる。例えば、０．３５μｍ技術では、側壁スペーサの幅は焼く０．０９μｍである。通常のＣＭＯＳプロセスでは、導電層１５はシリサイドとなるが、ゲート層１４はポリシリコンとなる。デバイスのフィーチャサイズに関わらず、これらのマスクを配置する者は、偽装トランジスタの導電層１５のアーチファクト縁部１８”を、真のトランジスタの導電層１５のアーチファクト縁部１８’とほぼ同じ相対位置で配置しなければならないことは、当業者なら理解するであろう。したがって、リバースエンジニアは、導電層１５のアーチファクト縁部１８を利用して、当該トランジスタが真のトランジスタであるのか偽装トランジスタであるのかを判定することができなくなる。
【００３４】
さらに、本発明により製造される偽装トランジスタは、複数トランジスタ回路を完全に使用不能にするためではなく、当該回路を予測できない形で、または直感的に認識できない形で機能させるために使用されることが好ましい。例えば、リバースエンジニアにはＯＲゲートであるように見えるものが、実際にはＡＮＤゲートとして機能することができる、といったことである。あるいは、反転入力であるように見えるものが、実際には非反転入力である、ということもある。考えられる可能性は無数にあり、ほぼ確実にリバースエンジニアは混乱し、この技術を利用した集積回路デバイスをリバースエンジニアリングする方法を見つけることを断念することになる。
【００３５】
特定の好ましい実施形態に関連して本発明について説明したが、当業者ならその修正形態も思いつくであろう。したがって、本発明は、添付の特許請求の範囲によって特に必要とされる場合を除き、開示の実施形態に限定されるものではない。
【特許請求の範囲】
【請求項１】
集積回路のカムフラージュを施された回路構造であって、
第１のゲート層縁部および第２のゲート層縁部を有するゲート層と、
前記第１のゲート層縁部に隣接して配置される第１の活性領域と、
前記第２のゲート層縁部に隣接して配置される第２の活性領域と、
第１のアーチファクト縁部および第２のアーチファクト縁部を有する導電層であって、前記第１の活性領域および前記第２の活性領域を部分的に覆うように形成されるところの導電層とを含み、
前記導電層の前記第１のアーチファクト縁部と前記第１のゲート層縁部とが、第１のオフセットを形成しており、前記導電層の前記第２のアーチファクト縁部と前記第２のゲート層縁部とが、第２のオフセットを形成しており、前記第１のオフセットおよび前記第２のオフセットは、側壁スペーサによって形成されていないことを特徴とする回路構造。
【請求項２】
前記第１の活性領域がソース領域であり、前記第２の活性領域がドレイン領域である、請求項１に記載のカムフラージュを施された回路構造。
【請求項３】
前記第１のオフセットおよび前記第２のオフセットがそれぞれ幅を有し、前記幅は、集積回路の通常の側壁スペーサの幅とほぼ等しい、請求項１に記載のカムフラージュを施された回路構造。
【請求項４】
前記導電層がシリサイド層であり、前記ゲート層がポリシリコン層である、請求項１に記載のカムフラージュを施された回路構造。
【請求項５】
前記回路構造が、偽装トランジスタである、請求項１から４のいずれか１つに記載のカムフラージュを施された回路構造。
【請求項６】
リバースエンジニアを混乱させる方法であって、
少なくとも１つの活性領域を有する、側壁スペーサを備えない偽装半導体デバイスを提供するステップと、
側壁スペーサを備えない前記偽装半導体デバイスの前記導電層のアーチファクト縁部が、側壁スペーサを備えた半導体デバイスの導電層のアーチファクト縁部を擬態するように、前記少なくとも１つの活性領域を部分的に覆う導電層を形成するステップと
を含む方法。
【請求項７】
導電層がシリサイド層である、請求項６に記載の方法。
【請求項８】
前記偽装半導体デバイスが、ポリシリコンゲートを有する偽装トランジスタであり、導電層を形成するステップが、前記導電層のアーチファクト縁部が前記ポリシリコンゲートの縁部からオフセットされるように導電層ブロックマスクを修正するステップを含む、請求項６または７に記載の方法。
【請求項９】
前記導電層のアーチファクト縁部と前記ポリシリコンゲートの前記縁部との間のオフセットが、側壁スペーサの幅とほぼ等しい、請求項８に記載の方法。
【請求項１０】
動作不能回路構造をカムフラージュする方法であって、
複数の活性領域を有する動作不能回路構造を形成するステップと、
導電層ブロックマスクを形成して、側壁スペーサを備えない前記動作不能回路構造のための同一の相対位置に、側壁スペーサを備えた動作可能回路として配置される導電層のアーチファクト縁部を形成するステップと
を含む方法。
【請求項１１】
導電層がシリサイド層である、請求項１０に記載の方法。
【請求項１２】
集積回路の設計を保護する方法であって、
偽装トランジスタの製造中に使用されるシリサイドブロックマスクを修正して、前記偽装トランジスタのシリサイド層の縁部を、真のトランジスタのシリサイド層の縁部とほぼ同じ相対位置に配置するステップと、
前記集積回路を製造するステップと
を含む方法。
【請求項１３】
第１のゲート層縁部および第２のゲート層縁部を有するゲート層と、
前記第１のゲート層縁部のすぐ隣に形成される、幅を有する単一の領域である第１の活性領域と、
前記第２のゲート層縁部のすぐ隣に形成される、幅を有する単一の領域である第２の活性領域と、
第１のアーチファクト縁部および第２のアーチファクト縁部を有し、そして、前記第１の活性領域および前記第２の活性領域の上に形成された導電層であって、前記第１の活性領域の上に形成された前記導電層の幅が前記第１の活性領域の前記幅より小さく、前記第２の活性領域の上に形成された前記導電層の幅が前記第２の活性領域の前記幅より小さく、それにより第１および第２のゲート層縁部に隣接しているが、これから離隔したアーチファクト縁部を形成するところの導電層と
を含む回路構造。
【請求項１４】
前記導電層の幅と前記第１の活性領域の幅との差が、側壁スペーサの幅とほぼ等しい、請求項１３に記載の回路構造。
【請求項１５】
前記回路が動作不能である、請求項１３または１４に記載の回路構造。
【請求項１６】
回路の回路機能を隠す方法であって、
デバイスの少なくとも１つの活性領域を単一の加工ステップで形成するステップであって、前記少なくとも１つの活性領域が幅を有しているところのステップと、
前記少なくとも１つの活性領域を部分的に覆うように導電層を形成するステップとを含み、
前記導電層の幅を前記少なくとも１つの活性領域の幅より小さくして、リバースエンジニアリング技術が施されたときに、前記導電層が、前記回路の動作方式が従来通りであれば、従来通りに予測される位置にアーチファクト縁部を生じ、前記回路が、前記少なくとも１つの活性領域の幅によって、予測不能な形で機能するところの方法。
【請求項１７】
前記デバイスが動作不能である、請求項１６に記載の方法。
【請求項１８】
前記少なくとも１つの活性領域の幅と前記導電層の幅との間の差が、側壁スペーサの幅とほぼ等しい、請求項１６または１７に記載の方法。
【請求項１】
集積回路のカムフラージュを施された回路構造であって、
第１のゲート層縁部および第２のゲート層縁部を有するゲート層と、
前記第１のゲート層縁部に隣接して配置される第１の活性領域と、
前記第２のゲート層縁部に隣接して配置される第２の活性領域と、
第１のアーチファクト縁部および第２のアーチファクト縁部を有する導電層であって、前記第１の活性領域および前記第２の活性領域を部分的に覆うように形成されるところの導電層とを含み、
前記導電層の前記第１のアーチファクト縁部と前記第１のゲート層縁部とが、第１のオフセットを形成しており、前記導電層の前記第２のアーチファクト縁部と前記第２のゲート層縁部とが、第２のオフセットを形成しており、前記第１のオフセットおよび前記第２のオフセットは、側壁スペーサによって形成されていないことを特徴とする回路構造。
【請求項２】
前記第１の活性領域がソース領域であり、前記第２の活性領域がドレイン領域である、請求項１に記載のカムフラージュを施された回路構造。
【請求項３】
前記第１のオフセットおよび前記第２のオフセットがそれぞれ幅を有し、前記幅は、集積回路の通常の側壁スペーサの幅とほぼ等しい、請求項１に記載のカムフラージュを施された回路構造。
【請求項４】
前記導電層がシリサイド層であり、前記ゲート層がポリシリコン層である、請求項１に記載のカムフラージュを施された回路構造。
【請求項５】
前記回路構造が、偽装トランジスタである、請求項１から４のいずれか１つに記載のカムフラージュを施された回路構造。
【請求項６】
リバースエンジニアを混乱させる方法であって、
少なくとも１つの活性領域を有する、側壁スペーサを備えない偽装半導体デバイスを提供するステップと、
側壁スペーサを備えない前記偽装半導体デバイスの前記導電層のアーチファクト縁部が、側壁スペーサを備えた半導体デバイスの導電層のアーチファクト縁部を擬態するように、前記少なくとも１つの活性領域を部分的に覆う導電層を形成するステップと
を含む方法。
【請求項７】
導電層がシリサイド層である、請求項６に記載の方法。
【請求項８】
前記偽装半導体デバイスが、ポリシリコンゲートを有する偽装トランジスタであり、導電層を形成するステップが、前記導電層のアーチファクト縁部が前記ポリシリコンゲートの縁部からオフセットされるように導電層ブロックマスクを修正するステップを含む、請求項６または７に記載の方法。
【請求項９】
前記導電層のアーチファクト縁部と前記ポリシリコンゲートの前記縁部との間のオフセットが、側壁スペーサの幅とほぼ等しい、請求項８に記載の方法。
【請求項１０】
動作不能回路構造をカムフラージュする方法であって、
複数の活性領域を有する動作不能回路構造を形成するステップと、
導電層ブロックマスクを形成して、側壁スペーサを備えない前記動作不能回路構造のための同一の相対位置に、側壁スペーサを備えた動作可能回路として配置される導電層のアーチファクト縁部を形成するステップと
を含む方法。
【請求項１１】
導電層がシリサイド層である、請求項１０に記載の方法。
【請求項１２】
集積回路の設計を保護する方法であって、
偽装トランジスタの製造中に使用されるシリサイドブロックマスクを修正して、前記偽装トランジスタのシリサイド層の縁部を、真のトランジスタのシリサイド層の縁部とほぼ同じ相対位置に配置するステップと、
前記集積回路を製造するステップと
を含む方法。
【請求項１３】
第１のゲート層縁部および第２のゲート層縁部を有するゲート層と、
前記第１のゲート層縁部のすぐ隣に形成される、幅を有する単一の領域である第１の活性領域と、
前記第２のゲート層縁部のすぐ隣に形成される、幅を有する単一の領域である第２の活性領域と、
第１のアーチファクト縁部および第２のアーチファクト縁部を有し、そして、前記第１の活性領域および前記第２の活性領域の上に形成された導電層であって、前記第１の活性領域の上に形成された前記導電層の幅が前記第１の活性領域の前記幅より小さく、前記第２の活性領域の上に形成された前記導電層の幅が前記第２の活性領域の前記幅より小さく、それにより第１および第２のゲート層縁部に隣接しているが、これから離隔したアーチファクト縁部を形成するところの導電層と
を含む回路構造。
【請求項１４】
前記導電層の幅と前記第１の活性領域の幅との差が、側壁スペーサの幅とほぼ等しい、請求項１３に記載の回路構造。
【請求項１５】
前記回路が動作不能である、請求項１３または１４に記載の回路構造。
【請求項１６】
回路の回路機能を隠す方法であって、
デバイスの少なくとも１つの活性領域を単一の加工ステップで形成するステップであって、前記少なくとも１つの活性領域が幅を有しているところのステップと、
前記少なくとも１つの活性領域を部分的に覆うように導電層を形成するステップとを含み、
前記導電層の幅を前記少なくとも１つの活性領域の幅より小さくして、リバースエンジニアリング技術が施されたときに、前記導電層が、前記回路の動作方式が従来通りであれば、従来通りに予測される位置にアーチファクト縁部を生じ、前記回路が、前記少なくとも１つの活性領域の幅によって、予測不能な形で機能するところの方法。
【請求項１７】
前記デバイスが動作不能である、請求項１６に記載の方法。
【請求項１８】
前記少なくとも１つの活性領域の幅と前記導電層の幅との間の差が、側壁スペーサの幅とほぼ等しい、請求項１６または１７に記載の方法。
【図１ａ】
【図１ｂ】
【図２ａ】
【図２ｂ】
【図３ａ】
【図３ｂ】
【図４】
【図１ｂ】
【図２ａ】
【図２ｂ】
【図３ａ】
【図３ｂ】
【図４】
【公開番号】特開２０１１−２５８９５７（Ｐ２０１１−２５８９５７Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１１−１３２２５８（Ｐ２０１１−１３２２５８）
【出願日】平成２３年６月１４日（２０１１．６．１４）
【分割の表示】特願２００５−５１０３２３（Ｐ２００５−５１０３２３）の分割
【原出願日】平成１５年１１月２０日（２００３．１１．２０）
【出願人】（５０１４１１６５１）エイチアールエル ラボラトリーズ，エルエルシー (19)
【氏名又は名称原語表記】ＨＲＬ ＬＡＢＯＲＡＴＯＲＩＥＳ， ＬＬＣ
【住所又は居所原語表記】３０１１ Ｍａｌｉｂｕ Ｃａｎｙｏｎ Ｒｏａｄ， Ｍａｌｉｂｕ， ＣＡ ９０２６５−４７９９， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
【出願人】（５０５２２０２４０）レイソン カンパニー (2)
【Ｆターム（参考）】
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２３年６月１４日（２０１１．６．１４）
【分割の表示】特願２００５−５１０３２３（Ｐ２００５−５１０３２３）の分割
【原出願日】平成１５年１１月２０日（２００３．１１．２０）
【出願人】（５０１４１１６５１）エイチアールエル ラボラトリーズ，エルエルシー (19)
【氏名又は名称原語表記】ＨＲＬ ＬＡＢＯＲＡＴＯＲＩＥＳ， ＬＬＣ
【住所又は居所原語表記】３０１１ Ｍａｌｉｂｕ Ｃａｎｙｏｎ Ｒｏａｄ， Ｍａｌｉｂｕ， ＣＡ ９０２６５−４７９９， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
【出願人】（５０５２２０２４０）レイソン カンパニー (2)
【Ｆターム（参考）】
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