【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】微細化を達成するとともに、ゲート電極等の信頼性を確保する半導体装置の製造方法を提供する。
【解決手段】Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのそれぞれのゲート形成領域において、Ｎ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第１の金属含有膜Ｆ１を、Ｐ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第３の金属含有膜Ｆ３を形成し、第１の金属含有膜Ｆ１上及び第３の金属含有膜Ｆ３上に第２の金属含有膜Ｆ２を形成し、Ｎ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第１の金属含有膜Ｆ１の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第３の金属含有膜Ｆ３の仕事関数よりも小さい。 （もっと読む）

【課題】窒化金属膜から放出される窒素がゲート絶縁膜に到達することを抑制する。
【解決手段】この半導体装置は、半導体基板１００、第１ゲート絶縁膜１１０、シリコン含有第２ゲート絶縁膜１２２、及び第１ゲート電極を備えている。第１ゲート絶縁膜１１０は半導体基板１００上に形成されており、酸化シリコン又は酸窒化シリコンよりも比誘電率が高い材料から構成されている。シリコン含有第２ゲート絶縁膜１２２は、第１ゲート絶縁膜１１０上に形成されている。第１ゲート電極はシリコン含有第２ゲート絶縁膜１２２上に形成されており、窒化金属層１２４を有している。第１ゲート絶縁膜１１０、シリコン含有第２ゲート絶縁膜１２２、及び窒化金属層１２４は、ｐＭＯＳＦＥＴの一部を構成している。 （もっと読む）

【課題】高誘電率の絶縁膜を有するｎチャネル型トランジスタやｐチャネル型トランジスタを有する半導体装置の製造方法において、ｎチャネル型トランジスタのゲート絶縁膜の側面への異物の付着を抑制する。
【解決手段】半導体基板の主表面上の、ｐ型不純物領域ＰＷＬに機能用ｎチャネル型トランジスタが、ｎ型不純物領域ＮＷＬに機能用ｐチャネル型トランジスタが形成される。ｐ型不純物領域ＰＷＬの、平面視における機能用ｎチャネル型トランジスタ以外の領域に形成される複数の第１の周辺用トランジスタは、周辺用ｎ型ゲート構造体と周辺用ｐ型ゲート構造体とが混在するように形成される。 （もっと読む）

【課題】制御性よく空洞部を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】ダミーゲート電極２２上にオフセットスペーサ材料層を形成し、オフセットスペーサ材料層に異方性エッチングを行い、ダミーゲート電極２２の側壁下部にオフセットスペーサ２４を形成する。そして、サイドウォール１５の形成後、ダミーゲート電極２２とオフセットスペーサ２４とを除去し、高誘電率材料からなるゲート絶縁膜１３とメタルゲート電極１４とを異方性の高い堆積方法を用いて形成する。 （もっと読む）

【課題】完全空乏型ＳＯＩデバイスの製造に適したセミコンダクタオンインシュレータ（ＳｅＯＩ）ウェーハおよびそれを用いたデバイスを提供すること。
【解決手段】本発明は、第１の基板の表面領域にドープ層、ドープ層上に埋め込み酸化物層、埋め込み酸化物層上に半導体層を形成してＳｅＯＩウェーハを得る。ＳｅＯＩウェーハの第２の領域の埋め込み酸化物層および半導体層を維持しながらＳｅＯＩウェーハの第１の領域から埋め込み酸化物層および半導体層を除去し、第２の領域に上部トランジスタを形成する。第１の領域にリセスチャネルアレイトランジスタを形成し、第２の領域にｐチャネルトランジスタおよび／またはｎチャネルトランジスタを形成する。ドープ層内またはこの近傍にバックゲートを形成し、第１の領域にリセスチャネルアレイトランジスタを形成し、ドープ層内またはその近傍にソース領域およびドレイン領域を形成する。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタと、抵抗素子とを同一基板に有する半導体装置において、安定したＨＫ／ＭＧトランジスタの動作特性を得ることのできる技術を提供する。
【解決手段】ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるＨＫ／ＭＧトランジスタのゲート電極を形成し、同様に、ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなる抵抗素子を形成した後、抵抗素子の側壁に形成したオフセットサイドウォール９ａおよびサイドウォール９の一部を除去し、そのオフセットサイドウォール９ａおよびサイドウォール９が除去された箇所から薬液を浸入させることによりＴｉＮ膜を除去して空洞１８を形成し、多結晶Ｓｉ膜のみからなる抵抗部ＲＥＳを形成する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極であるゲート電極ＧＥ１とｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極ＧＥ２とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成する。その後、ダミーゲート電極ＧＥ２を除去し、ダミーゲート電極ＧＥ２が除去されたことで形成された凹部にｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を形成する。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】ゲートメタル電極とＨｉｇｈ−ｋ膜とを用いた半導体装置において、低抵抗なゲートメタル電極により仕事関数を調整できるようにする。
【解決手段】半導体装置は、Ｎウェル１０２の上に形成された第１のゲート絶縁膜１０９と、該第１のゲート絶縁膜１０９の上に形成された第１のゲート電極とを備えている。第１のゲート絶縁膜１０９は、第１の高誘電体膜１０９ｂを含み、第１のゲート電極は、第１の高誘電体膜１０９ｂの上に形成され、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとが交互に積層された第１の実効仕事関数調整層１１０を含む。ＴｉＮ層１１０ａはＡｌＮ層１１０ｂよりも抵抗が小さく、且つ、ＡｌＮ層１１０ｂはＴｉＮ層１１０ａよりも実効仕事関数の調整量が大きい。 （もっと読む）

【課題】信頼性の劣化及び素子のばらつきを抑制しつつ、所望の閾値電圧を実現する。
【解決手段】実施形態による複数の閾値電圧を有する半導体装置５００は、基板５０２と、第１の閾値電圧を有する基板上の第１のトランジスタ５１０と、第２の閾値電圧を有する基板上の第２のトランジスタ５３０とを具備する。第１のトランジスタは、基板の第１のチャネル領域上に形成された第１の界面層５１６と、第１の界面層上に形成された第１のゲート誘電体層５１８と、第１のゲート誘電体層上に形成された第１のゲート電極５２０，５２２とを具備する。第２のトランジスタは、基板の第２のチャネル領域上に形成された第２の界面層５３６と、第２の界面層上に形成された第２のゲート誘電体層５３８と、第２のゲート誘電体層上に形成された第２のゲート電極５４０，５４２とを具備する。第２の界面層は第１の界面層内になくかつＳｉ、Ｏ及びＮと異なる添加元素を有する。第１及び第２の閾値電圧は異なる。第１及び第２のトランジスタは同一の導電型である。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 （もっと読む）

【課題】溝型の素子間分離部により囲まれた活性領域に形成される電界効果トランジスタにおいて、所望する動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部ＳＩＯを、溝型素子分離膜６Ｌ，６Ｓと、溝型素子分離膜６Ｌ，６Ｓの上面に形成されたシリコン膜またはシリコン酸化膜からなる厚さ１０〜２０ｎｍの拡散防止膜２０と、拡散防止膜２０の上面に形成された厚さ０．５〜２ｎｍのシリコン酸化膜２１Ｌ，２１Ｓとから構成し、拡散防止膜２０の組成をＳｉＯｘ（０≦ｘ＜２）とし、溝型素子分離膜６Ｌ，６Ｓおよびシリコン酸化膜２１Ｌ，２１Ｓの組成をＳｉＯ_２とする。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１の主面にゲート絶縁膜用の界面層３、Ａｌ含有膜４、Ｈｆ含有膜５、Ａｌ含有膜６及びマスク層７を形成してから、ｎチャネル型ＭＩＳＦＥＴ形成予定領域であるｎＭＩＳ形成領域１Ａのマスク層７とＡｌ含有膜６を選択的に除去する。それから、ｎＭＩＳ形成領域１ＡのＨｆ含有膜５上とｐチャネル型ＭＩＳＦＥＴ形成予定領域であるｐＭＩＳ形成領域１Ｂのマスク層７上に希土類含有膜８を形成し、熱処理を行って、ｎＭＩＳ形成領域１ＡのＨｆ含有膜５を希土類含有膜８と反応させ、ｐＭＩＳ形成領域１ＢのＨｆ含有膜５をＡｌ含有膜４，６と反応させる。その後、未反応の希土類含有膜８とマスク層７を除去してから、メタルゲート電極を形成する。 （もっと読む）

【課題】Ｇｅ半導体層に、極浅かつ高濃度のキャリアからなるｎ型不純物領域を形成する。
【解決手段】ｎ型とｐ型のうちの一方の導電型の半導体基板と、半導体基板表面に選択的に設けられ、一方の導電型と異なる導電型の一対の不純物拡散領域と、一対の不純物拡散領域により挟まれた半導体基板上に設けられたゲート絶縁層と、ゲート絶縁層の上に設けられたゲート電極とを備え、不純物拡散領域の少なくとも一部は、基板に含まれる不純物と同じ導電型で、かつ基板の不純物濃度より高い不純物濃度を有する。 （もっと読む）

【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 （もっと読む）

【課題】微細構造を有する半導体装置において、ゲート長の最適化が可能な半導体装置を提供する。
【解決手段】基体上に形成された高誘電率材料からなるゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたメタルゲート電極と、メタルゲート電極の側壁に形成されたサイドウォールスペーサ２１とを備える半導体装置１０を構成する。そして、第１導電型のトランジスタ及び第２導電型のトランジスタのいずれか一方にメタルゲート電極側壁とサイドウォールスペーサ２１内壁との間に形成されたオフセットスペーサ１９が形成される。或いは、第１導電型のトランジスタと第２導電型のトランジスタとに、厚さの異なるオフセットスペーサ１９が形成される。 （もっと読む）

【課題】複雑な工程を回避すると共に、高い有効仕事関数値を得ることにより、高歩留まり及び高性能の半導体装置を実現できるようにする。
【解決手段】ダミー電極２２をマスクとして、ｎ型活性領域１３にｐ型の不純物イオンを導入することにより、ｎ型活性領域１３におけるダミー電極２２の両側方にｐ型のソースドレイン領域２５ｐを形成し、形成されたソースドレイン領域２５ｐに熱処理を施す。熱処理を施した後に、ｎ型活性領域１３の上に、ダミー電極２２を覆うように層間絶縁膜２６を形成し、形成された層間絶縁膜２６からダミー電極２２を露出し、露出したダミー電極２２を除去する。続いて、層間絶縁膜２６におけるダミー電極２２が除去された凹部２６ａに、第２の金属電極２７を選択的に形成する。 （もっと読む）

【課題】半導体基板の主面上の洗浄効果を低下させることなく、電界効果トランジスタのゲート電極の側面上に形成されたオフセットスペーサ膜の除去を抑制する。
【解決手段】ゲート電極部Ｇｎ，Ｇｐを覆うように、半導体基板１の主面上に薬液に対するエッチング速度が互いに異なる第１ＯＳＳ膜１０および第２ＯＳＳ膜１２を順次形成した後、異方性エッチングにより、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第２ＯＳＳ膜１２を残して、他の部分に位置する第２ＯＳＳ膜１２を除去する。そして、ゲート電極部Ｇｎ，Ｇｐと、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第１ＯＳＳ膜１０および第２ＯＳＳ膜１２と、をマスクにして、半導体基板１に不純物をイオン注入した後、半導体基板１を薬液により洗浄して、露出している第１ＯＳＳ膜１０を除去する。 （もっと読む）