半導体装置の製造方法
【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板1の主面にゲート絶縁膜用の界面層3、Al含有膜4、Hf含有膜5、Al含有膜6及びマスク層7を形成してから、nチャネル型MISFET形成予定領域であるnMIS形成領域1Aのマスク層7とAl含有膜6を選択的に除去する。それから、nMIS形成領域1AのHf含有膜5上とpチャネル型MISFET形成予定領域であるpMIS形成領域1Bのマスク層7上に希土類含有膜8を形成し、熱処理を行って、nMIS形成領域1AのHf含有膜5を希土類含有膜8と反応させ、pMIS形成領域1BのHf含有膜5をAl含有膜4,6と反応させる。その後、未反応の希土類含有膜8とマスク層7を除去してから、メタルゲート電極を形成する。
【解決手段】半導体基板1の主面にゲート絶縁膜用の界面層3、Al含有膜4、Hf含有膜5、Al含有膜6及びマスク層7を形成してから、nチャネル型MISFET形成予定領域であるnMIS形成領域1Aのマスク層7とAl含有膜6を選択的に除去する。それから、nMIS形成領域1AのHf含有膜5上とpチャネル型MISFET形成予定領域であるpMIS形成領域1Bのマスク層7上に希土類含有膜8を形成し、熱処理を行って、nMIS形成領域1AのHf含有膜5を希土類含有膜8と反応させ、pMIS形成領域1BのHf含有膜5をAl含有膜4,6と反応させる。その後、未反応の希土類含有膜8とマスク層7を除去してから、メタルゲート電極を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に、高誘電率ゲート絶縁膜およびメタルゲート電極を有するMISFETを備えた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【0002】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、MISFET(Metal Insulator Semiconductor Field Effect Transistor)を形成することができる。ゲート電極としては、ポリシリコン膜を使用することが一般的である。
【0003】
しかしながら、近年、MISFET素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【0004】
また、MISFET素子の微細化に伴いゲート絶縁膜の薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、MISFETのチャネル部とゲート電極との間で、電子や正孔が酸化シリコン膜によって形成される障壁をトンネルするようになり、いわゆるトンネル電流が発生し、ゲートリーク電流が大きくなってしまう。このため、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い材料(高誘電率材料)を使用することにより、容量を同じにしても物理的膜厚を増加させることで、リーク電流を低減する技術がある。
【0005】
特開2002−314072号公報(特許文献1)、特開2010−45210号公報(特許文献2)や非特許文献1には、メタルゲート電極および高誘電率ゲート絶縁膜を有するMISFETに関する技術が記載されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2002−314072号公報
【特許文献2】特開2010−45210号公報
【非特許文献】
【0007】
【非特許文献1】H. Shinohara et al., SSDM2009, p.789.
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明者の検討によれば、次のことが分かった。
【0009】
メタルゲート電極を用いた場合、ゲート電極の空乏化の問題は解決できるが、ポリシリコンゲート電極を用いた場合に比べて、nチャネル型MISFETおよびpチャネル型MISFETの両方でしきい値電圧の絶対値が大きくなってしまい、低しきい値デバイスの性能が低下するという問題がある。このため、メタルゲート電極を適用する場合には、低しきい値化(しきい値電圧の絶対値の低下)を可能とし、低しきい値デバイスの性能向上を実現することが望まれる。しかしながら、nチャネル型MISFETとpチャネル型MISFETとでメタルゲート電極とゲート絶縁膜の構成が同じ場合、ゲート電極およびゲート絶縁膜材料の組み合わせにより、nチャネル型MISFETあるいはpチャネル型MISFETの一方の低しきい値化を図ると、他方は逆に高しきい値化してしまう。
【0010】
そこで、nチャネル型MISFETおよびpチャネル型MISFETのそれぞれのしきい値電圧を独立に制御可能とするために、nチャネル型MISFETのゲート絶縁膜とpチャネル型MISFETのゲート絶縁膜とに異なる絶縁材料を選択することが有効である。
【0011】
ゲート絶縁膜用の高誘電率膜(High−k膜)として、Hfを含有する高誘電率膜であるHf系ゲート絶縁膜が優れているが、nチャネル型MISFETにおけるHf系ゲート絶縁膜に希土類元素(特に好ましくはランタン)を導入すると、nチャネル型MISFETを低しきい値化することができる。また、pチャネル型MISFETにおけるHf系ゲート絶縁膜にアルミニウム(Al)を導入すると、pチャネル型MISFETを低しきい値化することができる。このため、nチャネル型MISFETにおけるHf系ゲート絶縁膜に希土類元素(特にランタン)を選択的に導入し、pチャネル型MISFETにおけるHf系ゲート絶縁膜にアルミニウムを選択的に導入することにより、nチャネル型MISFETとpチャネル型MISFETの両方を低しきい値化することができる。
【0012】
nチャネル型MISFETにおけるHf系ゲート絶縁膜に希土類元素(特にランタン)を選択的に導入し、かつpチャネル型MISFETにおけるHf系ゲート絶縁膜にアルミニウムを選択的に導入する手法として、本発明者はマスク層を用いたプロセスを検討している。以下、本発明者が検討したマスク層を用いたプロセスについて説明する。
【0013】
まず、半導体基板の主面に、酸化シリコン膜または酸窒化シリコン膜からなる界面層を形成してから、この界面層上に酸化ハフニウム膜などのHf含有膜を形成し、このHf含有膜上に酸化アルミニウム膜などのAl含有膜を形成し、このAl含有膜上に窒化チタン膜などのマスク層を形成する。それから、nチャネル型MISFET形成予定領域のマスク層とAl含有膜を選択的に除去し、pチャネル型MISFET形成予定領域のマスク層とAl含有膜は残す。それから、半導体基板の主面上に酸化ランタン膜などの希土類含有膜を形成する。これにより、nチャネル型MISFET形成予定領域ではHf含有膜上に希土類含有膜が形成され、pチャネル型MISFET形成予定領域ではマスク層上に希土類含有膜が形成された状態となる。この状態で熱処理を行うことで、nチャネル型MISFET形成予定領域では、Hf含有膜と希土類含有膜とが反応して、希土類元素を含有するHf系高誘電率ゲート絶縁膜が形成され、pチャネル型MISFET形成予定領域では、Hf含有膜とAl含有膜とが反応して、Alを含有するHf系高誘電率ゲート絶縁膜が形成される。熱処理後、熱処理で反応しなかった希土類含有膜およびマスク層を除去し、その後、メタルゲート電極を形成する。
【0014】
上記マスク層は、熱処理時にマスク層上の希土類含有膜がマスク層の下のAl含有膜やHf含有膜と反応するのを防止するために使用される。しかしながら、熱処理時にマスク層上の希土類含有膜の希土類元素がマスク層中を拡散して、マスク層の下の層にまで導入されてしまう虞があることが、本発明者の検討により分かった。pチャネル型MISFETのHf系高誘電率ゲート絶縁膜に希土類元素が導入されてしまうと、pチャネル型MISFETを高しきい値化するように作用する虞がある。また、pチャネル型MISFETのHf系ゲート絶縁膜にAlを導入することでpチャネル型MISFETの低しきい値化を図れるが、pチャネル型MISFETにおけるHf系ゲート絶縁膜において、特にHf系ゲート絶縁膜と界面層との界面付近にAlが存在することが、低しきい値化に大きく作用する。
【0015】
従って、製造工程を工夫してMISFETのしきい値電圧を効率よく低下させることで、半導体装置の性能向上を図ることが望まれる。
【0016】
本発明の目的は、半導体装置の性能向上を図ることができる技術を提供することにある。
【0017】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0018】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0019】
代表的な実施の形態による半導体装置の製造方法は、nチャネル型の第1MISFETを半導体基板の第1領域に有し、pチャネル型の第2MISFETを前記半導体基板の第2領域に有する半導体装置の製造方法である。そして、(a)前記半導体基板を用意する工程、(b)前記半導体基板上の前記第1領域および前記第2領域に、酸化シリコンまたは酸窒化シリコンからなる絶縁層を形成する工程、(c)前記第1領域および前記第2領域の前記絶縁層上に、Alを含有する第1Al含有膜を形成する工程、を有している。また、(d)前記(c)工程後、前記第1および第2MISFETのゲート絶縁膜用で、かつHfを含有するHf含有膜を、前記第1領域および前記第2領域の前記第1Al含有膜上に形成する工程、(e)前記(d)工程後、前記第1領域および前記第2領域の前記Hf含有膜上に、Alを含有する第2Al含有膜を形成する工程、も有している。また、(f)前記(e)工程後、前記第1領域および前記第2領域の前記第2Al含有膜上にマスク層を形成する工程、(g)前記(f)工程後、前記第1領域の前記マスク層および前記第2Al含有膜を除去し、前記第2領域の前記マスク層および前記第2Al含有膜を残す工程、も有している。また、(h)前記(g)工程後、希土類元素を含有する希土類含有膜を、前記第1領域の前記Hf含有膜上および前記第2領域の前記マスク層上に形成する工程、(i)前記(h)工程後、熱処理を行って、前記第1領域の前記Hf含有膜を前記希土類含有膜と反応させ、前記第2領域の前記Hf含有膜を前記第1Al含有膜と反応させる工程、も有している。また、(j)前記(i)工程後、前記(i)工程にて反応しなかった前記希土類含有膜、および前記マスク層を除去する工程、(k)前記(j)工程後、前記第1領域に前記第1MISFET用の第1ゲート電極を、前記第2領域に前記第2MISFET用の第2ゲート電極を形成する工程、も有している。
【発明の効果】
【0020】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0021】
代表的な実施の形態によれば、半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【0022】
【図1】本発明の一実施の形態である半導体装置の要部断面図である。
【図2】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図3】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図4】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図5】図4に続く半導体装置の製造工程中の要部断面図である。
【図6】図5に続く半導体装置の製造工程中の要部断面図である。
【図7】図6に続く半導体装置の製造工程中の要部断面図である。
【図8】図7に続く半導体装置の製造工程中の要部断面図である。
【図9】図8に続く半導体装置の製造工程中の要部断面図である。
【図10】図9に続く半導体装置の製造工程中の要部断面図である。
【図11】図10に続く半導体装置の製造工程中の要部断面図である。
【図12】図11に続く半導体装置の製造工程中の要部断面図である。
【図13】図12に続く半導体装置の製造工程中の要部断面図である。
【図14】図13に続く半導体装置の製造工程中の要部断面図である。
【図15】図14に続く半導体装置の製造工程中の要部断面図である。
【図16】図15に続く半導体装置の製造工程中の要部断面図である。
【図17】図16に続く半導体装置の製造工程中の要部断面図である。
【図18】図17に続く半導体装置の製造工程中の要部断面図である。
【図19】図18に続く半導体装置の製造工程中の要部断面図である。
【図20】図19に続く半導体装置の製造工程中の要部断面図である。
【図21】pチャネル型MISFETのしきい値電圧の説明図である。
【図22】本発明の他の実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図23】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図24】図23に続く半導体装置の製造工程中の要部断面図である。
【図25】図24に続く半導体装置の製造工程中の要部断面図である。
【図26】図25に続く半導体装置の製造工程中の要部断面図である。
【図27】図26に続く半導体装置の製造工程中の要部断面図である。
【図28】図27に続く半導体装置の製造工程中の要部断面図である。
【図29】図28に続く半導体装置の製造工程中の要部断面図である。
【図30】図29に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【0023】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0024】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0025】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0026】
(実施の形態1)
本実施の形態の半導体装置を図面を参照して説明する。
【0027】
図1は、本発明の一実施の形態である半導体装置、ここではCMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)を有する半導体装置の要部断面図である。
【0028】
図1に示されるように、本実施の形態の半導体装置は、半導体基板1のnMIS形成領域(第1領域)1Aに形成されたnチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor:MIS型電界効果トランジスタ)Qnと半導体基板1のpMIS形成領域(第2領域)1Bに形成されたpチャネル型MISFETQpとを有している。
【0029】
すなわち、p型の単結晶シリコンなどからなる半導体基板1は、素子分離領域2によって規定されて互いに電気的に分離されたnMIS形成領域1AおよびpMIS形成領域1Bを有しており、nMIS形成領域1Aの半導体基板1にp型ウエルPWが形成され、pMIS形成領域1Bの半導体基板1にn型ウエルNWが形成されている。nMIS形成領域1Aのp型ウエルPWの表面上には、nチャネル型MISFETQnのゲート絶縁膜として機能するHf含有絶縁膜(高誘電率ゲート絶縁膜)GIaを介して、nチャネル型MISFETQnのゲート電極(メタルゲート電極)GE1が形成されている。また、pMIS形成領域1Bのn型ウエルNWの表面上には、pチャネル型MISFETQpのゲート絶縁膜として機能するHf含有絶縁膜(高誘電率ゲート絶縁膜)GIbを介して、pチャネル型MISFETQpのゲート電極(メタルゲート電極)GE2が形成されている。
【0030】
Hf含有絶縁膜GIa,GIbは、半導体基板1(p型ウエルPWおよびn型ウエルNW)の表面(シリコン面)上に直接的に形成せずに、Hf含有絶縁膜GIaと半導体基板1(p型ウエルPW)との界面、およびHf含有絶縁膜GIbと半導体基板1(n型ウエルNW)との界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層(絶縁層、絶縁膜)3を形成している。酸化シリコンまたは酸窒化シリコンからなる界面層3を設けることで、ゲート絶縁膜と半導体基板(のシリコン面)の界面をSiO2/Si(またはSiON/Si)構造にし、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【0031】
Hf含有絶縁膜GIaとHf含有絶縁膜GIbとは、それぞれ酸化シリコンよりも誘電率(比誘電率)が高い絶縁材料膜、いわゆるHigh−k膜(高誘電率膜)である。なお、本願において、High−k膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、酸化シリコン(SiOx、代表的にはSiO2)よりも誘電率(比誘電率)が高い膜を意味する。また、本願において、Hfを含有するゲート絶縁膜をHf系ゲート絶縁膜と称する場合もある。
【0032】
pチャネル型MISFETQpのゲート絶縁膜(高誘電率ゲート絶縁膜)として機能するHf含有絶縁膜GIbは、Hf(ハフニウム)とO(酸素)とを主成分として含有する絶縁材料からなり、更にAl(アルミニウム)を含有していることを特徴の一つとしている。このHf含有絶縁膜GIbは、Hf(ハフニウム)とO(酸素)とAl(アルミニウム)とを必須の構成元素として含有するが、それ以外に更にN(窒素)とSi(シリコン、ケイ素)の一方または両方を含有することもできる。Hf含有絶縁膜GIbがAl(アルミニウム)を含有するのは、pチャネル型MISFETQpの低しきい値化を図るためである。従って、Hf含有絶縁膜GIbとして、HfAlO膜、HfAlON膜、HfAlSiON膜またはHfAlSiO膜を好適に用いることができる。
【0033】
なお、MISFETの低しきい値化とは、そのMISFETのしきい値(しきい値電圧)の絶対値を小さく(低く)することに対応し、MISFETの高しきい値化とは、そのMISFETのしきい値(しきい値電圧)の絶対値を大きく(高く)することに対応する。
【0034】
ここで、HfAlO膜は、ハフニウム(Hf)とアルミニウム(Al)と酸素(O)とで構成された絶縁材料膜であり、HfAlON膜は、ハフニウム(Hf)とアルミニウム(Al)と酸素(O)と窒素(N)とで構成された絶縁材料膜である。また、HfAlSiON膜は、ハフニウム(Hf)とアルミニウム(Al)とシリコン(Si)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfAlSiO膜は、ハフニウム(Hf)とアルミニウム(Al)とシリコン(Si)と酸素(O)とで構成された絶縁材料膜である。
【0035】
なお、HfAlSiON膜(またはHfAlSiON)と表記した場合、HfAlSiON膜(またはHfAlSiON)におけるHfとAlとSiとOとNの原子比は1:1:1:1:1に限定されるものではない。このことは、HfAlO膜、HfAlON膜、HfAlSiO膜、HfLnO膜、HfLnON膜、HfLnSiON膜、HfLnSiO膜、HfLnAlO膜、HfLnAlON膜、HfLnAlSiON膜、HfLnAlSiO膜、HfO膜、HfON膜、HfSiON膜、HfSiO膜、TiN膜、TaN膜などについても同様である。
【0036】
nチャネル型MISFETQnのゲート絶縁膜(高誘電率ゲート絶縁膜)として機能するHf含有絶縁膜GIaは、Hf(ハフニウム)とO(酸素)とを主成分として含有する絶縁材料からなり、更に希土類元素(特に好ましくはLa(ランタン))を含有していることを特徴の一つとしている。このHf含有絶縁膜GIaは、Hf(ハフニウム)とO(酸素)と希土類元素とを必須の構成元素として含有するが、それ以外に更にN(窒素)とSi(シリコン、ケイ素)の一方または両方を含有することもできる。Hf含有絶縁膜GIaが希土類元素を含有するのは、nチャネル型MISFETQnの低しきい値化を図るためである。また、本実施の形態の製造方法(この製造方法については後述する)に従って製造された本実施の形態の半導体装置では、Hf含有絶縁膜GIaは、更にAl(アルミニウム)も含有しているが、後述の実施の形態2の製造方法に従って製造された半導体装置では、Hf含有絶縁膜GIaは、Al(アルミニウム)を含有していない。
【0037】
なお、本願において、希土類または希土類元素とは、ランタン(La)からルテチウム(Lu)までのランタノイドに、スカンジウム(Sc)およびイットリウム(Y)を加えたものを言うものとする。
【0038】
従って、Hf含有絶縁膜GIaが含有する希土類元素をLnと表記すると、Hf含有絶縁膜GIaとして、HfLnO膜、HfLnON膜、HfLnSiON膜、HfLnSiO膜、HfLnAlO膜、HfLnAlON膜、HfLnAlSiON膜、HfLnAlSiO膜を好適に用いることができる。また、nチャネル型MISFETQnの低しきい値化を図るためにHf含有絶縁膜GIaが含有する希土類元素Lnは、La(ランタン)が特に好ましい。
【0039】
ここで、HfLnO膜は、ハフニウム(Hf)と希土類元素(Ln)と酸素(O)とで構成された絶縁材料膜であり、HfLnON膜は、ハフニウム(Hf)と希土類元素(Ln)と酸素(O)と窒素(N)とで構成された絶縁材料膜である。また、HfLnSiON膜は、ハフニウム(Hf)と希土類元素(Ln)とシリコン(Si)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfLnSiO膜は、ハフニウム(Hf)と希土類元素(Ln)とシリコン(Si)と酸素(O)とで構成された絶縁材料膜である。また、HfLnAlO膜は、ハフニウム(Hf)と希土類元素(Ln)とアルミニウム(Al)と酸素(O)とで構成された絶縁材料膜であり、HfLnAlON膜は、ハフニウム(Hf)と希土類元素(Ln)とアルミニウム(Al)と酸素(O)と窒素(N)とで構成された絶縁材料膜である。また、HfLnAlSiON膜は、ハフニウム(Hf)と希土類元素(Ln)とアルミニウム(Al)とシリコン(Si)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfLnAlSiO膜は、ハフニウム(Hf)と希土類元素(Ln)とアルミニウム(Al)とシリコン(Si)と酸素(O)とで構成された絶縁材料膜である。
【0040】
各ゲート電極GE1,GE2は、ゲート絶縁膜(nMIS形成領域1AではHf含有絶縁膜GIa、pMIS形成領域1BではHf含有絶縁膜GIb)上に形成されてゲート絶縁膜(nMIS形成領域1AではHf含有絶縁膜GIa、pMIS形成領域1BではHf含有絶縁膜GIb)に接する金属膜(金属層、メタルゲート膜)9と、この金属膜9上のシリコン膜10との積層膜(積層構造)で構成されている。ゲート電極GE1,GE2のうち、ゲート電極GE1はnMIS形成領域1Aに形成され、ゲート電極GE2はpMIS形成領域1Bに形成されている。
【0041】
ゲート電極GE1は、高誘電率ゲート絶縁膜であるHf含有絶縁膜GIaに接する金属膜9を有し、ゲート電極GE2は、高誘電率ゲート絶縁膜であるHf含有絶縁膜GIbに接する金属膜9を有しており、各ゲート電極GE1,GE2は、いわゆるメタルゲート電極(金属ゲート電極)である。
【0042】
なお、本願において、金属膜(金属層)とは、金属伝導を示す導電膜(導電層)を言い、単体の金属膜(純金属膜)や合金膜だけでなく、金属伝導を示す金属化合物膜(窒化金属膜や炭化金属膜など)も含むものとする。このため、金属膜9は、金属伝導を示す導電膜であり、金属級に抵抗率が低い。金属膜9として特に好ましいのは、窒化チタン(TiN)膜、窒化タンタル(TaN)膜、窒化タングステン(WN)膜、炭化チタン(TiC)膜、炭化タンタル(TaC)膜、炭化タングステン(WC)膜または窒化炭化タンタル(TaCN)膜である。
【0043】
nMIS形成領域1Aのp型ウエルPWには、nチャネル型MISFETQnのLDD(Lightly doped Drain)構造のソース・ドレイン領域として、n−型半導体領域(エクステンション領域、LDD領域)EX1とそれよりも高不純物濃度のn+型半導体領域(ソース・ドレイン領域)SD1とが形成されている。また、pMIS形成領域1Bのn型ウエルNWには、pチャネル型MISFETQpのLDD構造のソース・ドレイン領域として、p−型半導体領域(エクステンション領域、LDD領域)EX2とそれよりも高不純物濃度のp+型半導体領域(ソース・ドレイン領域)SD2とが形成されている。n+型半導体領域SD1は、n−型半導体領域EX1よりも不純物濃度が高くかつ接合深さが深く、p+型半導体領域SD2は、p−型半導体領域EX2よりも不純物濃度が高くかつ接合深さが深い。
【0044】
ゲート電極GE1,GE2の側壁上には、絶縁体(絶縁膜)からなるサイドウォールスペーサ(側壁スペーサ、側壁絶縁膜、サイドウォール)SWが形成されている。nMIS形成領域1Aにおいて、n−型半導体領域EX1はゲート電極GE1に整合して形成され、n+型半導体領域SD1はゲート電極GE1の側壁上に設けられたサイドウォールスペーサSWに整合して形成されている。また、pMIS形成領域1Bにおいて、p−型半導体領域EX2はゲート電極GE2に整合して形成され、p+型半導体領域SD2はゲート電極GE2の側壁上に設けられたサイドウォールスペーサSWに整合して形成されている。すなわち、n−型半導体領域EX1は、ゲート電極GE1の側壁上に形成されたサイドウォールスペーサSWの下に位置して、nチャネル型MISFETQnのチャネル領域とn+型半導体領域SD1との間に介在し、p−型半導体領域EX2は、ゲート電極GE2の側壁上に形成されたサイドウォールスペーサSWの下に位置して、pチャネル型MISFETQpのチャネル領域とp+型半導体領域SD2との間に介在している。n+型半導体領域SD1、p+型半導体領域SD2およびシリコン膜10の表面上には、サリサイド(Salicide:Self Aligned Silicide)技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層(図示せず)を形成することもできる。
【0045】
更に、後述の絶縁膜(層間絶縁膜)11、コンタクトホールCT、プラグPG、ストッパ絶縁膜12、絶縁膜13および配線M1(後述の図19および図20参照)や、更に上層の多層配線構造が形成されているが、ここでは図示およびその説明は省略する。
【0046】
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。
【0047】
図2および図3は、本実施の形態の半導体装置、ここではCMISFETを有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図4〜図20は、本実施の形態の半導体装置、ここではCMISFETを有する半導体装置の製造工程中の要部断面図である。
【0048】
まず、図4に示されるように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)1を準備(用意)する(図2のステップS1)。本実施の形態の半導体装置が形成される半導体基板1は、nチャネル型のMISFETが形成される領域であるnMIS形成領域1Aと、pチャネル型のMISFETが形成される領域であるpMIS形成領域1Bとを有している。それから、半導体基板1の主面に素子分離領域2を形成する(図2のステップS2)。素子分離領域2は酸化シリコンなどの絶縁体からなり、例えばSTI(Shallow Trench Isolation)法により形成される。例えば、半導体基板1に形成された溝(素子分離溝)に埋め込まれた絶縁膜により、素子分離領域2を形成することができる。
【0049】
次に、図5に示されるように、半導体基板1のnチャネル型MISFETを形成する領域(nMIS形成領域1A)にp型ウエルPWを形成し、pチャネル型MISFETを形成する領域(pMIS形成領域1B)にn型ウエルNWを形成する(図2のステップS3)。このステップS3において、p型ウエルPWは、例えばホウ素(B)などのp型の不純物をイオン注入することなどによって形成され、n型ウエルNWは、例えばリン(P)またはヒ素(As)などのn型の不純物をイオン注入することなどにより形成される。また、p型ウエルPWおよびn型ウエルNWの形成前または形成後に、半導体基板1の上層部に対して、後で形成されるMISFETのしきい値調整用のイオン注入(いわゆるチャネルドープイオン注入)を必要に応じて行なうこともできる。
【0050】
次に、例えばフッ酸(HF)水溶液を用いたウェットエッチングなどにより半導体基板1の表面の自然酸化膜を除去することによって、半導体基板1の表面を清浄化(洗浄)する。これにより、半導体基板1(p型ウエルPWおよびn型ウエルNW)の表面(シリコン面)が露出される。
【0051】
次に、半導体基板1の表面(すなわちp型ウエルPWおよびn型ウエルNWの表面)上に、絶縁層として、酸化シリコン膜または酸窒化シリコン膜からなる界面層(絶縁層、絶縁膜)3を形成する(図2のステップS4)。
【0052】
界面層3の膜厚は薄く、好ましくは0.5〜2nm、例えば1nm程度とすることができる。ステップS4において、界面層3は、例えば熱酸化法などを用いて形成することができる。また、界面層3を酸窒化シリコン膜とする場合は、例えば、N2OとO2とH2とを用いた高温短時間酸化法、あるいは、酸化シリコン膜を形成した後にプラズマ中で窒化処理を行う手法などにより、形成することができる。
【0053】
ステップS4で界面層3を形成してから、この界面層3上に後述のAl含有膜4を形成することで、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【0054】
次に、図6に示されるように、半導体基板1の主面上に、すなわち界面層3上に、Al含有膜(Al含有層、第1Al含有膜)4を形成する(図2のステップS5)。ステップS5において、Al含有膜4は、半導体基板1の主面全面に形成されるため、nMIS形成領域1AおよびpMIS形成領域1Bの両方に形成される。このAl含有膜4は、主として、pチャネル型MISFETQpの低しきい値化を図るために形成される。
【0055】
Al含有膜4は、Al(アルミニウム)を含有する材料膜であり、Al(アルミニウム)を主成分として含有している。Al含有膜4としては、酸化アルミニウム膜(AlO膜、代表的にはAl2O3膜)が最も好ましいが、それ以外にも、窒化アルミニウム膜(AlN膜)または酸窒化アルミニウム膜(アルミニウム酸窒化物膜、AlON膜)を好適に用いることができる。Al含有膜4は、スパッタリングなどのPVD(Physical Vapor Deposition)法、またはALD(Atomic Layer Deposition:原子層堆積)法などによって形成することができ、その膜厚(形成膜厚)は、好ましくは1nm以下、例えば0.2nm程度(Alの原子密度として1.2×1015/cm2程度)とすることができる。形成したAl含有膜4におけるAlの原子密度(面密度)の好適な範囲としては、例えば5×1013/cm2〜6×1015/cm2程度を例示できる。
【0056】
次に、図7に示されるように、半導体基板1の主面上に、すなわちAl含有膜4上に、Hf含有膜(Hf含有層)5を形成する(図2のステップS6)。ステップS6において、Hf含有膜5は、半導体基板1の主面全面に形成されるため、nMIS形成領域1AおよびpMIS形成領域1Bの両方に形成される。このHf含有膜5は、上記nチャネル型MISFETQnおよびpチャネル型MISFETQpの高誘電率ゲート絶縁膜(すなわち上記Hf含有絶縁膜GIa,GIb)形成用のベースとなる絶縁膜である。
【0057】
Hf含有膜5は、ハフニウム(Hf)を含有する絶縁膜であり、より特定的には、ハフニウム(Hf)と酸素(O)を含有する絶縁材料からなる。Hf含有膜5は、好ましくは、HfO膜(酸化ハフニウム膜、代表的なのはHfO2膜)、HfON膜(酸窒化ハフニウム膜)、HfSiON膜(ハフニウムシリコンオキシナイトライド膜)またはHfSiO膜(ハフニウムシリケート膜)である。このうち、HfON膜をHf含有膜5として用いれば、耐熱性向上やリーク電流の更なる低減を図ることができる。従って、Hf含有膜5は、ハフニウム(Hf)と酸素(O)を主成分として含有する絶縁膜とみなすことができ、更にN(窒素)とSi(シリコン、ケイ素)の一方または両方を含有することもできる。また、Hf含有膜5は、希土類元素(特にLa)とAlを含有しないことが好ましい。Hf含有膜5の膜厚(形成膜厚)は、好ましくは1〜3nm、例えば2nm程度とすることができる。
【0058】
ここで、HfO膜は、ハフニウム(Hf)と酸素(O)とで構成された絶縁材料膜であり、HfON膜は、ハフニウム(Hf)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfSiON膜は、ハフニウム(Hf)とシリコン(Si)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfSiO膜は、ハフニウム(Hf)とシリコン(Si)と酸素(O)とで構成された絶縁材料膜である。
【0059】
ステップS6のHf含有膜5形成工程は、例えば次のようにして行うことができる。
【0060】
Hf含有膜5がHfSiON膜の場合には、ALD(Atomic Layer Deposition:原子層堆積)法またはCVD(Chemical Vapor Deposition:化学的気相成長)法を用いてまずHfSiO膜を堆積する。それから、このHfSiO膜をプラズマ窒化処理のような窒化処理によって窒化する(すなわちHfSiO膜を窒化してHfSiON膜にする)ことによって、HfSiON膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【0061】
Hf含有膜5がHfON膜の場合には、ALD法またはCVD法を用いてまずHfO膜(代表的にはHfO2膜)を堆積してから、このHfO膜をプラズマ窒化処理のような窒化処理によって窒化する(すなわちHfO膜をHfON膜にする)ことによって、HfON膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【0062】
Hf含有膜5がHfO膜(代表的にはHfO2膜)の場合には、ALD法またはCVD法を用いてHfO膜(代表的にはHfO2膜)を堆積すればよく、窒化処理を行う必要はない。その後、不活性または酸化雰囲気中で熱処理する場合もある。
【0063】
Hf含有膜5がHfSiO膜の場合には、ALD法またはCVD法を用いてHfSiO膜を堆積すればよく、窒化処理を行う必要はない。その後、不活性または酸化雰囲気中で熱処理する場合もある。
【0064】
上記ステップS6でHf含有膜5を形成した後、図8に示されるように、半導体基板1の主面上に、すなわちHf含有膜5上に、Al含有膜(Al含有層、第2Al含有膜)6を形成する(図2のステップS7)。このステップS7において、Al含有膜6は、半導体基板1の主面全面に形成されるため、nMIS形成領域1AおよびpMIS形成領域1BのHf含有膜5上に形成される。このAl含有膜6は、主として、後述の希土類含有膜8から希土類元素がpMIS形成領域1BのHf含有膜5中に拡散するのを抑制または防止するために形成される。また、Al含有膜6のAlが、pMIS形成領域1Bに形成されるpチャネル型MISFETQpを低しきい値化する作用もある。
【0065】
Al含有膜6は、Al(アルミニウム)を含有する材料膜であり、Al(アルミニウム)を主成分として含有している。Al含有膜6としては、酸化アルミニウム膜(AlO膜、代表的にはAl2O3膜)が最も好ましいが、それ以外にも、窒化アルミニウム膜(AlN膜)または酸窒化アルミニウム膜(アルミニウム酸窒化物膜、AlON膜)を好適に用いることができる。Al含有膜6は、スパッタリングなどのPVD法、またはALD法などによって形成することができ、その膜厚(形成膜厚)は、好ましくは1nm以下、例えば0.3nm程度(Alの原子密度として1.7×1015/cm2程度)とすることができる。形成したAl含有膜6におけるAlの原子密度(面密度)の好適な範囲としては、例えば5×1013/cm2〜6×1015/cm2程度を例示できる。
【0066】
次に、図9に示されるように、半導体基板1の主面上に、すなわちAl含有膜6上に、マスク層7を形成する(図2のステップS8)。
【0067】
ステップS8において、マスク層7は、半導体基板1の主面全面に形成されるため、nMIS形成領域1AおよびpMIS形成領域1BのAl含有膜6上に形成される。マスク層7は、例えばスパッタリング法などのPVD法、またはALD法などを用いて形成することができ、その膜厚(形成膜厚)は、好ましくは10〜50nm、例えば30nm程度とすることができる。
【0068】
マスク層7は、好ましくは窒化金属膜からなるが、より好ましくは窒化チタン(TiN)膜または窒化タンタル(TaN)膜であり、特に好ましいのは窒化チタン(TiN)膜である。マスク層7は、後で形成する希土類含有膜8がpMIS形成領域1BのHf含有膜5やAl含有膜6と反応するのを抑制または防止するために形成される。この反応防止の機能や、加工がし易く、除去もし易いことが望ましい点を考慮すると、マスク層7として、上記材料は好適である。
【0069】
ステップS8でマスク層7を形成した段階では、nMIS形成領域1AおよびpMIS形成領域1Bの両方において、半導体基板1(ウエル領域)上に、界面層3、Al含有膜4、Hf含有膜5、Al含有膜6およびマスク層7が下から順に積層された状態となっている。
【0070】
次に、図10に示されるように、nMIS形成領域1Aのマスク層7およびAl含有膜6をエッチング(好ましくはウェットエッチング、あるいはドライエッチングとウェットエッチングとの併用)によって選択的に除去し、pMIS形成領域1Bのマスク層7およびAl含有膜6を残す(図2のステップS9)。これにより、nMIS形成領域1Aでは、Hf含有膜5が露出され、一方pMIS形成領域1Bでは、Hf含有膜5上にAl含有膜6およびその上のマスク層7が形成された状態が維持される。
【0071】
具体的には、ステップS9では、マスク層7上にpMIS形成領域1Bを覆いかつnMIS形成領域1Aを露出するフォトレジストパターン(図示せず)を形成してから、該フォトレジストパターンをエッチングマスクとして用いて、nMIS形成領域1Aのマスク層7をエッチング(好ましくはウェットエッチング)して除去し、続いて、nMIS形成領域1AのAl含有膜6をエッチング(好ましくはウェットエッチング)して除去する。その後、フォトレジストパターンは除去する。
【0072】
マスク層7として窒化チタン膜を用いた場合には、ステップS9でnMIS形成領域1Aのマスク層7を除去するためのエッチング液として、例えば過酸化水素水などを用いることができる。また、フォトレジストパターン(図示せず)をエッチングマスクとして用いて、nMIS形成領域1Aのマスク層7をエッチング(好ましくはウェットエッチング)して除去してから、このフォトレジストパターンを除去し、その後、残存するマスク層7をエッチングマスクとして用いて、nMIS形成領域1AのAl含有膜6をエッチング(好ましくはウェットエッチング)して除去することもできる。また、エッチング液を調整することにより、フォトレジストパターン(図示せず)をエッチングマスクとして用いて、nMIS形成領域1Aのマスク層7をウェットエッチングする際に、nMIS形成領域1AのAl含有膜6も一緒にウェットエッチングすることも可能である。
【0073】
また、ステップS9において、nMIS形成領域1AのAl含有膜6を残すことも可能であるが、上述のようにnMIS形成領域1AのAl含有膜6を除去する方が好ましい。これは、nMIS形成領域1AにAl含有膜6が残っていると、このAl含有膜6が、nチャネル型MISFETを高しきい値化する作用を有することと、後述のステップS11の熱処理時に希土類含有膜8の希土類がHf含有膜5に拡散しにくくなるためである。
【0074】
次に、図11に示されるように、半導体基板1の主面上に、希土類含有膜(希土類含有層)8を形成する(図2のステップS10)。ステップS10において、希土類含有膜8は、半導体基板1の主面全面に形成されるため、nMIS形成領域1AおよびpMIS形成領域1Bの両方に形成される。この希土類含有膜8は、主として、nチャネル型MISFETQnの低しきい値化を図るために形成される。
【0075】
上記ステップS9のエッチング工程でnMIS形成領域1Aのマスク層7およびAl含有膜6を除去しかつpMIS形成領域1Bのマスク層7およびAl含有膜6を残していたので、ステップS10では、希土類含有膜8は、nMIS形成領域1AではHf含有膜5上に形成され、pMIS形成領域1Bではマスク層7上に形成される。このため、nMIS形成領域1Aでは希土類含有膜8とHf含有膜5とが接触しているが、pMIS形成領域1Bでは、希土類含有膜8とAl含有膜6(およびHf含有膜5)とは、間にマスク層7が介在するため互いに接触していない状態となる。
【0076】
希土類含有膜8は、希土類元素を含有する材料膜であり、希土類元素を主成分として含有し、特に好ましくはLa(ランタン)を含有している。安定性の観点から、希土類含有膜8は、好ましくは酸化希土類膜(希土類酸化物層)であり、特に好ましくは酸化ランタン膜(酸化ランタンとして代表的なのはLa2O3)である。希土類含有膜8は、Hf(ハフニウム)を含有していない。この希土類含有膜8は、主として、nチャネル型MISFETQnの低しきい値化を図るために形成される。希土類含有膜8は、スパッタリングなどのPVD法、またはALD法などによって形成することができ、その膜厚(形成膜厚)は、好ましくは1nm以下、例えば0.5nm程度(Laの原子密度として1.2×1015/cm2程度)とすることができる。形成した希土類含有膜8における希土類元素の原子密度(面密度)の好適な範囲としては、例えば5×1013/cm2〜2.4×1015/cm2程度を例示できる。
【0077】
ステップS10で希土類含有膜8を形成した段階では、nMIS形成領域1Aにおいては、半導体基板1(p型ウエルPW)上に、界面層3、Al含有膜4、Hf含有膜5及び希土類含有膜8が下から順に積層された状態となり、一方pMIS形成領域1Bにおいては、半導体基板1(n型ウエルNW)上に、界面層3、Al含有膜4、Hf含有膜5、Al含有膜6、マスク層7及び希土類含有膜8が下から順に積層された状態となっている。
【0078】
次に、半導体基板1に対して熱処理を施す(図2のステップS11)。ステップS11の熱処理工程は、熱処理温度を好ましくは600〜1000℃の範囲内、例えば850℃程度とし、不活性ガス雰囲気中(窒素ガス雰囲気中でもよい)で行うことができる。
【0079】
このステップS11の熱処理により、nMIS形成領域1Aにおいて、Hf含有膜5が希土類含有膜8と反応し、pMIS形成領域1Bにおいて、Hf含有膜5がAl含有膜4と反応する。すなわち、ステップS11の熱処理により、希土類含有膜8を構成する希土類元素が、nMIS形成領域1AのHf含有膜5に拡散(導入)し、Al含有膜4を構成するAlが、pMIS形成領域1BのHf含有膜5に拡散(導入)する。
【0080】
なお、pMIS形成領域1Bにおいては、Hf含有膜5の下にAl含有膜4を形成しているだけでなく、Hf含有膜5の上にAl含有膜6を形成しているため、ステップS11の熱処理により、pMIS形成領域1BのHf含有膜5は、Al含有膜4だけでなく、Al含有膜6とも反応し得る。このため、ステップS11の熱処理により、Al含有膜4を構成するAlだけでなく、Al含有膜6を構成するAlも、pMIS形成領域1BのHf含有膜5に拡散(導入)し得る。
【0081】
また、nMIS形成領域1Aにおいては、Hf含有膜5の上に希土類含有膜8を形成しているだけでなく、Hf含有膜5の下にAl含有膜4を形成しているため、ステップS11の熱処理により、nMIS形成領域1AのHf含有膜5は、希土類含有膜8だけでなく、Al含有膜4とも反応し得る。このため、ステップS11の熱処理により、希土類含有膜8を構成する希土類元素だけでなく、Al含有膜4を構成するAlも、nMIS形成領域1AのHf含有膜5に拡散(導入)し得る。一方、後述の実施の形態2では、nMIS形成領域1AのHf含有膜5の下にAl含有膜4は形成されていないため、ステップS11の熱処理により、nMIS形成領域1AのHf含有膜5は、希土類含有膜8と反応するが、Al含有膜4とは反応しない。
【0082】
このステップS11の熱処理により、nMIS形成領域1Aでは、Al含有膜4とHf含有膜5と希土類含有膜8とが反応(混合、ミキシング、相互拡散)して、図12に示されるように、Al含有膜4とHf含有膜5と希土類含有膜8との反応層(混合層、ミキシング層)であるHf含有絶縁膜GIaが形成される。別の見方をすると、ステップS11の熱処理により、nMIS形成領域1Aでは、希土類含有膜8の希土類元素やAl含有膜4のAlがHf含有膜5に導入されて、Hf含有膜5が、Hf含有絶縁膜GIaとなる。
【0083】
また、ステップS11の熱処理により、pMIS形成領域1Bでは、Al含有膜4とHf含有膜5とAl含有膜6とが反応(混合、ミキシング、相互拡散)して、図12に示されるように、Al含有膜4とHf含有膜5とAl含有膜6との反応層(混合層、ミキシング層)であるHf含有絶縁膜GIbが形成される。別の見方をすると、ステップS11の熱処理により、pMIS形成領域1Bでは、Al含有膜4,6のAlがHf含有膜5に導入されて、Hf含有膜5が、Hf含有絶縁膜GIbとなる。
【0084】
pMIS形成領域1Bでは、希土類含有膜8はマスク層7上に形成されており、pMIS形成領域1Bの希土類含有膜8は、マスク層7と反応しにくいため、ステップS11の熱処理後、マスク層7上に残存している。
【0085】
また、ステップS11の熱処理時には、Al含有膜4やHf含有膜5と下部の界面層3との反応を抑制して、界面層3としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。すなわち、nMIS形成領域1Aにおいて、Hf含有絶縁膜GIaと半導体基板1(p型ウエルPW)との間に界面層3としての酸化シリコン膜または酸窒化シリコン膜を残存させ、またpMIS形成領域1Bにおいて、Hf含有絶縁膜GIbと半導体基板1(n型ウエルNW)との間に界面層3としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。
【0086】
Hf含有膜5は、ハフニウム(Hf)と酸素(O)とを主成分として含有し、Al含有膜4,6は、Al(アルミニウム)を主成分として含有しているため、pMIS形成領域1BにおいてHf含有膜5とAl含有膜4,6とが反応して形成されたHf含有絶縁膜GIbは、ハフニウム(Hf)と酸素(O)とアルミニウム(Al)とを主成分として含有する絶縁膜である。また、Hf含有膜5が更に窒素(N)も含有していた場合には、Hf含有絶縁膜GIbも、更に窒素(N)も含有したものとなり、また、Hf含有膜5が更にSi(シリコン、ケイ素)も含有していた場合には、Hf含有絶縁膜GIbも、更にSi(シリコン、ケイ素)も含有したものとなる。
【0087】
このため、Al含有膜4,6が酸化アルミニウム膜の場合には、Hf含有膜5の種類によって、Hf含有絶縁膜GIbは以下のような組成の膜となり得る。すなわち、Hf含有膜5がHfO膜(代表的にはHfO2膜)の場合は、Hf含有絶縁膜GIbはHfAlO膜となり、また、Hf含有膜5がHfON膜の場合は、Hf含有絶縁膜GIbはHfAlON膜となり、また、Hf含有膜5がHfSiO膜の場合は、Hf含有絶縁膜GIbはHfAlSiO膜となり、また、Hf含有膜5がHfSiON膜の場合は、Hf含有絶縁膜GIbはHfAlSiON膜となる。Al含有膜4,6が窒化アルミニウム膜または酸窒化アルミニウム膜の場合には、Hf含有膜5の種類によって、Hf含有絶縁膜GIbは以下のような組成の膜となり得る。すなわち、Hf含有膜5がHfO膜(代表的にはHfO2膜)またはHfON膜の場合は、Hf含有絶縁膜GIbはHfAlON膜となり、また、Hf含有膜5がHfSiO膜またはHfSiON膜の場合は、Hf含有絶縁膜GIbはHfAlSiON膜となる。
【0088】
Hf含有膜5は、ハフニウム(Hf)と酸素(O)とを主成分として含有し、希土類含有膜8は、希土類元素(Ln)を主成分として含有しているため、nMIS形成領域1AにおいてHf含有膜5と希土類含有膜8とが反応して形成されたHf含有絶縁膜GIaは、ハフニウム(Hf)と酸素(O)と希土類元素(Ln)とを主成分として含有する絶縁膜である。Al含有膜4もHf含有絶縁膜GIaの形成に寄与しているため、Hf含有絶縁膜GIaは、更にアルミニウム(Al)も含有している(但し後述の実施の形態2の場合はHf含有絶縁膜GIaはAlを含有しない)。Hf含有絶縁膜GIaが含有する希土類元素Lnは、希土類含有膜8が含有していた希土類元素Lnと同じである。また、Hf含有膜5が更に窒素(N)も含有していた場合には、Hf含有絶縁膜GIaも、更に窒素(N)も含有したものとなり、また、Hf含有膜5が更にSi(シリコン、ケイ素)も含有していた場合には、Hf含有絶縁膜GIaも、更にSi(シリコン、ケイ素)も含有したものとなる。
【0089】
従って、Hf含有膜5がHfSiON膜の場合には、Hf含有絶縁膜GIaはHfLnAlSiON膜となり、Hf含有膜5がHfSiO膜の場合には、Hf含有絶縁膜GIaはHfLnAlSiO膜となり、Hf含有膜5がHfON膜の場合は、Hf含有絶縁膜GIaはHfLnAlON膜となり、Hf含有膜5がHfO膜(代表的にはHfO2膜)の場合は、Hf含有絶縁膜GIaはHfLnAlO膜となる。
【0090】
ステップS11の熱処理工程を行った後、図13に示されるように、ステップS11の熱処理工程で反応しなかった希土類含有膜8(未反応の希土類含有膜8、特にマスク層7上に残存する希土類含有膜8)を、エッチング(好ましくはウェットエッチング)によって除去し、それから、マスク層7をエッチング(好ましくはウェットエッチング)によって除去する(図2のステップS12)。また、他の形態として、ステップS12において、ステップS11の熱処理工程で反応しなかった希土類含有膜8(未反応の希土類含有膜8、特にマスク層7上に残存する希土類含有膜8)と、マスク層7とを、一緒に除去(好ましくはウェットエッチングにより除去)することもできる。
【0091】
また、詳細は後述するが、ステップS11の熱処理を行うと、pMIS形成領域1Bに形成されているAl含有膜6のうち、下層部はHf含有絶縁膜5と反応するが、上層部分は希土類含有膜8からマスク層7を通って拡散してきた希土類元素と反応し、この希土類元素と反応した部分(上層部分)は、ステップS12でマスク層7を除去する際に、一緒に除去され得る。
【0092】
ステップS12のエッチング工程により、nMIS形成領域1AではHf含有絶縁膜GIaが露出し、pMIS形成領域1BではHf含有絶縁膜GIbが露出した状態となる。ステップS12のエッチング(ウェットエッチング)には、例えば硫酸と過酸化水素の混合液などを好適に用いることができる。
【0093】
次に、図14に示されるように、nMIS形成領域1AおよびpMIS形成領域1Bを含む半導体基板1の主面上に、すなわちnMIS形成領域1AのHf含有絶縁膜GIaおよびpMIS形成領域1BのHf含有絶縁膜GIb上に、メタルゲート(金属ゲート電極)用の金属膜(金属層、メタルゲート膜)9を形成する(図3のステップS13)。
【0094】
金属膜9は、好ましくは、窒化チタン(TiN)膜、窒化タンタル(TaN)膜、窒化タングステン(WN)膜、炭化チタン(TiC)膜、炭化タンタル(TaC)膜、炭化タングステン(WC)膜または窒化炭化タンタル(TaCN)膜である。金属膜9は、例えばスパッタリング法などにより形成することができる。金属膜9の膜厚(形成膜厚)は、例えば5〜20nm程度とすることができる。
【0095】
次に、図15に示されるように、半導体基板1の主面上に、すなわち金属膜9上に、シリコン膜10を形成する(図3のステップS14)。シリコン膜10は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理(例えば後述のステップS19の活性化アニール処理)で多結晶シリコン膜となる。シリコン膜10の膜厚は、例えば30〜80nm程度とすることができる。また、他の形態として、シリコン膜10として、Ge(ゲルマニウム)を含むシリコン膜(シリコンゲルマニウム膜)を用いることもできる。
【0096】
ステップS13で形成する金属膜9の厚みを厚くすることでステップS14のシリコン膜10の形成工程を省略する(すなわちゲート電極GE1,GE2をシリコン膜10無しの金属膜9で形成する)ことも可能であるが、ステップS14で金属膜9上にシリコン膜10を形成する(すなわちゲート電極GE1,GE2を金属膜9とその上のシリコン膜10との積層膜で形成する)方が、より好ましい。その理由は、金属膜9の厚みが厚すぎると、金属膜9が剥離しやすくなる問題や、あるいは金属膜9をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜9とシリコン膜10との積層膜でゲート電極を形成することで、金属膜9のみでゲート電極を形成する場合に比べて金属膜9の厚みを薄くすることができるため、上記問題を改善できるからである。また、金属膜9上にシリコン膜10を形成した場合、これまでのポリシリコンゲート電極(ポリシリコンからなるゲート電極)の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
【0097】
次に、シリコン膜10および金属膜9の積層膜をパターニングすることにより、図16に示されるように、金属膜9および金属膜9上のシリコン膜10からなるゲート電極GE1,GE2を形成する(図3のステップS15)。ステップS15のパターニング工程(ゲート電極GE1,GE2形成工程)は、例えば、フォトリソグラフィ法を用いてシリコン膜10上にフォトレジストパターン(図示せず)を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜10および金属膜9の積層膜をエッチング(好ましくはドライエッチング)してパターニングすることにより、行うことができる。その後、このフォトレジストパターンは除去される。
【0098】
ゲート電極GE1は、nMIS形成領域1Aにおいて、Hf含有絶縁膜GIa上に形成され、ゲート電極GE2は、pMIS形成領域1Bにおいて、Hf含有絶縁膜GIb上に形成される。すなわち、金属膜9および金属膜9上のシリコン膜10からなるゲート電極GE1が、nMIS形成領域1Aのp型ウエルPWの表面上に、ゲート絶縁膜としてのHf含有絶縁膜GIaを介して形成され、金属膜9および金属膜9上のシリコン膜10からなるゲート電極GE2が、pMIS形成領域1Bのn型ウエルNWの表面上に、ゲート絶縁膜としてのHf含有絶縁膜GIbを介して形成される。Hf含有絶縁膜GIaとHf含有絶縁膜GIbとは、いずれも酸化シリコンよりも誘電率(比誘電率)が高く、高誘電率ゲート絶縁膜として機能する。
【0099】
ステップS15でシリコン膜10および金属膜9をパターニングするドライエッチング工程の後に、ゲート電極GE1で覆われない部分のHf含有絶縁膜GIaとゲート電極GE2で覆われない部分のHf含有絶縁膜GIbとを除去するためのウェットエッチングを行うことが、より好ましい。ゲート電極GE1の下部に位置するHf含有絶縁膜GIaとゲート電極GE2の下部に位置するHf含有絶縁膜GIbとは、ステップS15のドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極GE1で覆われない部分のHf含有絶縁膜GIaとゲート電極GE2で覆われない部分のHf含有絶縁膜GIbとは、ステップS15でシリコン膜10および金属膜9をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
【0100】
次に、図17に示されるように、nMIS形成領域1Aにおけるp型ウエルPWのゲート電極GE1の両側の領域にリン(P)またはヒ素(As)などのn型不純物をイオン注入することによりn−型半導体領域EX1を形成し、また、pMIS形成領域1Bにおけるn型ウエルNWのゲート電極GE2の両側の領域にホウ素(B)などのp型不純物をイオン注入することによりp−型半導体領域EX2を形成する(図3のステップS16)。n−型半導体領域EX1形成用のイオン注入時には、pMIS形成領域1Bはイオン注入阻止マスクとしてのフォトレジスト膜(図示せず)で覆っておき、nMIS形成領域1Aの半導体基板1(p型ウエルPW)にゲート電極GE1をマスクとしてイオン注入する。また、p−型半導体領域EX2形成用のイオン注入時には、nMIS形成領域1Aはイオン注入阻止マスクとしての他のフォトレジスト膜(図示せず)で覆っておき、pMIS形成領域1Bの半導体基板1(n型ウエルNW)にゲート電極GE2をマスクとしてイオン注入する。n−型半導体領域EX1を先に形成しても、あるいはp−型半導体領域EX2を先に形成してもよい。
【0101】
次に、図18に示されるように、ゲート電極GE1,GE2の側壁上に、絶縁体(絶縁膜)からなるサイドウォールスペーサ(側壁スペーサ、側壁絶縁膜、サイドウォール)SWを形成する(図3のステップS17)。例えば、半導体基板1上にゲート電極GE1,GE2を覆うように酸化シリコン膜と窒化シリコン膜とを下から順に形成してから、この酸化シリコン膜と窒化シリコン膜との積層膜を異方性エッチング(エッチバック)することによって、ゲート電極GE1,GE2の側壁上に残存する酸化シリコン膜および窒化シリコン膜からなるサイドウォールスペーサSWを形成することができる。なお、図面の簡略化のために、図18では、サイドウォールスペーサSWを構成する酸化シリコン膜および窒化シリコン膜を一体化して示してある。
【0102】
次に、nMIS形成領域1Aのp型ウエルPWにn+型半導体領域SD1をイオン注入により形成し、pMIS形成領域1Bのn型ウエルNWにp+型半導体領域SD2を他のイオン注入により形成する(図3のステップS18)。
【0103】
n+型半導体領域SD1は、nMIS形成領域1Aにおけるp型ウエルPWのゲート電極GE1およびサイドウォールスペーサSWの両側の領域に、リン(P)またはヒ素(As)などのn型の不純物をイオン注入することにより、形成することができる。n+型半導体領域SD1は、n−型半導体領域EX1よりも不純物濃度が高くかつ接合深さが深い。このn+型半導体領域SD1形成用のイオン注入時には、pMIS形成領域1Bはイオン注入阻止マスクとしてのフォトレジスト膜(図示せず)で覆っておき、nMIS形成領域1Aの半導体基板1(p型ウエルPW)に、ゲート電極GE1およびその側壁上のサイドウォールスペーサSWをマスクとしてイオン注入する。このため、n−型半導体領域EX1は、ゲート電極GE1に整合して形成され、n+型半導体領域SD1はサイドウォールSスペーサWに整合して形成される。
【0104】
p+型半導体領域SD2は、pMIS形成領域1Bにおけるn型ウエルNWのゲート電極GE2およびサイドウォールスペーサSWの両側の領域にホウ素(B)などのp型の不純物をイオン注入することにより、形成することができる。p+型半導体領域SD2は、p−型半導体領域EX2よりも不純物濃度が高くかつ接合深さが深い。このp+型半導体領域SD2形成用のイオン注入時には、nMIS形成領域1Aはイオン注入阻止マスクとしての他のフォトレジスト膜(図示せず)で覆っておき、pMIS形成領域1Bの半導体基板1(n型ウエルNW)に、ゲート電極GE2およびその側壁上のサイドウォールスペーサSWをマスクとしてイオン注入する。このため、p−型半導体領域EX2は、ゲート電極GE2に整合して形成され、p+型半導体領域SD2はサイドウォールスペーサSWに整合して形成される。n+型半導体領域SD1を先に形成しても、あるいはp+型半導体領域SD2を先に形成してもよい。
【0105】
nMIS形成領域1Aのゲート電極GE1を構成するシリコン膜10は、n−型半導体領域EX1形成用のイオン注入工程やn+型半導体領域SD1形成用のイオン注入工程でn型の不純物が導入されて、n型のシリコン膜となる。また、pMIS形成領域1Bのゲート電極GE2を構成するシリコン膜10は、p−型半導体領域EX2形成用のイオン注入やp+型半導体領域SD2形成用のイオン注入工程でp型の不純物が導入されて、p型のシリコン膜となる。
【0106】
なお、n+型半導体領域SD1はnチャネル型MISFETQnのソース・ドレイン領域として機能し、p+型半導体領域SD2はpチャネル型MISFETQpのソース・ドレイン領域として機能するので、ステップS18は、nチャネル型MISFETQnのソース・ドレイン領域形成用のイオン注入と、pチャネル型MISFETQpのソース・ドレイン領域形成用のイオン注入とを行なう工程とみなすことができる。
【0107】
ステップS18でn+型半導体領域SD1形成用のイオン注入とp+型半導体領域SD2形成用のイオン注入とを行った後、導入した不純物の活性化のための熱処理(アニール処理、活性化アニール)を行う(図3のステップS19)。ステップS16,S18のイオン注入でn−型半導体領域EX1、p−型半導体領域EX2、n+型半導体領域SD1、p+型半導体領域SD2およびシリコン膜10などに導入された不純物を、ステップS19の熱処理により活性化することができる。ステップS19の熱処理は、例えば、900℃〜1100℃の熱処理温度で、不活性ガス雰囲気中、より好ましくは窒素雰囲気中で行うことができる。
【0108】
このようにして、図18に示されるような構造が得られ、nMIS形成領域1Aに、電界効果トランジスタとしてnチャネル型MISFETQnが形成され、また、pMIS形成領域1Bに、電界効果トランジスタとしてpチャネル型MISFETQpが形成される。
【0109】
ゲート電極GE1がnチャネル型MISFETQnのゲート電極(メタルゲート電極)として機能し、ゲート電極GE1の下のHf含有絶縁膜GIa(およびその下の界面層3)が、nチャネル型MISFETQnのゲート絶縁膜として機能する。そして、nチャネル型MISFETQnのソースまたはドレインとして機能するn型の半導体領域(不純物拡散層)が、n+型半導体領域SD1およびn−型半導体領域EX1により形成される。また、ゲート電極GE2がpチャネル型MISFETQpのゲート電極(メタルゲート電極)として機能し、ゲート電極GE2の下のHf含有絶縁膜GIb(およびその下の界面層3)が、pチャネル型MISFETQpのゲート絶縁膜として機能する。そして、pチャネル型MISFETQpのソースまたはドレインとして機能するp型の半導体領域(不純物拡散層)が、p+型半導体領域SD2およびp−型半導体領域EX2により形成される。また、サリサイド(Salicide:Self Aligned Silicide)プロセスにより、ソース・ドレインを構成するn+型半導体領域SD1およびp+型半導体領域SD2の上部や、ゲート電極GE1,GE2を構成するシリコン膜10の上部に、コバルトシリサイドまたはニッケルシリサイドなどからなる金属シリサイド層(図示せず)を形成することもできる。
【0110】
次に、図19に示されるように、半導体基板1の主面上に、ゲート電極GE1,GE2およびサイドウォールスペーサSWを覆うように、絶縁膜(層間絶縁膜)11を形成する。絶縁膜11は、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などからなる。絶縁膜11の形成後、絶縁膜11の表面(上面)を、例えばCMP(Chemical Mechanical Polishing)法を使用して平坦化する。
【0111】
次に、絶縁膜11上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして用いて、絶縁膜11をドライエッチングすることにより、絶縁膜11にコンタクトホール(貫通孔、孔)CTを形成する。コンタクトホールCTは、n+型半導体領域SD1およびp+型半導体領域SD2や、ゲート電極GE1,GE2の上部などに形成される。
【0112】
次に、コンタクトホールCT内に、タングステン(W)などからなる導電性のプラグ(接続用導体部)PGを形成する。プラグPGを形成するには、例えば、コンタクトホールCTの内部(底部および側壁上)を含む絶縁膜11上に、バリア導体膜(例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜)を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールCTを埋めるように形成し、絶縁膜11上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、プラグPGを形成することができる。なお、図面の簡略化のために、図19では、プラグPGを構成するバリア導体膜および主導体膜(タングステン膜)を一体化して示してある。
【0113】
次に、図20に示されるように、プラグPGが埋め込まれた絶縁膜11上に、ストッパ絶縁膜(エッチングストッパ用絶縁膜)12および配線形成用の絶縁膜(層間絶縁膜)13を順次形成する。ストッパ絶縁膜12は、絶縁膜13への溝加工の際にエッチングストッパとなる膜であり、絶縁膜13に対してエッチング選択性を有する材料を用い、例えば、ストッパ絶縁膜12を窒化シリコン膜とし、絶縁膜13を酸化シリコン膜とすることができる。
【0114】
次に、シングルダマシン法により第1層目の配線M1を形成する。まず、フォトレジストパターン(図示せず)をマスクとしたドライエッチングによって絶縁膜13およびストッパ絶縁膜12の所定の領域に配線溝(配線M1形成用の溝)を形成した後、半導体基板1の主面上(すなわち配線溝の底部および側壁上を含む絶縁膜13上)にバリア導体膜(例えば窒化チタン膜、タンタル膜または窒化タンタル膜など)を形成する。続いて、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をCMP法により除去して、配線溝内に、銅を主導電材料とする第1層目の配線M1を形成する。なお、図面の簡略化のために、図20では、配線M1を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
【0115】
配線M1は、プラグPGを介してnチャネル型MISFETQnおよびpチャネル型MISFETQpのソースまたはドレイン用のn+型半導体領域SD1およびp+型半導体領域SD2などと電気的に接続されている。その後、デュアルダマシン法などにより2層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線M1およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【0116】
次に、本実施の形態の特徴について、より詳細に説明する。
【0117】
本実施の形態では、nチャネル型MISFETQnのゲート絶縁膜として、酸化シリコンよりも誘電率が高いHf含有絶縁膜GIaを用い、pチャネル型MISFETQpのゲート絶縁膜として、酸化シリコンよりも誘電率が高いHf含有絶縁膜GIbを用いている。すなわち、酸化シリコンより誘電率(比誘電率)の高い材料膜、いわゆるHigh−k膜(高誘電率膜)であるHf含有絶縁膜GIa,GIbを、nチャネル型MISFETQnおよびpチャネル型MISFETQpのゲート絶縁膜に用いている。このため、nチャネル型MISFETQnおよびpチャネル型MISFETQpのゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、Hf含有絶縁膜GIaとHf含有絶縁膜GIbの物理的膜厚を増加させることができるため、ゲートリーク電流を低減することができる。
【0118】
また、本実施の形態では、nチャネル型MISFETQnおよびpチャネル型MISFETQpのゲート電極GE1,GE2は、ゲート絶縁膜(ここでは界面層3およびHf含有絶縁膜GIa,GIb)上に位置する金属膜9を有しており、いわゆるメタルゲート電極(金属ゲート電極)である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるため、MISFET素子の小型化(ゲート絶縁膜の薄膜化)も可能になる。
【0119】
また、本実施の形態では、pチャネル型MISFETQpにおいて、pチャネル型MISFETQpのHf系の高誘電率ゲート絶縁膜であるHf含有絶縁膜GIbにアルミニウム(Al)を導入しているので、pチャネル型MISFETQpを低しきい値化することができる。一方、nチャネル型MISFETQnにおいては、nチャネル型MISFETQnのHf系の高誘電率ゲート絶縁膜であるHf含有絶縁膜GIaに希土類元素(より好ましくはLa)を導入しているので、nチャネル型MISFETQnを低しきい値化することができる。すなわち、nチャネル型MISFETQnとpチャネル型MISFETQpの両方を低しきい値化することができる(nチャネル型MISFETQnとpチャネル型MISFETQpのしきい値電圧の絶対値を小さくすることができる)。
【0120】
nチャネル型MISFETのHf系ゲート絶縁膜に希土類元素(特にLa)を導入した場合の低しきい値化の作用とpチャネル型MISFETのHf系ゲート絶縁膜にアルミニウム(Al)を導入した場合の低しきい値化の作用とを比べると、前者の方が大きい。このため、nチャネル型MISFETよりもpチャネル型MISFETの方が、低しきい値化しにくいと言える。このため、pチャネル型MISFETの低しきい値化を図るためには、pチャネル型MISFETのHf系ゲート絶縁膜にAlを導入するだけでなく、pチャネル型MISFETのHf系ゲート絶縁膜に希土類元素(特にLa)が導入されないようにすることが重要である。これは、pチャネル型MISFETのHf系ゲート絶縁膜に希土類元素(特にLa)が導入されてしまうと、この希土類元素が、pチャネル型MISFETを高しきい値化するように作用するためである。
【0121】
マスク層7をpMIS形成領域1Bに選択的に形成した状態で希土類含有膜8を形成することで、nMIS形成領域1Aでは、Hf含有膜5に接するように希土類含有膜8を形成することができるとともに、pMIS形成領域1Bでは、希土類含有膜8はマスク層7上に形成される。このため、上記ステップS11の熱処理を行うと、nMIS形成領域1Aでは、Hf含有膜5と希土類含有膜8とが反応するが、pMIS形成領域1Bでは、希土類含有膜8がマスク層7の下の層と反応するのを、マスク層7によって抑制または防止することができる。
【0122】
しかしながら、本発明者の検討により、次のことが分かった。
【0123】
マスク層7は、その下に形成したAl含有膜6,4やHf含有膜5と反応しがたい材料により形成することで、pチャネル型MISFETのHf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)の形成に対してマスク層7が悪影響を及ぼさないようにしている。また、マスク層7を、希土類含有膜8と反応しがたい材料により形成することで、希土類含有膜8とマスク層7との反応を抑制し、後で不要となったマスク層7を除去する際(上記ステップS12に対応)に、マスク層7上の希土類含有膜8とマスク層7自身とを、容易かつ的確に除去することができるようになる。
【0124】
一般に、金属窒化物は、単体金属(純金属)に比べて化学的に安定であり、特にTi(チタン)またはTa(タンタル)の窒化物膜は、希土類含有膜8、Al含有膜6,4あるいはHf含有膜5と反応しにくい。このため、pMIS形成領域1Bにおいて、マスク層7を、好ましくは窒化金属、より好ましくは窒化チタン(TiN)または窒化タンタル(TaN)、特に好ましくは窒化チタン(TiN)、で構成することで、マスク層7がAl含有膜6,4やHf含有膜5とステップS11の熱処理で反応するのを抑制することができる。また、マスク層7の材料は、希土類含有膜8の希土類元素の拡散に対するバリア性が高く、加工がし易く、また、除去もしやすい(ウェットエッチングにより除去しやすい)性質を有していることが好ましく、これらの点でも、マスク層7に使用する材料として上記材料は好適である。
【0125】
しかしながら、反応しにくく、希土類元素の拡散に対するバリア性が高い上記材料(窒化金属膜、好ましくは窒化チタン膜または窒化タンタル膜、より好ましくは窒化チタン膜)でマスク層7を形成したとしても、マスク層7上に形成された希土類含有膜8中の希土類元素が、マスク層7中を拡散するのを完全に防止することは困難である。このため、マスク層7上に希土類含有膜8が形成された状態で熱処理(ステップS11の熱処理に相当する熱処理)が行われると、この熱処理時に希土類含有膜8からマスク層7中を拡散した希土類元素Lnがマスク層7を通過してマスク層7の下の層にまで到達してしまい、形成されたHf系ゲート絶縁膜中に希土類元素Lnが含有されてしまう可能性がある。pMIS形成領域1BのHf系ゲート絶縁膜に希土類元素が導入されてしまうと、この希土類元素は、pチャネル型MISFETQpのしきい値の絶対値を増大させるように作用するため、何らかの対策を行って、希土類元素に起因したpチャネル型MISFETの高しきい値化を防ぎ、Alによるpチャネル型MISFETQpの低しきい値化の効果を的確に享受できるようにすることが望まれる。
【0126】
これに対処するために、マスク層7自身を工夫することで希土類元素Lnがマスク層7を通過しにくくすることも考えられるが、一旦マスク層7を通過してしまった希土類元素Lnに対しては効力が低いため、希土類元素Lnがマスク層7を通過してしまった場合でも有効な対策を見つけることは、極めて有益である。
【0127】
また、pチャネル型MISFETのHf系ゲート絶縁膜にAlを導入することでpチャネル型MISFETの低しきい値化を図れるが、pチャネル型MISFETにおけるHf系ゲート絶縁膜において、特にHf系ゲート絶縁膜と界面層(界面層3に相当)との界面付近にAlが存在することが低しきい値化に大きく作用する一方、前記界面付近に希土類元素(特にLa)が存在すると、この希土類元素が高しきい値化の作用を示す。このため、pチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIb)において、界面層3との界面(境界)付近にAlが高濃度で存在するが、前記界面付近に希土類元素(特にランタン)ができるだけ存在しないようにすることが、pチャネル型MISFETの低しきい値化にとって重要である。
【0128】
そこで、本発明者が検討したところ、pMIS形成領域1Bにおいて、マスク層7の下の層を、Al含有膜4、Hf含有膜5およびAl含有膜6の積層構造(すなわちAl含有膜6,4でHf含有膜5を上下に挟んだ構造)としておき、この状態でステップS11の熱処理を行うことが有効であることを見いだした。以下、具体的に説明する。
【0129】
すなわち、本実施の形態では、ステップS11の熱処理を行う前に、pMIS形成領域1Bにおいて、半導体基板1(n型ウエルNW)上に、界面層3、Al含有膜4、Hf含有膜5、Al含有膜6、マスク層7および希土類含有膜8が順に形成され、これらが積層された状態で、ステップS11の熱処理が行われる。Hf含有膜5形成前にAl含有膜4を形成しておき、このAl含有膜4上にHf含有膜5を形成し、このHf含有膜5上にAl含有膜6を形成することが重要である。
【0130】
本実施の形態において、Al含有膜4は、主として、pMIS形成領域1Bに形成するpチャネル型MISFETの低しきい値化のために設けられる。Alは、pチャネル型MISFETの低しきい値化のために有効な元素であるが、Hf系ゲート絶縁膜にAlを単に導入するよりも、Hf系ゲート絶縁膜において、界面層3との界面(境界)付近にAlが存在することが、pチャネル型MISFETの低しきい値化に大きく寄与する。Alは、希土類元素(特にランタン)に比べて拡散しにくい性質(拡散係数が小さい)を有している。このため、Hf含有膜5の下(より特定的にはHf含有膜5と界面層3との間)にAl含有膜4を配置しておくことで、ステップS11の熱処理で形成されたHf系ゲート絶縁膜(Hf含有絶縁膜GIb)において、界面層3との界面(境界)付近にAlを高濃度に偏在させることができるため、Hf系ゲート絶縁膜(Hf含有絶縁膜GIb)にAlを導入したことによるpチャネル型MISFETの低しきい値化の効果を高めることができる。
【0131】
次に、pMIS形成領域1BにAl含有膜4だけでなく、Al含有膜6も必要な理由について説明する。
【0132】
マスク層7上に希土類含有膜8が形成された状態でステップS11の熱処理が行われる。このため、この熱処理時に希土類含有膜8からマスク層7中を拡散した希土類元素Lnがマスク層7を通過してAl含有膜6にまで到達する可能性があるが、たとえ希土類元素Lnがマスク層7を通過してAl含有膜6にまで到達したとしても、この希土類元素Lnは、Al含有膜6に捕獲(トラップ)され、それよりも下層側(すなわちHf含有膜5)には拡散しなくなる。従って、マスク層7とHf含有膜5との間に、希土類元素Lnを捕獲可能なAl含有膜6を設けたことで、ステップS11の熱処理時に希土類含有膜8からの希土類元素Lnがマスク層7を通過できたとしても、この希土類元素LnがHf含有膜5にまで拡散するのを抑制または防止することができる。つまり、Al含有膜6は、マスク層7中を拡散(通過)した希土類含有膜8からの希土類元素LnがHf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)中に導入されてしまうのを防止する機能(作用)を有している。
【0133】
Al含有膜6が希土類元素Lnを捕獲できるのは、希土類元素LnはHf含有膜5(HfO膜、HfON膜、HfSiON膜またはHfSiO膜)中を拡散しやすいのに対して、希土類元素LnはAl含有膜6中を拡散しにくいことが、その理由の1つであり、また、Alが希土類元素Lnと反応しやすいことも、その理由の他の1つである。
【0134】
希土類元素Lnを捕獲した部分のAl含有膜6(例えばAl含有膜6の上層部分)は、ステップS12でマスク層7を除去(エッチング)する際に、一緒に除去され得る。また、希土類元素Lnを捕獲した部分のAl含有膜6(例えばAl含有膜6の上層部分)が、たとえステップS12で除去されずにHf系ゲート絶縁膜(Hf含有絶縁膜GIb)の上部に残ったとしても、Hf系ゲート絶縁膜(Hf含有絶縁膜GIb)の上部にのみ存在する希土類元素Lnは高しきい値化の作用は非常に小さいため、希土類元素Lnに起因してpチャネル型MISFETのしきい値化が高くなるのを抑制または防止できる。すなわち、pチャネル型MISFETのHf系ゲート絶縁膜において、界面層3との界面(境界)付近に存在する希土類元素は高しきい値化の作用を有するが、それに比べて、Hf系ゲート絶縁膜の上部(上層部)に存在する希土類元素は、高しきい値化の作用は非常に小さい。Al含有膜6により、希土類含有膜8からの希土類元素LnがHf含有膜5へ拡散するのを抑制または防止できることで、希土類元素LnがHf系ゲート絶縁膜(Hf含有絶縁膜GIb)と界面層3との界面付近にまで拡散するのを抑制または防止でき(すなわち界面層3との界面付近の希土類濃度を低減でき)、それによって、希土類元素Lnに起因してpチャネル型MISFETのしきい値化が高くなるのを抑制または防止できる。
【0135】
また、Al含有膜6以外の材料膜を希土類元素Lnの捕獲層としてHf含有膜5上に設けた場合には、この捕獲層からHf含有膜5側への元素の拡散の影響が懸念される。それに対して、本実施の形態では、希土類元素Lnの捕獲層としてAl含有膜6をHf含有膜5上に設けており、このAl含有膜6は、Hf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)に導入されても悪影響を及ぼさない元素(Al,O,N)によって構成されている。このため、Al含有膜6を構成する元素がHf含有膜5側へ拡散してHf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)に導入されたとしても、それが悪影響を及ぼすのを防止できる。更に、Al含有膜6を構成するAlがHf含有膜5側へ拡散してHf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)に導入されると、このAlもpチャネル型MISFETの低しきい値化に寄与できるため、pチャネル型MISFETの低しきい値化の効果を更に高めることができる。
【0136】
従って、マスク層7中を拡散(通過)した希土類含有膜8からの希土類元素LnがHf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)中に導入されてしまうのを防止できる層で、かつ、自身の元素がHf系ゲート絶縁膜(Hf含有絶縁膜GIb)に導入されたときに悪影響が生じずに、低しきい値化も促進できる層として、Al含有膜6は極めて優れている。
【0137】
このように、本実施の形態では、Al含有膜4とAl含有膜6の両方を形成したことで、pチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIb)において、界面層3との界面(境界)付近にAlが高濃度で存在するが、前記界面付近に希土類元素(特にランタン)ができるだけ存在しないようにすることができる。従って、pMIS形成領域1Bに形成するpチャネル型MISFETを効率的にかつ的確に低しきい値化することができる。これにより、半導体装置の性能を向上させることができる。
【0138】
図21は、pチャネル型MISFETのしきい値電圧の説明図である。図21のグラフの縦軸は、pチャネル型MISFETのしきい値電圧に対応している。図21のグラフには、サンプルA、サンプルB、サンプルCおよびサンプルDの4種類のpチャネル型MISFETについて、しきい値電圧を測定した結果が示されている。
【0139】
ここで、サンプルAは、本実施の形態とは異なり、pMIS形成領域1Bにおいて、Al含有膜4とAl含有膜6のいずれも形成しなかった場合のpチャネル型MISFETに対応している。また、サンプルBは、本実施の形態とは異なり、pMIS形成領域1Bにおいて、Al含有膜4は形成するが、Al含有膜6は形成しなかった場合(この場合上記Hf含有膜5に接して上記マスク層7が形成される)のpチャネル型MISFETに対応している。また、サンプルCは、本実施の形態とは異なり、pMIS形成領域1Bにおいて、Al含有膜6は形成するが、Al含有膜4は形成しなかった場合(この場合上記界面層3に接して上記Hf含有膜5が形成される)のpチャネル型MISFETに対応している。また、サンプルDは、本実施の形態のように、Al含有膜4とAl含有膜6の両方を形成した場合のpチャネル型MISFETに対応している。
【0140】
本実施の形態とは異なり、pMIS形成領域1Bにおいて、Al含有膜4とAl含有膜6のいずれも形成しなかった場合(図21のサンプルAに対応)には、pMIS形成領域1BのHf系ゲート絶縁膜にAlが導入されないため、pMIS形成領域1BのHf系ゲート絶縁膜にAlを導入した場合に比べて、形成されるpチャネル型MISFETのしきい値電圧が高くなってしまう。すなわち、Alによるpチャネル型MISFETの低しきい値化の効果を得られない。
【0141】
また、本実施の形態とは異なり、pMIS形成領域1Bにおいて、Al含有膜4は形成するが、Al含有膜6を形成しなかった場合(図21のサンプルBに対応)には、Hf含有膜5の下にAl含有膜4を設けていたことで、形成されたHf系ゲート絶縁膜において、界面層(界面層3に相当)との界面(境界)付近にAlが高濃度に偏在し、このAlがpチャネル型MISFETを低しきい値化するように作用する。しかしながら、この場合、Hf含有膜5上にHf含有膜5に接してマスク層7が形成され、マスク層7上に希土類含有膜8が形成された状態でステップS11の熱処理が行われるため、この熱処理時に希土類含有膜8からマスク層7中を拡散した希土類元素Lnがマスク層7を通過してマスク層7の下の層にまで到達してしまい、形成されたHf系ゲート絶縁膜中に希土類元素Lnが含有されてしまう。この際、Alに比べて希土類元素Lnの方がHf含有膜5を拡散しやすい性質を有しているため、Hf系ゲート絶縁膜において、界面層(界面層3に相当)との界面(境界)付近にまで希土類元素Lnが拡散してしまう。このため、pチャネル型MISFETにおいて、Alによる低しきい値化の作用が、希土類元素Lnによる高しきい値化の作用に相殺されてしまうため、Al含有膜4を形成したことにより期待されるしきい値よりも、希土類元素Lnが導入されてしまった分、しきい値が高くなってしまう。従って、Alによる低しきい値化の効果が抑制されてしまう。
【0142】
また、本実施の形態とは異なり、pMIS形成領域1Bにおいて、Al含有膜6は形成するが、Al含有膜4を形成しなかった場合(図21のサンプルCに対応)には、希土類含有膜8の希土類元素Lnがマスク層7を拡散(通過)したとしても、Al含有膜6に捕獲(トラップ)されるため、pチャネル型MISFETのHf系ゲート絶縁膜中に希土類元素が導入されてしまうことによる高しきい値化を抑制できる。しかしながら、希土類元素Lnに比べてAlはHf含有膜5中を拡散しにくいため、形成されたHf系ゲート絶縁膜において、Alは上層側に高濃度に偏在し、界面層3との界面(境界)付近ではAl濃度が低くなってしまう。また、Hf系ゲート絶縁膜の上層側に高濃度に偏在するAlは、マスク層7の除去時に一緒に除去されやすい。このため、Alによる低しきい値化の効果は限定的である。すなわち、サンプルCは、サンプルAに比べると、しきい値電圧の絶対値を低下できているが、低しきい値化の効果は限定的であり、サンプルBよりもしきい値電圧の絶対値が高くなっている。
【0143】
それに対して、本実施の形態のように、Al含有膜4とAl含有膜6の両方を形成した場合(図21のサンプルDに対応)には、Hf含有膜5の下にAl含有膜4を設けていたことで、形成されたHf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)において、界面層3との界面(境界)付近にAlが高濃度に偏在し、このAlがpチャネル型MISFETを低しきい値化するように作用する。そして、希土類含有膜8の希土類元素Lnがマスク層7を拡散(通過)したとしても、その希土類元素Lnは、Al含有膜6に捕獲(トラップ)されるため、pチャネル型MISFETのHf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)中に希土類元素が導入されてしまうことによる高しきい値化の作用を抑制または防止できる。従って、pチャネル型MISFETのしきい値電圧(の絶対値)を効率よくかつ的確に小さくすることができる。図21のグラフにおいても、サンプルA,B,Cに比べて、本実施の形態に対応するサンプルDが、しきい値電圧(の絶対値)が最も低く(小さく)なっている。
【0144】
また、本実施の形態では、nチャネル型MISFETについては、Hf系ゲート絶縁膜(ここではHf含有絶縁膜GIa)に希土類元素(より好ましくはLa)を導入したことで、低しきい値化を図っている。本実施の形態では、nMIS形成領域1Aにおいて、Al含有膜4、Hf含有膜5および希土類含有膜8が積層された状態でステップS11の熱処理を行っているため、nチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIa)に希土類元素だけでなく、Alも導入されてしまう。このAlは、nチャネル型MISFETを高しきい値化するように作用する。しかしながら、Alに比べると希土類元素(特にLa)はHf含有膜5に拡散しやすく、また、Alによる高しきい値化の作用よりも希土類元素(特にLa)による低しきい値化の作用の方が大きい。このため、希土類含有膜8の厚みや、ステップS11の熱処理の条件(熱処理温度など)を調整することで、Hf系ゲート絶縁膜(Hf含有絶縁膜GIa)全体に希土類元素(特にLa)を拡散させることができ、希土類元素(特にLa)の拡散量(濃度)も高めることができる。このため、nチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIa)に希土類元素だけでなく、Alも導入されていたとしても、Alの高しきい値化の作用よりも希土類元素(特にLa)の低しきい値化の作用が優勢となり、nチャネル型MISFETを低しきい値化することができる。
【0145】
従って、本実施の形態では、nチャネル型MISFETとpチャネル型MISFETの両方を低しきい値化することができる。これにより、半導体装置の性能を向上させることができる。
【0146】
(実施の形態2)
上記実施の形態1では、nチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIa)に希土類元素だけでなく、Alも導入されていたが、本実施の形態では、nチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIa)にAlが導入されないようにしている。以下、具体的に説明する。
【0147】
図22は、本実施の形態2の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態1の図2に対応するものである。図23〜図30は、本実施の形態2の半導体装置の製造工程中の要部断面図である。
【0148】
本実施の形態の製造工程は、ステップS5でAl含有膜4を形成するまでは、上記実施の形態1の製造工程と同様であるので、ここではその説明を省略し、ステップS5のAl含有膜4の形成工程以降について説明する。
【0149】
上記実施の形態1のステップS1〜S5と同様の工程を行って、上記図6の構造を得た後、本実施の形態では、図23に示されるように、nMIS形成領域1AのAl含有膜4をエッチングによって選択的に除去し、pMIS形成領域1BのAl含有膜4を残す(図22のステップS5a)。これにより、nMIS形成領域1Aでは、界面層3が露出され、一方pMIS形成領域1Bでは、界面層3上にAl含有膜4が形成された状態が維持される。
【0150】
例えば、ステップS5aにおいて、Al含有膜4上にpMIS形成領域1Bを覆いかつnMIS形成領域1Aを露出するフォトレジストパターン(図示せず)を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、nMIS形成領域1AのAl含有膜4をエッチング(好ましくはウェットエッチング)して除去し、その後、フォトレジストパターンを除去すればよい。
【0151】
以降の工程は、上記実施の形態1と基本的には同様である。以下に簡単に説明する。
【0152】
上記ステップS5aの後、図24に示されるように、ステップS6として、半導体基板1の主面上に、すなわちnMIS形成領域1Aの界面層3上およびpMIS形成領域1BのAl含有膜4上に、Hf含有膜5を形成する。このステップS6において、上記実施の形態1の場合、Hf含有膜5は、nMIS形成領域1AおよびpMIS形成領域1Bの両方でAl含有膜4上に形成されていたのに対して、本実施の形態の場合、nMIS形成領域1Aでは界面層3上にHf含有膜5が形成され、pMIS形成領域1BではAl含有膜4上にHf含有膜5が形成される。それから、図25に示されるように、ステップS7として、半導体基板1の主面上に、すなわちHf含有膜5上に、Al含有膜6を形成する。それから、図26に示されるように、ステップS8として、半導体基板1の主面上に、すなわちAl含有膜6上に、マスク層7を形成する。
【0153】
本実施の形態においては、ステップS8でマスク層7を形成した段階では、nMIS形成領域1Aでは、半導体基板1(p型ウエルPW)上に、界面層3、Hf含有膜5、Al含有膜6およびマスク層7が下から順に積層された状態となり、pMIS形成領域1Bでは、半導体基板1(ウエル領域)上に、界面層3、Al含有膜4、Hf含有膜5、Al含有膜6およびマスク層7が下から順に積層された状態となっている。nMIS形成領域1AにAl含有膜4が無い状態であることが、上記実施の形態1との相違点である。
【0154】
それから、図27に示されるように、ステップS9として、nMIS形成領域1Aのマスク層7およびAl含有膜6をエッチング(好ましくはウェットエッチング、あるいはドライエッチングとウェットエッチングとの併用)によって選択的に除去し、pMIS形成領域1Bのマスク層7およびAl含有膜6を残す。これにより、nMIS形成領域1Aでは、Hf含有膜5が露出され、一方pMIS形成領域1Bでは、Hf含有膜5上にAl含有膜6およびその上のマスク層7が形成された状態が維持される。それから、図28に示されるように、ステップS10として、半導体基板1の主面上に、すなわちnMIS形成領域1AのHf含有膜5上およびpMIS形成領域1Bのマスク層7上に、希土類含有膜8を形成する。
【0155】
本実施の形態において、ステップS10で希土類含有膜8を形成した段階では、nMIS形成領域1Aにおいては、半導体基板1(p型ウエルPW)上に界面層3、Hf含有膜5及び希土類含有膜8が下から順に積層された状態となり、一方pMIS形成領域1Bにおいては、半導体基板1(n型ウエルNW)上に界面層3、Al含有膜4、Hf含有膜5、Al含有膜6、マスク層7及び希土類含有膜8が下から順に積層された状態となる。nMIS形成領域1AにAl含有膜4が無い状態であることが、上記実施の形態1との相違点である。
【0156】
それから、ステップS11として、半導体基板1に対して熱処理を施す。ステップS11の熱処理により、nMIS形成領域1Aでは、Hf含有膜5が希土類含有膜8と反応してHf含有絶縁膜GIaが形成され、pMIS形成領域1Bでは、Hf含有膜5がAl含有膜4(およびAl含有膜6)と反応してHf含有絶縁膜GIbが形成される。ステップS11の熱処理直前のpMIS形成領域1Bでの積層状態(界面層3、Al含有膜4、Hf含有膜5、Al含有膜6、マスク層7および希土類含有膜8の積層構造)は、上記実施の形態1と同様であるため、ステップS11の熱処理によりpMIS形成領域1Bでいかなる現象が生じるかについては、本実施の形態も上記実施の形態1と同様であるので、ここではその繰り返しの説明は省略する。
【0157】
一方、本実施の形態では、nMIS形成領域1AにAl含有膜4が無い状態でステップS11の熱処理を行うことが、上記実施の形態1と相違している。すなわち、本実施の形態では、nMIS形成領域1Aの半導体基板1(n型ウエルNW)上に、界面層3、Hf含有膜5および希土類含有膜8が下から順に積層された状態で、ステップS11の熱処理を行う。MIS形成領域1AのHf含有膜5の下にAl含有膜4が無いため、ステップS11の熱処理により、MIS形成領域1AのHf含有膜5は、希土類含有膜8と反応するが、Al含有膜4とは反応しない。このため、nMIS形成領域1Aにおいて、ステップS11の熱処理によりHf含有膜5が希土類含有膜8と反応する(希土類含有膜8を構成する希土類元素がHf含有膜5に拡散する)ことで形成されるHf含有絶縁膜GIaには、Al(アルミニウム)が導入されず、これが上記実施の形態1との相違点となる。
【0158】
本実施の形態においては、ステップS11の熱処理により、nMIS形成領域1Aでは、Hf含有膜5と希土類含有膜8とが反応(混合、ミキシング、相互拡散)して、図29に示されるように、Hf含有膜5と希土類含有膜8との反応層(混合層、ミキシング層)であるHf含有絶縁膜GIaが形成される。別の見方をすると、ステップS11の熱処理により、nMIS形成領域1Aでは、希土類含有膜8の希土類元素LnがHf含有膜5に導入されて、Hf含有膜5が、Hf含有絶縁膜GIaとなる。
【0159】
従って、本実施の形態においては、Hf含有膜5がHfSiON膜の場合には、Hf含有絶縁膜GIaはHfLnSiON膜となり、Hf含有膜5がHfSiO膜の場合には、Hf含有絶縁膜GIaはHfLnSiO膜となり、Hf含有膜5がHfON膜の場合は、Hf含有絶縁膜GIaはHfLnON膜となり、Hf含有膜5がHfO膜(代表的にはHfO2膜)の場合は、Hf含有絶縁膜GIaはHfLnO膜となる。ここで、上記実施の形態1と同様に、希土類含有膜8が含有していた希土類元素をLnと表記している。希土類含有膜8が含有する希土類元素がランタン(La)の場合は、Ln=Laである。
【0160】
ステップS11の熱処理工程を行った後、図30に示されるように、ステップS12として、ステップS11の熱処理工程で反応しなかった希土類含有膜8(未反応の希土類含有膜8、特にマスク層7上に残存する希土類含有膜8)を、エッチング(好ましくはウェットエッチング)によって除去し、それから、マスク層7をエッチング(好ましくはウェットエッチング)によって除去する。
【0161】
その後、上記実施の形態1と同様のステップS13〜S19およびそれ以降の工程が行われるが、ここではその図示および説明は省略する。
【0162】
本実施の形態では、上述のように、nチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIa)にAlが導入されないようにしている。これは、ステップS5aでnMIS形成領域1AのAl含有膜4を選択的に除去したことで実現できる。
【0163】
本実施の形態では、nチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIa)に希土類元素(より好ましくはLa)を導入するがAlが導入されないようにしたことで、希土類元素(特にLa)による低しきい値化の作用を得られるとともに、Alによる高しきい値化の作用を排除することができる。このため、上記実施の形態1に比べて、nチャネル型MISFETのしきい値電圧(の絶対値)を、より小さくすることができ、nチャネル型MISFETの低しきい値化の観点では、有利である。従って、nチャネル型MISFETとpチャネル型MISFETの両方を、より的確に低しきい値化することができ、半導体装置の性能を、より向上させることができる。
【0164】
一方、上記実施の形態1では、上記ステップS5aのようなAl含有膜4を選択的に除去する工程が不要であるため、半導体装置の製造工程数を低減でき、また、半導体装置の製造時間を短縮できる。従って、半導体装置の製造コストを低減することができる。
【0165】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【0166】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【0167】
1 半導体基板
1A nMIS形成領域
1B pMIS形成領域
2 素子分離領域
3 界面層
4,6 Al含有膜
5 Hf含有膜
7 マスク層
8 希土類含有膜
9 金属膜
10 シリコン膜
11 絶縁膜
12 ストッパ絶縁膜
13 絶縁膜
CT コンタクトホール
EX1 n−型半導体領域
EX2 p−型半導体領域
GE1,GE2 ゲート電極
GIa,GIb Hf含有絶縁膜
M1 配線
NW n型ウエル
PG プラグ
PW p型ウエル
Qn nチャネル型MISFET
Qp pチャネル型MISFET
SD1 n+型半導体領域
SD2 p+型半導体領域
SW サイドウォールスペーサ
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に、高誘電率ゲート絶縁膜およびメタルゲート電極を有するMISFETを備えた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【0002】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、MISFET(Metal Insulator Semiconductor Field Effect Transistor)を形成することができる。ゲート電極としては、ポリシリコン膜を使用することが一般的である。
【0003】
しかしながら、近年、MISFET素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【0004】
また、MISFET素子の微細化に伴いゲート絶縁膜の薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、MISFETのチャネル部とゲート電極との間で、電子や正孔が酸化シリコン膜によって形成される障壁をトンネルするようになり、いわゆるトンネル電流が発生し、ゲートリーク電流が大きくなってしまう。このため、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い材料(高誘電率材料)を使用することにより、容量を同じにしても物理的膜厚を増加させることで、リーク電流を低減する技術がある。
【0005】
特開2002−314072号公報(特許文献1)、特開2010−45210号公報(特許文献2)や非特許文献1には、メタルゲート電極および高誘電率ゲート絶縁膜を有するMISFETに関する技術が記載されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2002−314072号公報
【特許文献2】特開2010−45210号公報
【非特許文献】
【0007】
【非特許文献1】H. Shinohara et al., SSDM2009, p.789.
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明者の検討によれば、次のことが分かった。
【0009】
メタルゲート電極を用いた場合、ゲート電極の空乏化の問題は解決できるが、ポリシリコンゲート電極を用いた場合に比べて、nチャネル型MISFETおよびpチャネル型MISFETの両方でしきい値電圧の絶対値が大きくなってしまい、低しきい値デバイスの性能が低下するという問題がある。このため、メタルゲート電極を適用する場合には、低しきい値化(しきい値電圧の絶対値の低下)を可能とし、低しきい値デバイスの性能向上を実現することが望まれる。しかしながら、nチャネル型MISFETとpチャネル型MISFETとでメタルゲート電極とゲート絶縁膜の構成が同じ場合、ゲート電極およびゲート絶縁膜材料の組み合わせにより、nチャネル型MISFETあるいはpチャネル型MISFETの一方の低しきい値化を図ると、他方は逆に高しきい値化してしまう。
【0010】
そこで、nチャネル型MISFETおよびpチャネル型MISFETのそれぞれのしきい値電圧を独立に制御可能とするために、nチャネル型MISFETのゲート絶縁膜とpチャネル型MISFETのゲート絶縁膜とに異なる絶縁材料を選択することが有効である。
【0011】
ゲート絶縁膜用の高誘電率膜(High−k膜)として、Hfを含有する高誘電率膜であるHf系ゲート絶縁膜が優れているが、nチャネル型MISFETにおけるHf系ゲート絶縁膜に希土類元素(特に好ましくはランタン)を導入すると、nチャネル型MISFETを低しきい値化することができる。また、pチャネル型MISFETにおけるHf系ゲート絶縁膜にアルミニウム(Al)を導入すると、pチャネル型MISFETを低しきい値化することができる。このため、nチャネル型MISFETにおけるHf系ゲート絶縁膜に希土類元素(特にランタン)を選択的に導入し、pチャネル型MISFETにおけるHf系ゲート絶縁膜にアルミニウムを選択的に導入することにより、nチャネル型MISFETとpチャネル型MISFETの両方を低しきい値化することができる。
【0012】
nチャネル型MISFETにおけるHf系ゲート絶縁膜に希土類元素(特にランタン)を選択的に導入し、かつpチャネル型MISFETにおけるHf系ゲート絶縁膜にアルミニウムを選択的に導入する手法として、本発明者はマスク層を用いたプロセスを検討している。以下、本発明者が検討したマスク層を用いたプロセスについて説明する。
【0013】
まず、半導体基板の主面に、酸化シリコン膜または酸窒化シリコン膜からなる界面層を形成してから、この界面層上に酸化ハフニウム膜などのHf含有膜を形成し、このHf含有膜上に酸化アルミニウム膜などのAl含有膜を形成し、このAl含有膜上に窒化チタン膜などのマスク層を形成する。それから、nチャネル型MISFET形成予定領域のマスク層とAl含有膜を選択的に除去し、pチャネル型MISFET形成予定領域のマスク層とAl含有膜は残す。それから、半導体基板の主面上に酸化ランタン膜などの希土類含有膜を形成する。これにより、nチャネル型MISFET形成予定領域ではHf含有膜上に希土類含有膜が形成され、pチャネル型MISFET形成予定領域ではマスク層上に希土類含有膜が形成された状態となる。この状態で熱処理を行うことで、nチャネル型MISFET形成予定領域では、Hf含有膜と希土類含有膜とが反応して、希土類元素を含有するHf系高誘電率ゲート絶縁膜が形成され、pチャネル型MISFET形成予定領域では、Hf含有膜とAl含有膜とが反応して、Alを含有するHf系高誘電率ゲート絶縁膜が形成される。熱処理後、熱処理で反応しなかった希土類含有膜およびマスク層を除去し、その後、メタルゲート電極を形成する。
【0014】
上記マスク層は、熱処理時にマスク層上の希土類含有膜がマスク層の下のAl含有膜やHf含有膜と反応するのを防止するために使用される。しかしながら、熱処理時にマスク層上の希土類含有膜の希土類元素がマスク層中を拡散して、マスク層の下の層にまで導入されてしまう虞があることが、本発明者の検討により分かった。pチャネル型MISFETのHf系高誘電率ゲート絶縁膜に希土類元素が導入されてしまうと、pチャネル型MISFETを高しきい値化するように作用する虞がある。また、pチャネル型MISFETのHf系ゲート絶縁膜にAlを導入することでpチャネル型MISFETの低しきい値化を図れるが、pチャネル型MISFETにおけるHf系ゲート絶縁膜において、特にHf系ゲート絶縁膜と界面層との界面付近にAlが存在することが、低しきい値化に大きく作用する。
【0015】
従って、製造工程を工夫してMISFETのしきい値電圧を効率よく低下させることで、半導体装置の性能向上を図ることが望まれる。
【0016】
本発明の目的は、半導体装置の性能向上を図ることができる技術を提供することにある。
【0017】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0018】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0019】
代表的な実施の形態による半導体装置の製造方法は、nチャネル型の第1MISFETを半導体基板の第1領域に有し、pチャネル型の第2MISFETを前記半導体基板の第2領域に有する半導体装置の製造方法である。そして、(a)前記半導体基板を用意する工程、(b)前記半導体基板上の前記第1領域および前記第2領域に、酸化シリコンまたは酸窒化シリコンからなる絶縁層を形成する工程、(c)前記第1領域および前記第2領域の前記絶縁層上に、Alを含有する第1Al含有膜を形成する工程、を有している。また、(d)前記(c)工程後、前記第1および第2MISFETのゲート絶縁膜用で、かつHfを含有するHf含有膜を、前記第1領域および前記第2領域の前記第1Al含有膜上に形成する工程、(e)前記(d)工程後、前記第1領域および前記第2領域の前記Hf含有膜上に、Alを含有する第2Al含有膜を形成する工程、も有している。また、(f)前記(e)工程後、前記第1領域および前記第2領域の前記第2Al含有膜上にマスク層を形成する工程、(g)前記(f)工程後、前記第1領域の前記マスク層および前記第2Al含有膜を除去し、前記第2領域の前記マスク層および前記第2Al含有膜を残す工程、も有している。また、(h)前記(g)工程後、希土類元素を含有する希土類含有膜を、前記第1領域の前記Hf含有膜上および前記第2領域の前記マスク層上に形成する工程、(i)前記(h)工程後、熱処理を行って、前記第1領域の前記Hf含有膜を前記希土類含有膜と反応させ、前記第2領域の前記Hf含有膜を前記第1Al含有膜と反応させる工程、も有している。また、(j)前記(i)工程後、前記(i)工程にて反応しなかった前記希土類含有膜、および前記マスク層を除去する工程、(k)前記(j)工程後、前記第1領域に前記第1MISFET用の第1ゲート電極を、前記第2領域に前記第2MISFET用の第2ゲート電極を形成する工程、も有している。
【発明の効果】
【0020】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0021】
代表的な実施の形態によれば、半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【0022】
【図1】本発明の一実施の形態である半導体装置の要部断面図である。
【図2】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図3】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図4】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図5】図4に続く半導体装置の製造工程中の要部断面図である。
【図6】図5に続く半導体装置の製造工程中の要部断面図である。
【図7】図6に続く半導体装置の製造工程中の要部断面図である。
【図8】図7に続く半導体装置の製造工程中の要部断面図である。
【図9】図8に続く半導体装置の製造工程中の要部断面図である。
【図10】図9に続く半導体装置の製造工程中の要部断面図である。
【図11】図10に続く半導体装置の製造工程中の要部断面図である。
【図12】図11に続く半導体装置の製造工程中の要部断面図である。
【図13】図12に続く半導体装置の製造工程中の要部断面図である。
【図14】図13に続く半導体装置の製造工程中の要部断面図である。
【図15】図14に続く半導体装置の製造工程中の要部断面図である。
【図16】図15に続く半導体装置の製造工程中の要部断面図である。
【図17】図16に続く半導体装置の製造工程中の要部断面図である。
【図18】図17に続く半導体装置の製造工程中の要部断面図である。
【図19】図18に続く半導体装置の製造工程中の要部断面図である。
【図20】図19に続く半導体装置の製造工程中の要部断面図である。
【図21】pチャネル型MISFETのしきい値電圧の説明図である。
【図22】本発明の他の実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図23】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図24】図23に続く半導体装置の製造工程中の要部断面図である。
【図25】図24に続く半導体装置の製造工程中の要部断面図である。
【図26】図25に続く半導体装置の製造工程中の要部断面図である。
【図27】図26に続く半導体装置の製造工程中の要部断面図である。
【図28】図27に続く半導体装置の製造工程中の要部断面図である。
【図29】図28に続く半導体装置の製造工程中の要部断面図である。
【図30】図29に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【0023】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0024】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0025】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0026】
(実施の形態1)
本実施の形態の半導体装置を図面を参照して説明する。
【0027】
図1は、本発明の一実施の形態である半導体装置、ここではCMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)を有する半導体装置の要部断面図である。
【0028】
図1に示されるように、本実施の形態の半導体装置は、半導体基板1のnMIS形成領域(第1領域)1Aに形成されたnチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor:MIS型電界効果トランジスタ)Qnと半導体基板1のpMIS形成領域(第2領域)1Bに形成されたpチャネル型MISFETQpとを有している。
【0029】
すなわち、p型の単結晶シリコンなどからなる半導体基板1は、素子分離領域2によって規定されて互いに電気的に分離されたnMIS形成領域1AおよびpMIS形成領域1Bを有しており、nMIS形成領域1Aの半導体基板1にp型ウエルPWが形成され、pMIS形成領域1Bの半導体基板1にn型ウエルNWが形成されている。nMIS形成領域1Aのp型ウエルPWの表面上には、nチャネル型MISFETQnのゲート絶縁膜として機能するHf含有絶縁膜(高誘電率ゲート絶縁膜)GIaを介して、nチャネル型MISFETQnのゲート電極(メタルゲート電極)GE1が形成されている。また、pMIS形成領域1Bのn型ウエルNWの表面上には、pチャネル型MISFETQpのゲート絶縁膜として機能するHf含有絶縁膜(高誘電率ゲート絶縁膜)GIbを介して、pチャネル型MISFETQpのゲート電極(メタルゲート電極)GE2が形成されている。
【0030】
Hf含有絶縁膜GIa,GIbは、半導体基板1(p型ウエルPWおよびn型ウエルNW)の表面(シリコン面)上に直接的に形成せずに、Hf含有絶縁膜GIaと半導体基板1(p型ウエルPW)との界面、およびHf含有絶縁膜GIbと半導体基板1(n型ウエルNW)との界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層(絶縁層、絶縁膜)3を形成している。酸化シリコンまたは酸窒化シリコンからなる界面層3を設けることで、ゲート絶縁膜と半導体基板(のシリコン面)の界面をSiO2/Si(またはSiON/Si)構造にし、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【0031】
Hf含有絶縁膜GIaとHf含有絶縁膜GIbとは、それぞれ酸化シリコンよりも誘電率(比誘電率)が高い絶縁材料膜、いわゆるHigh−k膜(高誘電率膜)である。なお、本願において、High−k膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、酸化シリコン(SiOx、代表的にはSiO2)よりも誘電率(比誘電率)が高い膜を意味する。また、本願において、Hfを含有するゲート絶縁膜をHf系ゲート絶縁膜と称する場合もある。
【0032】
pチャネル型MISFETQpのゲート絶縁膜(高誘電率ゲート絶縁膜)として機能するHf含有絶縁膜GIbは、Hf(ハフニウム)とO(酸素)とを主成分として含有する絶縁材料からなり、更にAl(アルミニウム)を含有していることを特徴の一つとしている。このHf含有絶縁膜GIbは、Hf(ハフニウム)とO(酸素)とAl(アルミニウム)とを必須の構成元素として含有するが、それ以外に更にN(窒素)とSi(シリコン、ケイ素)の一方または両方を含有することもできる。Hf含有絶縁膜GIbがAl(アルミニウム)を含有するのは、pチャネル型MISFETQpの低しきい値化を図るためである。従って、Hf含有絶縁膜GIbとして、HfAlO膜、HfAlON膜、HfAlSiON膜またはHfAlSiO膜を好適に用いることができる。
【0033】
なお、MISFETの低しきい値化とは、そのMISFETのしきい値(しきい値電圧)の絶対値を小さく(低く)することに対応し、MISFETの高しきい値化とは、そのMISFETのしきい値(しきい値電圧)の絶対値を大きく(高く)することに対応する。
【0034】
ここで、HfAlO膜は、ハフニウム(Hf)とアルミニウム(Al)と酸素(O)とで構成された絶縁材料膜であり、HfAlON膜は、ハフニウム(Hf)とアルミニウム(Al)と酸素(O)と窒素(N)とで構成された絶縁材料膜である。また、HfAlSiON膜は、ハフニウム(Hf)とアルミニウム(Al)とシリコン(Si)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfAlSiO膜は、ハフニウム(Hf)とアルミニウム(Al)とシリコン(Si)と酸素(O)とで構成された絶縁材料膜である。
【0035】
なお、HfAlSiON膜(またはHfAlSiON)と表記した場合、HfAlSiON膜(またはHfAlSiON)におけるHfとAlとSiとOとNの原子比は1:1:1:1:1に限定されるものではない。このことは、HfAlO膜、HfAlON膜、HfAlSiO膜、HfLnO膜、HfLnON膜、HfLnSiON膜、HfLnSiO膜、HfLnAlO膜、HfLnAlON膜、HfLnAlSiON膜、HfLnAlSiO膜、HfO膜、HfON膜、HfSiON膜、HfSiO膜、TiN膜、TaN膜などについても同様である。
【0036】
nチャネル型MISFETQnのゲート絶縁膜(高誘電率ゲート絶縁膜)として機能するHf含有絶縁膜GIaは、Hf(ハフニウム)とO(酸素)とを主成分として含有する絶縁材料からなり、更に希土類元素(特に好ましくはLa(ランタン))を含有していることを特徴の一つとしている。このHf含有絶縁膜GIaは、Hf(ハフニウム)とO(酸素)と希土類元素とを必須の構成元素として含有するが、それ以外に更にN(窒素)とSi(シリコン、ケイ素)の一方または両方を含有することもできる。Hf含有絶縁膜GIaが希土類元素を含有するのは、nチャネル型MISFETQnの低しきい値化を図るためである。また、本実施の形態の製造方法(この製造方法については後述する)に従って製造された本実施の形態の半導体装置では、Hf含有絶縁膜GIaは、更にAl(アルミニウム)も含有しているが、後述の実施の形態2の製造方法に従って製造された半導体装置では、Hf含有絶縁膜GIaは、Al(アルミニウム)を含有していない。
【0037】
なお、本願において、希土類または希土類元素とは、ランタン(La)からルテチウム(Lu)までのランタノイドに、スカンジウム(Sc)およびイットリウム(Y)を加えたものを言うものとする。
【0038】
従って、Hf含有絶縁膜GIaが含有する希土類元素をLnと表記すると、Hf含有絶縁膜GIaとして、HfLnO膜、HfLnON膜、HfLnSiON膜、HfLnSiO膜、HfLnAlO膜、HfLnAlON膜、HfLnAlSiON膜、HfLnAlSiO膜を好適に用いることができる。また、nチャネル型MISFETQnの低しきい値化を図るためにHf含有絶縁膜GIaが含有する希土類元素Lnは、La(ランタン)が特に好ましい。
【0039】
ここで、HfLnO膜は、ハフニウム(Hf)と希土類元素(Ln)と酸素(O)とで構成された絶縁材料膜であり、HfLnON膜は、ハフニウム(Hf)と希土類元素(Ln)と酸素(O)と窒素(N)とで構成された絶縁材料膜である。また、HfLnSiON膜は、ハフニウム(Hf)と希土類元素(Ln)とシリコン(Si)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfLnSiO膜は、ハフニウム(Hf)と希土類元素(Ln)とシリコン(Si)と酸素(O)とで構成された絶縁材料膜である。また、HfLnAlO膜は、ハフニウム(Hf)と希土類元素(Ln)とアルミニウム(Al)と酸素(O)とで構成された絶縁材料膜であり、HfLnAlON膜は、ハフニウム(Hf)と希土類元素(Ln)とアルミニウム(Al)と酸素(O)と窒素(N)とで構成された絶縁材料膜である。また、HfLnAlSiON膜は、ハフニウム(Hf)と希土類元素(Ln)とアルミニウム(Al)とシリコン(Si)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfLnAlSiO膜は、ハフニウム(Hf)と希土類元素(Ln)とアルミニウム(Al)とシリコン(Si)と酸素(O)とで構成された絶縁材料膜である。
【0040】
各ゲート電極GE1,GE2は、ゲート絶縁膜(nMIS形成領域1AではHf含有絶縁膜GIa、pMIS形成領域1BではHf含有絶縁膜GIb)上に形成されてゲート絶縁膜(nMIS形成領域1AではHf含有絶縁膜GIa、pMIS形成領域1BではHf含有絶縁膜GIb)に接する金属膜(金属層、メタルゲート膜)9と、この金属膜9上のシリコン膜10との積層膜(積層構造)で構成されている。ゲート電極GE1,GE2のうち、ゲート電極GE1はnMIS形成領域1Aに形成され、ゲート電極GE2はpMIS形成領域1Bに形成されている。
【0041】
ゲート電極GE1は、高誘電率ゲート絶縁膜であるHf含有絶縁膜GIaに接する金属膜9を有し、ゲート電極GE2は、高誘電率ゲート絶縁膜であるHf含有絶縁膜GIbに接する金属膜9を有しており、各ゲート電極GE1,GE2は、いわゆるメタルゲート電極(金属ゲート電極)である。
【0042】
なお、本願において、金属膜(金属層)とは、金属伝導を示す導電膜(導電層)を言い、単体の金属膜(純金属膜)や合金膜だけでなく、金属伝導を示す金属化合物膜(窒化金属膜や炭化金属膜など)も含むものとする。このため、金属膜9は、金属伝導を示す導電膜であり、金属級に抵抗率が低い。金属膜9として特に好ましいのは、窒化チタン(TiN)膜、窒化タンタル(TaN)膜、窒化タングステン(WN)膜、炭化チタン(TiC)膜、炭化タンタル(TaC)膜、炭化タングステン(WC)膜または窒化炭化タンタル(TaCN)膜である。
【0043】
nMIS形成領域1Aのp型ウエルPWには、nチャネル型MISFETQnのLDD(Lightly doped Drain)構造のソース・ドレイン領域として、n−型半導体領域(エクステンション領域、LDD領域)EX1とそれよりも高不純物濃度のn+型半導体領域(ソース・ドレイン領域)SD1とが形成されている。また、pMIS形成領域1Bのn型ウエルNWには、pチャネル型MISFETQpのLDD構造のソース・ドレイン領域として、p−型半導体領域(エクステンション領域、LDD領域)EX2とそれよりも高不純物濃度のp+型半導体領域(ソース・ドレイン領域)SD2とが形成されている。n+型半導体領域SD1は、n−型半導体領域EX1よりも不純物濃度が高くかつ接合深さが深く、p+型半導体領域SD2は、p−型半導体領域EX2よりも不純物濃度が高くかつ接合深さが深い。
【0044】
ゲート電極GE1,GE2の側壁上には、絶縁体(絶縁膜)からなるサイドウォールスペーサ(側壁スペーサ、側壁絶縁膜、サイドウォール)SWが形成されている。nMIS形成領域1Aにおいて、n−型半導体領域EX1はゲート電極GE1に整合して形成され、n+型半導体領域SD1はゲート電極GE1の側壁上に設けられたサイドウォールスペーサSWに整合して形成されている。また、pMIS形成領域1Bにおいて、p−型半導体領域EX2はゲート電極GE2に整合して形成され、p+型半導体領域SD2はゲート電極GE2の側壁上に設けられたサイドウォールスペーサSWに整合して形成されている。すなわち、n−型半導体領域EX1は、ゲート電極GE1の側壁上に形成されたサイドウォールスペーサSWの下に位置して、nチャネル型MISFETQnのチャネル領域とn+型半導体領域SD1との間に介在し、p−型半導体領域EX2は、ゲート電極GE2の側壁上に形成されたサイドウォールスペーサSWの下に位置して、pチャネル型MISFETQpのチャネル領域とp+型半導体領域SD2との間に介在している。n+型半導体領域SD1、p+型半導体領域SD2およびシリコン膜10の表面上には、サリサイド(Salicide:Self Aligned Silicide)技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層(図示せず)を形成することもできる。
【0045】
更に、後述の絶縁膜(層間絶縁膜)11、コンタクトホールCT、プラグPG、ストッパ絶縁膜12、絶縁膜13および配線M1(後述の図19および図20参照)や、更に上層の多層配線構造が形成されているが、ここでは図示およびその説明は省略する。
【0046】
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。
【0047】
図2および図3は、本実施の形態の半導体装置、ここではCMISFETを有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図4〜図20は、本実施の形態の半導体装置、ここではCMISFETを有する半導体装置の製造工程中の要部断面図である。
【0048】
まず、図4に示されるように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)1を準備(用意)する(図2のステップS1)。本実施の形態の半導体装置が形成される半導体基板1は、nチャネル型のMISFETが形成される領域であるnMIS形成領域1Aと、pチャネル型のMISFETが形成される領域であるpMIS形成領域1Bとを有している。それから、半導体基板1の主面に素子分離領域2を形成する(図2のステップS2)。素子分離領域2は酸化シリコンなどの絶縁体からなり、例えばSTI(Shallow Trench Isolation)法により形成される。例えば、半導体基板1に形成された溝(素子分離溝)に埋め込まれた絶縁膜により、素子分離領域2を形成することができる。
【0049】
次に、図5に示されるように、半導体基板1のnチャネル型MISFETを形成する領域(nMIS形成領域1A)にp型ウエルPWを形成し、pチャネル型MISFETを形成する領域(pMIS形成領域1B)にn型ウエルNWを形成する(図2のステップS3)。このステップS3において、p型ウエルPWは、例えばホウ素(B)などのp型の不純物をイオン注入することなどによって形成され、n型ウエルNWは、例えばリン(P)またはヒ素(As)などのn型の不純物をイオン注入することなどにより形成される。また、p型ウエルPWおよびn型ウエルNWの形成前または形成後に、半導体基板1の上層部に対して、後で形成されるMISFETのしきい値調整用のイオン注入(いわゆるチャネルドープイオン注入)を必要に応じて行なうこともできる。
【0050】
次に、例えばフッ酸(HF)水溶液を用いたウェットエッチングなどにより半導体基板1の表面の自然酸化膜を除去することによって、半導体基板1の表面を清浄化(洗浄)する。これにより、半導体基板1(p型ウエルPWおよびn型ウエルNW)の表面(シリコン面)が露出される。
【0051】
次に、半導体基板1の表面(すなわちp型ウエルPWおよびn型ウエルNWの表面)上に、絶縁層として、酸化シリコン膜または酸窒化シリコン膜からなる界面層(絶縁層、絶縁膜)3を形成する(図2のステップS4)。
【0052】
界面層3の膜厚は薄く、好ましくは0.5〜2nm、例えば1nm程度とすることができる。ステップS4において、界面層3は、例えば熱酸化法などを用いて形成することができる。また、界面層3を酸窒化シリコン膜とする場合は、例えば、N2OとO2とH2とを用いた高温短時間酸化法、あるいは、酸化シリコン膜を形成した後にプラズマ中で窒化処理を行う手法などにより、形成することができる。
【0053】
ステップS4で界面層3を形成してから、この界面層3上に後述のAl含有膜4を形成することで、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【0054】
次に、図6に示されるように、半導体基板1の主面上に、すなわち界面層3上に、Al含有膜(Al含有層、第1Al含有膜)4を形成する(図2のステップS5)。ステップS5において、Al含有膜4は、半導体基板1の主面全面に形成されるため、nMIS形成領域1AおよびpMIS形成領域1Bの両方に形成される。このAl含有膜4は、主として、pチャネル型MISFETQpの低しきい値化を図るために形成される。
【0055】
Al含有膜4は、Al(アルミニウム)を含有する材料膜であり、Al(アルミニウム)を主成分として含有している。Al含有膜4としては、酸化アルミニウム膜(AlO膜、代表的にはAl2O3膜)が最も好ましいが、それ以外にも、窒化アルミニウム膜(AlN膜)または酸窒化アルミニウム膜(アルミニウム酸窒化物膜、AlON膜)を好適に用いることができる。Al含有膜4は、スパッタリングなどのPVD(Physical Vapor Deposition)法、またはALD(Atomic Layer Deposition:原子層堆積)法などによって形成することができ、その膜厚(形成膜厚)は、好ましくは1nm以下、例えば0.2nm程度(Alの原子密度として1.2×1015/cm2程度)とすることができる。形成したAl含有膜4におけるAlの原子密度(面密度)の好適な範囲としては、例えば5×1013/cm2〜6×1015/cm2程度を例示できる。
【0056】
次に、図7に示されるように、半導体基板1の主面上に、すなわちAl含有膜4上に、Hf含有膜(Hf含有層)5を形成する(図2のステップS6)。ステップS6において、Hf含有膜5は、半導体基板1の主面全面に形成されるため、nMIS形成領域1AおよびpMIS形成領域1Bの両方に形成される。このHf含有膜5は、上記nチャネル型MISFETQnおよびpチャネル型MISFETQpの高誘電率ゲート絶縁膜(すなわち上記Hf含有絶縁膜GIa,GIb)形成用のベースとなる絶縁膜である。
【0057】
Hf含有膜5は、ハフニウム(Hf)を含有する絶縁膜であり、より特定的には、ハフニウム(Hf)と酸素(O)を含有する絶縁材料からなる。Hf含有膜5は、好ましくは、HfO膜(酸化ハフニウム膜、代表的なのはHfO2膜)、HfON膜(酸窒化ハフニウム膜)、HfSiON膜(ハフニウムシリコンオキシナイトライド膜)またはHfSiO膜(ハフニウムシリケート膜)である。このうち、HfON膜をHf含有膜5として用いれば、耐熱性向上やリーク電流の更なる低減を図ることができる。従って、Hf含有膜5は、ハフニウム(Hf)と酸素(O)を主成分として含有する絶縁膜とみなすことができ、更にN(窒素)とSi(シリコン、ケイ素)の一方または両方を含有することもできる。また、Hf含有膜5は、希土類元素(特にLa)とAlを含有しないことが好ましい。Hf含有膜5の膜厚(形成膜厚)は、好ましくは1〜3nm、例えば2nm程度とすることができる。
【0058】
ここで、HfO膜は、ハフニウム(Hf)と酸素(O)とで構成された絶縁材料膜であり、HfON膜は、ハフニウム(Hf)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfSiON膜は、ハフニウム(Hf)とシリコン(Si)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfSiO膜は、ハフニウム(Hf)とシリコン(Si)と酸素(O)とで構成された絶縁材料膜である。
【0059】
ステップS6のHf含有膜5形成工程は、例えば次のようにして行うことができる。
【0060】
Hf含有膜5がHfSiON膜の場合には、ALD(Atomic Layer Deposition:原子層堆積)法またはCVD(Chemical Vapor Deposition:化学的気相成長)法を用いてまずHfSiO膜を堆積する。それから、このHfSiO膜をプラズマ窒化処理のような窒化処理によって窒化する(すなわちHfSiO膜を窒化してHfSiON膜にする)ことによって、HfSiON膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【0061】
Hf含有膜5がHfON膜の場合には、ALD法またはCVD法を用いてまずHfO膜(代表的にはHfO2膜)を堆積してから、このHfO膜をプラズマ窒化処理のような窒化処理によって窒化する(すなわちHfO膜をHfON膜にする)ことによって、HfON膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【0062】
Hf含有膜5がHfO膜(代表的にはHfO2膜)の場合には、ALD法またはCVD法を用いてHfO膜(代表的にはHfO2膜)を堆積すればよく、窒化処理を行う必要はない。その後、不活性または酸化雰囲気中で熱処理する場合もある。
【0063】
Hf含有膜5がHfSiO膜の場合には、ALD法またはCVD法を用いてHfSiO膜を堆積すればよく、窒化処理を行う必要はない。その後、不活性または酸化雰囲気中で熱処理する場合もある。
【0064】
上記ステップS6でHf含有膜5を形成した後、図8に示されるように、半導体基板1の主面上に、すなわちHf含有膜5上に、Al含有膜(Al含有層、第2Al含有膜)6を形成する(図2のステップS7)。このステップS7において、Al含有膜6は、半導体基板1の主面全面に形成されるため、nMIS形成領域1AおよびpMIS形成領域1BのHf含有膜5上に形成される。このAl含有膜6は、主として、後述の希土類含有膜8から希土類元素がpMIS形成領域1BのHf含有膜5中に拡散するのを抑制または防止するために形成される。また、Al含有膜6のAlが、pMIS形成領域1Bに形成されるpチャネル型MISFETQpを低しきい値化する作用もある。
【0065】
Al含有膜6は、Al(アルミニウム)を含有する材料膜であり、Al(アルミニウム)を主成分として含有している。Al含有膜6としては、酸化アルミニウム膜(AlO膜、代表的にはAl2O3膜)が最も好ましいが、それ以外にも、窒化アルミニウム膜(AlN膜)または酸窒化アルミニウム膜(アルミニウム酸窒化物膜、AlON膜)を好適に用いることができる。Al含有膜6は、スパッタリングなどのPVD法、またはALD法などによって形成することができ、その膜厚(形成膜厚)は、好ましくは1nm以下、例えば0.3nm程度(Alの原子密度として1.7×1015/cm2程度)とすることができる。形成したAl含有膜6におけるAlの原子密度(面密度)の好適な範囲としては、例えば5×1013/cm2〜6×1015/cm2程度を例示できる。
【0066】
次に、図9に示されるように、半導体基板1の主面上に、すなわちAl含有膜6上に、マスク層7を形成する(図2のステップS8)。
【0067】
ステップS8において、マスク層7は、半導体基板1の主面全面に形成されるため、nMIS形成領域1AおよびpMIS形成領域1BのAl含有膜6上に形成される。マスク層7は、例えばスパッタリング法などのPVD法、またはALD法などを用いて形成することができ、その膜厚(形成膜厚)は、好ましくは10〜50nm、例えば30nm程度とすることができる。
【0068】
マスク層7は、好ましくは窒化金属膜からなるが、より好ましくは窒化チタン(TiN)膜または窒化タンタル(TaN)膜であり、特に好ましいのは窒化チタン(TiN)膜である。マスク層7は、後で形成する希土類含有膜8がpMIS形成領域1BのHf含有膜5やAl含有膜6と反応するのを抑制または防止するために形成される。この反応防止の機能や、加工がし易く、除去もし易いことが望ましい点を考慮すると、マスク層7として、上記材料は好適である。
【0069】
ステップS8でマスク層7を形成した段階では、nMIS形成領域1AおよびpMIS形成領域1Bの両方において、半導体基板1(ウエル領域)上に、界面層3、Al含有膜4、Hf含有膜5、Al含有膜6およびマスク層7が下から順に積層された状態となっている。
【0070】
次に、図10に示されるように、nMIS形成領域1Aのマスク層7およびAl含有膜6をエッチング(好ましくはウェットエッチング、あるいはドライエッチングとウェットエッチングとの併用)によって選択的に除去し、pMIS形成領域1Bのマスク層7およびAl含有膜6を残す(図2のステップS9)。これにより、nMIS形成領域1Aでは、Hf含有膜5が露出され、一方pMIS形成領域1Bでは、Hf含有膜5上にAl含有膜6およびその上のマスク層7が形成された状態が維持される。
【0071】
具体的には、ステップS9では、マスク層7上にpMIS形成領域1Bを覆いかつnMIS形成領域1Aを露出するフォトレジストパターン(図示せず)を形成してから、該フォトレジストパターンをエッチングマスクとして用いて、nMIS形成領域1Aのマスク層7をエッチング(好ましくはウェットエッチング)して除去し、続いて、nMIS形成領域1AのAl含有膜6をエッチング(好ましくはウェットエッチング)して除去する。その後、フォトレジストパターンは除去する。
【0072】
マスク層7として窒化チタン膜を用いた場合には、ステップS9でnMIS形成領域1Aのマスク層7を除去するためのエッチング液として、例えば過酸化水素水などを用いることができる。また、フォトレジストパターン(図示せず)をエッチングマスクとして用いて、nMIS形成領域1Aのマスク層7をエッチング(好ましくはウェットエッチング)して除去してから、このフォトレジストパターンを除去し、その後、残存するマスク層7をエッチングマスクとして用いて、nMIS形成領域1AのAl含有膜6をエッチング(好ましくはウェットエッチング)して除去することもできる。また、エッチング液を調整することにより、フォトレジストパターン(図示せず)をエッチングマスクとして用いて、nMIS形成領域1Aのマスク層7をウェットエッチングする際に、nMIS形成領域1AのAl含有膜6も一緒にウェットエッチングすることも可能である。
【0073】
また、ステップS9において、nMIS形成領域1AのAl含有膜6を残すことも可能であるが、上述のようにnMIS形成領域1AのAl含有膜6を除去する方が好ましい。これは、nMIS形成領域1AにAl含有膜6が残っていると、このAl含有膜6が、nチャネル型MISFETを高しきい値化する作用を有することと、後述のステップS11の熱処理時に希土類含有膜8の希土類がHf含有膜5に拡散しにくくなるためである。
【0074】
次に、図11に示されるように、半導体基板1の主面上に、希土類含有膜(希土類含有層)8を形成する(図2のステップS10)。ステップS10において、希土類含有膜8は、半導体基板1の主面全面に形成されるため、nMIS形成領域1AおよびpMIS形成領域1Bの両方に形成される。この希土類含有膜8は、主として、nチャネル型MISFETQnの低しきい値化を図るために形成される。
【0075】
上記ステップS9のエッチング工程でnMIS形成領域1Aのマスク層7およびAl含有膜6を除去しかつpMIS形成領域1Bのマスク層7およびAl含有膜6を残していたので、ステップS10では、希土類含有膜8は、nMIS形成領域1AではHf含有膜5上に形成され、pMIS形成領域1Bではマスク層7上に形成される。このため、nMIS形成領域1Aでは希土類含有膜8とHf含有膜5とが接触しているが、pMIS形成領域1Bでは、希土類含有膜8とAl含有膜6(およびHf含有膜5)とは、間にマスク層7が介在するため互いに接触していない状態となる。
【0076】
希土類含有膜8は、希土類元素を含有する材料膜であり、希土類元素を主成分として含有し、特に好ましくはLa(ランタン)を含有している。安定性の観点から、希土類含有膜8は、好ましくは酸化希土類膜(希土類酸化物層)であり、特に好ましくは酸化ランタン膜(酸化ランタンとして代表的なのはLa2O3)である。希土類含有膜8は、Hf(ハフニウム)を含有していない。この希土類含有膜8は、主として、nチャネル型MISFETQnの低しきい値化を図るために形成される。希土類含有膜8は、スパッタリングなどのPVD法、またはALD法などによって形成することができ、その膜厚(形成膜厚)は、好ましくは1nm以下、例えば0.5nm程度(Laの原子密度として1.2×1015/cm2程度)とすることができる。形成した希土類含有膜8における希土類元素の原子密度(面密度)の好適な範囲としては、例えば5×1013/cm2〜2.4×1015/cm2程度を例示できる。
【0077】
ステップS10で希土類含有膜8を形成した段階では、nMIS形成領域1Aにおいては、半導体基板1(p型ウエルPW)上に、界面層3、Al含有膜4、Hf含有膜5及び希土類含有膜8が下から順に積層された状態となり、一方pMIS形成領域1Bにおいては、半導体基板1(n型ウエルNW)上に、界面層3、Al含有膜4、Hf含有膜5、Al含有膜6、マスク層7及び希土類含有膜8が下から順に積層された状態となっている。
【0078】
次に、半導体基板1に対して熱処理を施す(図2のステップS11)。ステップS11の熱処理工程は、熱処理温度を好ましくは600〜1000℃の範囲内、例えば850℃程度とし、不活性ガス雰囲気中(窒素ガス雰囲気中でもよい)で行うことができる。
【0079】
このステップS11の熱処理により、nMIS形成領域1Aにおいて、Hf含有膜5が希土類含有膜8と反応し、pMIS形成領域1Bにおいて、Hf含有膜5がAl含有膜4と反応する。すなわち、ステップS11の熱処理により、希土類含有膜8を構成する希土類元素が、nMIS形成領域1AのHf含有膜5に拡散(導入)し、Al含有膜4を構成するAlが、pMIS形成領域1BのHf含有膜5に拡散(導入)する。
【0080】
なお、pMIS形成領域1Bにおいては、Hf含有膜5の下にAl含有膜4を形成しているだけでなく、Hf含有膜5の上にAl含有膜6を形成しているため、ステップS11の熱処理により、pMIS形成領域1BのHf含有膜5は、Al含有膜4だけでなく、Al含有膜6とも反応し得る。このため、ステップS11の熱処理により、Al含有膜4を構成するAlだけでなく、Al含有膜6を構成するAlも、pMIS形成領域1BのHf含有膜5に拡散(導入)し得る。
【0081】
また、nMIS形成領域1Aにおいては、Hf含有膜5の上に希土類含有膜8を形成しているだけでなく、Hf含有膜5の下にAl含有膜4を形成しているため、ステップS11の熱処理により、nMIS形成領域1AのHf含有膜5は、希土類含有膜8だけでなく、Al含有膜4とも反応し得る。このため、ステップS11の熱処理により、希土類含有膜8を構成する希土類元素だけでなく、Al含有膜4を構成するAlも、nMIS形成領域1AのHf含有膜5に拡散(導入)し得る。一方、後述の実施の形態2では、nMIS形成領域1AのHf含有膜5の下にAl含有膜4は形成されていないため、ステップS11の熱処理により、nMIS形成領域1AのHf含有膜5は、希土類含有膜8と反応するが、Al含有膜4とは反応しない。
【0082】
このステップS11の熱処理により、nMIS形成領域1Aでは、Al含有膜4とHf含有膜5と希土類含有膜8とが反応(混合、ミキシング、相互拡散)して、図12に示されるように、Al含有膜4とHf含有膜5と希土類含有膜8との反応層(混合層、ミキシング層)であるHf含有絶縁膜GIaが形成される。別の見方をすると、ステップS11の熱処理により、nMIS形成領域1Aでは、希土類含有膜8の希土類元素やAl含有膜4のAlがHf含有膜5に導入されて、Hf含有膜5が、Hf含有絶縁膜GIaとなる。
【0083】
また、ステップS11の熱処理により、pMIS形成領域1Bでは、Al含有膜4とHf含有膜5とAl含有膜6とが反応(混合、ミキシング、相互拡散)して、図12に示されるように、Al含有膜4とHf含有膜5とAl含有膜6との反応層(混合層、ミキシング層)であるHf含有絶縁膜GIbが形成される。別の見方をすると、ステップS11の熱処理により、pMIS形成領域1Bでは、Al含有膜4,6のAlがHf含有膜5に導入されて、Hf含有膜5が、Hf含有絶縁膜GIbとなる。
【0084】
pMIS形成領域1Bでは、希土類含有膜8はマスク層7上に形成されており、pMIS形成領域1Bの希土類含有膜8は、マスク層7と反応しにくいため、ステップS11の熱処理後、マスク層7上に残存している。
【0085】
また、ステップS11の熱処理時には、Al含有膜4やHf含有膜5と下部の界面層3との反応を抑制して、界面層3としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。すなわち、nMIS形成領域1Aにおいて、Hf含有絶縁膜GIaと半導体基板1(p型ウエルPW)との間に界面層3としての酸化シリコン膜または酸窒化シリコン膜を残存させ、またpMIS形成領域1Bにおいて、Hf含有絶縁膜GIbと半導体基板1(n型ウエルNW)との間に界面層3としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。
【0086】
Hf含有膜5は、ハフニウム(Hf)と酸素(O)とを主成分として含有し、Al含有膜4,6は、Al(アルミニウム)を主成分として含有しているため、pMIS形成領域1BにおいてHf含有膜5とAl含有膜4,6とが反応して形成されたHf含有絶縁膜GIbは、ハフニウム(Hf)と酸素(O)とアルミニウム(Al)とを主成分として含有する絶縁膜である。また、Hf含有膜5が更に窒素(N)も含有していた場合には、Hf含有絶縁膜GIbも、更に窒素(N)も含有したものとなり、また、Hf含有膜5が更にSi(シリコン、ケイ素)も含有していた場合には、Hf含有絶縁膜GIbも、更にSi(シリコン、ケイ素)も含有したものとなる。
【0087】
このため、Al含有膜4,6が酸化アルミニウム膜の場合には、Hf含有膜5の種類によって、Hf含有絶縁膜GIbは以下のような組成の膜となり得る。すなわち、Hf含有膜5がHfO膜(代表的にはHfO2膜)の場合は、Hf含有絶縁膜GIbはHfAlO膜となり、また、Hf含有膜5がHfON膜の場合は、Hf含有絶縁膜GIbはHfAlON膜となり、また、Hf含有膜5がHfSiO膜の場合は、Hf含有絶縁膜GIbはHfAlSiO膜となり、また、Hf含有膜5がHfSiON膜の場合は、Hf含有絶縁膜GIbはHfAlSiON膜となる。Al含有膜4,6が窒化アルミニウム膜または酸窒化アルミニウム膜の場合には、Hf含有膜5の種類によって、Hf含有絶縁膜GIbは以下のような組成の膜となり得る。すなわち、Hf含有膜5がHfO膜(代表的にはHfO2膜)またはHfON膜の場合は、Hf含有絶縁膜GIbはHfAlON膜となり、また、Hf含有膜5がHfSiO膜またはHfSiON膜の場合は、Hf含有絶縁膜GIbはHfAlSiON膜となる。
【0088】
Hf含有膜5は、ハフニウム(Hf)と酸素(O)とを主成分として含有し、希土類含有膜8は、希土類元素(Ln)を主成分として含有しているため、nMIS形成領域1AにおいてHf含有膜5と希土類含有膜8とが反応して形成されたHf含有絶縁膜GIaは、ハフニウム(Hf)と酸素(O)と希土類元素(Ln)とを主成分として含有する絶縁膜である。Al含有膜4もHf含有絶縁膜GIaの形成に寄与しているため、Hf含有絶縁膜GIaは、更にアルミニウム(Al)も含有している(但し後述の実施の形態2の場合はHf含有絶縁膜GIaはAlを含有しない)。Hf含有絶縁膜GIaが含有する希土類元素Lnは、希土類含有膜8が含有していた希土類元素Lnと同じである。また、Hf含有膜5が更に窒素(N)も含有していた場合には、Hf含有絶縁膜GIaも、更に窒素(N)も含有したものとなり、また、Hf含有膜5が更にSi(シリコン、ケイ素)も含有していた場合には、Hf含有絶縁膜GIaも、更にSi(シリコン、ケイ素)も含有したものとなる。
【0089】
従って、Hf含有膜5がHfSiON膜の場合には、Hf含有絶縁膜GIaはHfLnAlSiON膜となり、Hf含有膜5がHfSiO膜の場合には、Hf含有絶縁膜GIaはHfLnAlSiO膜となり、Hf含有膜5がHfON膜の場合は、Hf含有絶縁膜GIaはHfLnAlON膜となり、Hf含有膜5がHfO膜(代表的にはHfO2膜)の場合は、Hf含有絶縁膜GIaはHfLnAlO膜となる。
【0090】
ステップS11の熱処理工程を行った後、図13に示されるように、ステップS11の熱処理工程で反応しなかった希土類含有膜8(未反応の希土類含有膜8、特にマスク層7上に残存する希土類含有膜8)を、エッチング(好ましくはウェットエッチング)によって除去し、それから、マスク層7をエッチング(好ましくはウェットエッチング)によって除去する(図2のステップS12)。また、他の形態として、ステップS12において、ステップS11の熱処理工程で反応しなかった希土類含有膜8(未反応の希土類含有膜8、特にマスク層7上に残存する希土類含有膜8)と、マスク層7とを、一緒に除去(好ましくはウェットエッチングにより除去)することもできる。
【0091】
また、詳細は後述するが、ステップS11の熱処理を行うと、pMIS形成領域1Bに形成されているAl含有膜6のうち、下層部はHf含有絶縁膜5と反応するが、上層部分は希土類含有膜8からマスク層7を通って拡散してきた希土類元素と反応し、この希土類元素と反応した部分(上層部分)は、ステップS12でマスク層7を除去する際に、一緒に除去され得る。
【0092】
ステップS12のエッチング工程により、nMIS形成領域1AではHf含有絶縁膜GIaが露出し、pMIS形成領域1BではHf含有絶縁膜GIbが露出した状態となる。ステップS12のエッチング(ウェットエッチング)には、例えば硫酸と過酸化水素の混合液などを好適に用いることができる。
【0093】
次に、図14に示されるように、nMIS形成領域1AおよびpMIS形成領域1Bを含む半導体基板1の主面上に、すなわちnMIS形成領域1AのHf含有絶縁膜GIaおよびpMIS形成領域1BのHf含有絶縁膜GIb上に、メタルゲート(金属ゲート電極)用の金属膜(金属層、メタルゲート膜)9を形成する(図3のステップS13)。
【0094】
金属膜9は、好ましくは、窒化チタン(TiN)膜、窒化タンタル(TaN)膜、窒化タングステン(WN)膜、炭化チタン(TiC)膜、炭化タンタル(TaC)膜、炭化タングステン(WC)膜または窒化炭化タンタル(TaCN)膜である。金属膜9は、例えばスパッタリング法などにより形成することができる。金属膜9の膜厚(形成膜厚)は、例えば5〜20nm程度とすることができる。
【0095】
次に、図15に示されるように、半導体基板1の主面上に、すなわち金属膜9上に、シリコン膜10を形成する(図3のステップS14)。シリコン膜10は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理(例えば後述のステップS19の活性化アニール処理)で多結晶シリコン膜となる。シリコン膜10の膜厚は、例えば30〜80nm程度とすることができる。また、他の形態として、シリコン膜10として、Ge(ゲルマニウム)を含むシリコン膜(シリコンゲルマニウム膜)を用いることもできる。
【0096】
ステップS13で形成する金属膜9の厚みを厚くすることでステップS14のシリコン膜10の形成工程を省略する(すなわちゲート電極GE1,GE2をシリコン膜10無しの金属膜9で形成する)ことも可能であるが、ステップS14で金属膜9上にシリコン膜10を形成する(すなわちゲート電極GE1,GE2を金属膜9とその上のシリコン膜10との積層膜で形成する)方が、より好ましい。その理由は、金属膜9の厚みが厚すぎると、金属膜9が剥離しやすくなる問題や、あるいは金属膜9をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜9とシリコン膜10との積層膜でゲート電極を形成することで、金属膜9のみでゲート電極を形成する場合に比べて金属膜9の厚みを薄くすることができるため、上記問題を改善できるからである。また、金属膜9上にシリコン膜10を形成した場合、これまでのポリシリコンゲート電極(ポリシリコンからなるゲート電極)の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
【0097】
次に、シリコン膜10および金属膜9の積層膜をパターニングすることにより、図16に示されるように、金属膜9および金属膜9上のシリコン膜10からなるゲート電極GE1,GE2を形成する(図3のステップS15)。ステップS15のパターニング工程(ゲート電極GE1,GE2形成工程)は、例えば、フォトリソグラフィ法を用いてシリコン膜10上にフォトレジストパターン(図示せず)を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜10および金属膜9の積層膜をエッチング(好ましくはドライエッチング)してパターニングすることにより、行うことができる。その後、このフォトレジストパターンは除去される。
【0098】
ゲート電極GE1は、nMIS形成領域1Aにおいて、Hf含有絶縁膜GIa上に形成され、ゲート電極GE2は、pMIS形成領域1Bにおいて、Hf含有絶縁膜GIb上に形成される。すなわち、金属膜9および金属膜9上のシリコン膜10からなるゲート電極GE1が、nMIS形成領域1Aのp型ウエルPWの表面上に、ゲート絶縁膜としてのHf含有絶縁膜GIaを介して形成され、金属膜9および金属膜9上のシリコン膜10からなるゲート電極GE2が、pMIS形成領域1Bのn型ウエルNWの表面上に、ゲート絶縁膜としてのHf含有絶縁膜GIbを介して形成される。Hf含有絶縁膜GIaとHf含有絶縁膜GIbとは、いずれも酸化シリコンよりも誘電率(比誘電率)が高く、高誘電率ゲート絶縁膜として機能する。
【0099】
ステップS15でシリコン膜10および金属膜9をパターニングするドライエッチング工程の後に、ゲート電極GE1で覆われない部分のHf含有絶縁膜GIaとゲート電極GE2で覆われない部分のHf含有絶縁膜GIbとを除去するためのウェットエッチングを行うことが、より好ましい。ゲート電極GE1の下部に位置するHf含有絶縁膜GIaとゲート電極GE2の下部に位置するHf含有絶縁膜GIbとは、ステップS15のドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極GE1で覆われない部分のHf含有絶縁膜GIaとゲート電極GE2で覆われない部分のHf含有絶縁膜GIbとは、ステップS15でシリコン膜10および金属膜9をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
【0100】
次に、図17に示されるように、nMIS形成領域1Aにおけるp型ウエルPWのゲート電極GE1の両側の領域にリン(P)またはヒ素(As)などのn型不純物をイオン注入することによりn−型半導体領域EX1を形成し、また、pMIS形成領域1Bにおけるn型ウエルNWのゲート電極GE2の両側の領域にホウ素(B)などのp型不純物をイオン注入することによりp−型半導体領域EX2を形成する(図3のステップS16)。n−型半導体領域EX1形成用のイオン注入時には、pMIS形成領域1Bはイオン注入阻止マスクとしてのフォトレジスト膜(図示せず)で覆っておき、nMIS形成領域1Aの半導体基板1(p型ウエルPW)にゲート電極GE1をマスクとしてイオン注入する。また、p−型半導体領域EX2形成用のイオン注入時には、nMIS形成領域1Aはイオン注入阻止マスクとしての他のフォトレジスト膜(図示せず)で覆っておき、pMIS形成領域1Bの半導体基板1(n型ウエルNW)にゲート電極GE2をマスクとしてイオン注入する。n−型半導体領域EX1を先に形成しても、あるいはp−型半導体領域EX2を先に形成してもよい。
【0101】
次に、図18に示されるように、ゲート電極GE1,GE2の側壁上に、絶縁体(絶縁膜)からなるサイドウォールスペーサ(側壁スペーサ、側壁絶縁膜、サイドウォール)SWを形成する(図3のステップS17)。例えば、半導体基板1上にゲート電極GE1,GE2を覆うように酸化シリコン膜と窒化シリコン膜とを下から順に形成してから、この酸化シリコン膜と窒化シリコン膜との積層膜を異方性エッチング(エッチバック)することによって、ゲート電極GE1,GE2の側壁上に残存する酸化シリコン膜および窒化シリコン膜からなるサイドウォールスペーサSWを形成することができる。なお、図面の簡略化のために、図18では、サイドウォールスペーサSWを構成する酸化シリコン膜および窒化シリコン膜を一体化して示してある。
【0102】
次に、nMIS形成領域1Aのp型ウエルPWにn+型半導体領域SD1をイオン注入により形成し、pMIS形成領域1Bのn型ウエルNWにp+型半導体領域SD2を他のイオン注入により形成する(図3のステップS18)。
【0103】
n+型半導体領域SD1は、nMIS形成領域1Aにおけるp型ウエルPWのゲート電極GE1およびサイドウォールスペーサSWの両側の領域に、リン(P)またはヒ素(As)などのn型の不純物をイオン注入することにより、形成することができる。n+型半導体領域SD1は、n−型半導体領域EX1よりも不純物濃度が高くかつ接合深さが深い。このn+型半導体領域SD1形成用のイオン注入時には、pMIS形成領域1Bはイオン注入阻止マスクとしてのフォトレジスト膜(図示せず)で覆っておき、nMIS形成領域1Aの半導体基板1(p型ウエルPW)に、ゲート電極GE1およびその側壁上のサイドウォールスペーサSWをマスクとしてイオン注入する。このため、n−型半導体領域EX1は、ゲート電極GE1に整合して形成され、n+型半導体領域SD1はサイドウォールSスペーサWに整合して形成される。
【0104】
p+型半導体領域SD2は、pMIS形成領域1Bにおけるn型ウエルNWのゲート電極GE2およびサイドウォールスペーサSWの両側の領域にホウ素(B)などのp型の不純物をイオン注入することにより、形成することができる。p+型半導体領域SD2は、p−型半導体領域EX2よりも不純物濃度が高くかつ接合深さが深い。このp+型半導体領域SD2形成用のイオン注入時には、nMIS形成領域1Aはイオン注入阻止マスクとしての他のフォトレジスト膜(図示せず)で覆っておき、pMIS形成領域1Bの半導体基板1(n型ウエルNW)に、ゲート電極GE2およびその側壁上のサイドウォールスペーサSWをマスクとしてイオン注入する。このため、p−型半導体領域EX2は、ゲート電極GE2に整合して形成され、p+型半導体領域SD2はサイドウォールスペーサSWに整合して形成される。n+型半導体領域SD1を先に形成しても、あるいはp+型半導体領域SD2を先に形成してもよい。
【0105】
nMIS形成領域1Aのゲート電極GE1を構成するシリコン膜10は、n−型半導体領域EX1形成用のイオン注入工程やn+型半導体領域SD1形成用のイオン注入工程でn型の不純物が導入されて、n型のシリコン膜となる。また、pMIS形成領域1Bのゲート電極GE2を構成するシリコン膜10は、p−型半導体領域EX2形成用のイオン注入やp+型半導体領域SD2形成用のイオン注入工程でp型の不純物が導入されて、p型のシリコン膜となる。
【0106】
なお、n+型半導体領域SD1はnチャネル型MISFETQnのソース・ドレイン領域として機能し、p+型半導体領域SD2はpチャネル型MISFETQpのソース・ドレイン領域として機能するので、ステップS18は、nチャネル型MISFETQnのソース・ドレイン領域形成用のイオン注入と、pチャネル型MISFETQpのソース・ドレイン領域形成用のイオン注入とを行なう工程とみなすことができる。
【0107】
ステップS18でn+型半導体領域SD1形成用のイオン注入とp+型半導体領域SD2形成用のイオン注入とを行った後、導入した不純物の活性化のための熱処理(アニール処理、活性化アニール)を行う(図3のステップS19)。ステップS16,S18のイオン注入でn−型半導体領域EX1、p−型半導体領域EX2、n+型半導体領域SD1、p+型半導体領域SD2およびシリコン膜10などに導入された不純物を、ステップS19の熱処理により活性化することができる。ステップS19の熱処理は、例えば、900℃〜1100℃の熱処理温度で、不活性ガス雰囲気中、より好ましくは窒素雰囲気中で行うことができる。
【0108】
このようにして、図18に示されるような構造が得られ、nMIS形成領域1Aに、電界効果トランジスタとしてnチャネル型MISFETQnが形成され、また、pMIS形成領域1Bに、電界効果トランジスタとしてpチャネル型MISFETQpが形成される。
【0109】
ゲート電極GE1がnチャネル型MISFETQnのゲート電極(メタルゲート電極)として機能し、ゲート電極GE1の下のHf含有絶縁膜GIa(およびその下の界面層3)が、nチャネル型MISFETQnのゲート絶縁膜として機能する。そして、nチャネル型MISFETQnのソースまたはドレインとして機能するn型の半導体領域(不純物拡散層)が、n+型半導体領域SD1およびn−型半導体領域EX1により形成される。また、ゲート電極GE2がpチャネル型MISFETQpのゲート電極(メタルゲート電極)として機能し、ゲート電極GE2の下のHf含有絶縁膜GIb(およびその下の界面層3)が、pチャネル型MISFETQpのゲート絶縁膜として機能する。そして、pチャネル型MISFETQpのソースまたはドレインとして機能するp型の半導体領域(不純物拡散層)が、p+型半導体領域SD2およびp−型半導体領域EX2により形成される。また、サリサイド(Salicide:Self Aligned Silicide)プロセスにより、ソース・ドレインを構成するn+型半導体領域SD1およびp+型半導体領域SD2の上部や、ゲート電極GE1,GE2を構成するシリコン膜10の上部に、コバルトシリサイドまたはニッケルシリサイドなどからなる金属シリサイド層(図示せず)を形成することもできる。
【0110】
次に、図19に示されるように、半導体基板1の主面上に、ゲート電極GE1,GE2およびサイドウォールスペーサSWを覆うように、絶縁膜(層間絶縁膜)11を形成する。絶縁膜11は、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などからなる。絶縁膜11の形成後、絶縁膜11の表面(上面)を、例えばCMP(Chemical Mechanical Polishing)法を使用して平坦化する。
【0111】
次に、絶縁膜11上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして用いて、絶縁膜11をドライエッチングすることにより、絶縁膜11にコンタクトホール(貫通孔、孔)CTを形成する。コンタクトホールCTは、n+型半導体領域SD1およびp+型半導体領域SD2や、ゲート電極GE1,GE2の上部などに形成される。
【0112】
次に、コンタクトホールCT内に、タングステン(W)などからなる導電性のプラグ(接続用導体部)PGを形成する。プラグPGを形成するには、例えば、コンタクトホールCTの内部(底部および側壁上)を含む絶縁膜11上に、バリア導体膜(例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜)を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールCTを埋めるように形成し、絶縁膜11上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、プラグPGを形成することができる。なお、図面の簡略化のために、図19では、プラグPGを構成するバリア導体膜および主導体膜(タングステン膜)を一体化して示してある。
【0113】
次に、図20に示されるように、プラグPGが埋め込まれた絶縁膜11上に、ストッパ絶縁膜(エッチングストッパ用絶縁膜)12および配線形成用の絶縁膜(層間絶縁膜)13を順次形成する。ストッパ絶縁膜12は、絶縁膜13への溝加工の際にエッチングストッパとなる膜であり、絶縁膜13に対してエッチング選択性を有する材料を用い、例えば、ストッパ絶縁膜12を窒化シリコン膜とし、絶縁膜13を酸化シリコン膜とすることができる。
【0114】
次に、シングルダマシン法により第1層目の配線M1を形成する。まず、フォトレジストパターン(図示せず)をマスクとしたドライエッチングによって絶縁膜13およびストッパ絶縁膜12の所定の領域に配線溝(配線M1形成用の溝)を形成した後、半導体基板1の主面上(すなわち配線溝の底部および側壁上を含む絶縁膜13上)にバリア導体膜(例えば窒化チタン膜、タンタル膜または窒化タンタル膜など)を形成する。続いて、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をCMP法により除去して、配線溝内に、銅を主導電材料とする第1層目の配線M1を形成する。なお、図面の簡略化のために、図20では、配線M1を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
【0115】
配線M1は、プラグPGを介してnチャネル型MISFETQnおよびpチャネル型MISFETQpのソースまたはドレイン用のn+型半導体領域SD1およびp+型半導体領域SD2などと電気的に接続されている。その後、デュアルダマシン法などにより2層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線M1およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【0116】
次に、本実施の形態の特徴について、より詳細に説明する。
【0117】
本実施の形態では、nチャネル型MISFETQnのゲート絶縁膜として、酸化シリコンよりも誘電率が高いHf含有絶縁膜GIaを用い、pチャネル型MISFETQpのゲート絶縁膜として、酸化シリコンよりも誘電率が高いHf含有絶縁膜GIbを用いている。すなわち、酸化シリコンより誘電率(比誘電率)の高い材料膜、いわゆるHigh−k膜(高誘電率膜)であるHf含有絶縁膜GIa,GIbを、nチャネル型MISFETQnおよびpチャネル型MISFETQpのゲート絶縁膜に用いている。このため、nチャネル型MISFETQnおよびpチャネル型MISFETQpのゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、Hf含有絶縁膜GIaとHf含有絶縁膜GIbの物理的膜厚を増加させることができるため、ゲートリーク電流を低減することができる。
【0118】
また、本実施の形態では、nチャネル型MISFETQnおよびpチャネル型MISFETQpのゲート電極GE1,GE2は、ゲート絶縁膜(ここでは界面層3およびHf含有絶縁膜GIa,GIb)上に位置する金属膜9を有しており、いわゆるメタルゲート電極(金属ゲート電極)である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるため、MISFET素子の小型化(ゲート絶縁膜の薄膜化)も可能になる。
【0119】
また、本実施の形態では、pチャネル型MISFETQpにおいて、pチャネル型MISFETQpのHf系の高誘電率ゲート絶縁膜であるHf含有絶縁膜GIbにアルミニウム(Al)を導入しているので、pチャネル型MISFETQpを低しきい値化することができる。一方、nチャネル型MISFETQnにおいては、nチャネル型MISFETQnのHf系の高誘電率ゲート絶縁膜であるHf含有絶縁膜GIaに希土類元素(より好ましくはLa)を導入しているので、nチャネル型MISFETQnを低しきい値化することができる。すなわち、nチャネル型MISFETQnとpチャネル型MISFETQpの両方を低しきい値化することができる(nチャネル型MISFETQnとpチャネル型MISFETQpのしきい値電圧の絶対値を小さくすることができる)。
【0120】
nチャネル型MISFETのHf系ゲート絶縁膜に希土類元素(特にLa)を導入した場合の低しきい値化の作用とpチャネル型MISFETのHf系ゲート絶縁膜にアルミニウム(Al)を導入した場合の低しきい値化の作用とを比べると、前者の方が大きい。このため、nチャネル型MISFETよりもpチャネル型MISFETの方が、低しきい値化しにくいと言える。このため、pチャネル型MISFETの低しきい値化を図るためには、pチャネル型MISFETのHf系ゲート絶縁膜にAlを導入するだけでなく、pチャネル型MISFETのHf系ゲート絶縁膜に希土類元素(特にLa)が導入されないようにすることが重要である。これは、pチャネル型MISFETのHf系ゲート絶縁膜に希土類元素(特にLa)が導入されてしまうと、この希土類元素が、pチャネル型MISFETを高しきい値化するように作用するためである。
【0121】
マスク層7をpMIS形成領域1Bに選択的に形成した状態で希土類含有膜8を形成することで、nMIS形成領域1Aでは、Hf含有膜5に接するように希土類含有膜8を形成することができるとともに、pMIS形成領域1Bでは、希土類含有膜8はマスク層7上に形成される。このため、上記ステップS11の熱処理を行うと、nMIS形成領域1Aでは、Hf含有膜5と希土類含有膜8とが反応するが、pMIS形成領域1Bでは、希土類含有膜8がマスク層7の下の層と反応するのを、マスク層7によって抑制または防止することができる。
【0122】
しかしながら、本発明者の検討により、次のことが分かった。
【0123】
マスク層7は、その下に形成したAl含有膜6,4やHf含有膜5と反応しがたい材料により形成することで、pチャネル型MISFETのHf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)の形成に対してマスク層7が悪影響を及ぼさないようにしている。また、マスク層7を、希土類含有膜8と反応しがたい材料により形成することで、希土類含有膜8とマスク層7との反応を抑制し、後で不要となったマスク層7を除去する際(上記ステップS12に対応)に、マスク層7上の希土類含有膜8とマスク層7自身とを、容易かつ的確に除去することができるようになる。
【0124】
一般に、金属窒化物は、単体金属(純金属)に比べて化学的に安定であり、特にTi(チタン)またはTa(タンタル)の窒化物膜は、希土類含有膜8、Al含有膜6,4あるいはHf含有膜5と反応しにくい。このため、pMIS形成領域1Bにおいて、マスク層7を、好ましくは窒化金属、より好ましくは窒化チタン(TiN)または窒化タンタル(TaN)、特に好ましくは窒化チタン(TiN)、で構成することで、マスク層7がAl含有膜6,4やHf含有膜5とステップS11の熱処理で反応するのを抑制することができる。また、マスク層7の材料は、希土類含有膜8の希土類元素の拡散に対するバリア性が高く、加工がし易く、また、除去もしやすい(ウェットエッチングにより除去しやすい)性質を有していることが好ましく、これらの点でも、マスク層7に使用する材料として上記材料は好適である。
【0125】
しかしながら、反応しにくく、希土類元素の拡散に対するバリア性が高い上記材料(窒化金属膜、好ましくは窒化チタン膜または窒化タンタル膜、より好ましくは窒化チタン膜)でマスク層7を形成したとしても、マスク層7上に形成された希土類含有膜8中の希土類元素が、マスク層7中を拡散するのを完全に防止することは困難である。このため、マスク層7上に希土類含有膜8が形成された状態で熱処理(ステップS11の熱処理に相当する熱処理)が行われると、この熱処理時に希土類含有膜8からマスク層7中を拡散した希土類元素Lnがマスク層7を通過してマスク層7の下の層にまで到達してしまい、形成されたHf系ゲート絶縁膜中に希土類元素Lnが含有されてしまう可能性がある。pMIS形成領域1BのHf系ゲート絶縁膜に希土類元素が導入されてしまうと、この希土類元素は、pチャネル型MISFETQpのしきい値の絶対値を増大させるように作用するため、何らかの対策を行って、希土類元素に起因したpチャネル型MISFETの高しきい値化を防ぎ、Alによるpチャネル型MISFETQpの低しきい値化の効果を的確に享受できるようにすることが望まれる。
【0126】
これに対処するために、マスク層7自身を工夫することで希土類元素Lnがマスク層7を通過しにくくすることも考えられるが、一旦マスク層7を通過してしまった希土類元素Lnに対しては効力が低いため、希土類元素Lnがマスク層7を通過してしまった場合でも有効な対策を見つけることは、極めて有益である。
【0127】
また、pチャネル型MISFETのHf系ゲート絶縁膜にAlを導入することでpチャネル型MISFETの低しきい値化を図れるが、pチャネル型MISFETにおけるHf系ゲート絶縁膜において、特にHf系ゲート絶縁膜と界面層(界面層3に相当)との界面付近にAlが存在することが低しきい値化に大きく作用する一方、前記界面付近に希土類元素(特にLa)が存在すると、この希土類元素が高しきい値化の作用を示す。このため、pチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIb)において、界面層3との界面(境界)付近にAlが高濃度で存在するが、前記界面付近に希土類元素(特にランタン)ができるだけ存在しないようにすることが、pチャネル型MISFETの低しきい値化にとって重要である。
【0128】
そこで、本発明者が検討したところ、pMIS形成領域1Bにおいて、マスク層7の下の層を、Al含有膜4、Hf含有膜5およびAl含有膜6の積層構造(すなわちAl含有膜6,4でHf含有膜5を上下に挟んだ構造)としておき、この状態でステップS11の熱処理を行うことが有効であることを見いだした。以下、具体的に説明する。
【0129】
すなわち、本実施の形態では、ステップS11の熱処理を行う前に、pMIS形成領域1Bにおいて、半導体基板1(n型ウエルNW)上に、界面層3、Al含有膜4、Hf含有膜5、Al含有膜6、マスク層7および希土類含有膜8が順に形成され、これらが積層された状態で、ステップS11の熱処理が行われる。Hf含有膜5形成前にAl含有膜4を形成しておき、このAl含有膜4上にHf含有膜5を形成し、このHf含有膜5上にAl含有膜6を形成することが重要である。
【0130】
本実施の形態において、Al含有膜4は、主として、pMIS形成領域1Bに形成するpチャネル型MISFETの低しきい値化のために設けられる。Alは、pチャネル型MISFETの低しきい値化のために有効な元素であるが、Hf系ゲート絶縁膜にAlを単に導入するよりも、Hf系ゲート絶縁膜において、界面層3との界面(境界)付近にAlが存在することが、pチャネル型MISFETの低しきい値化に大きく寄与する。Alは、希土類元素(特にランタン)に比べて拡散しにくい性質(拡散係数が小さい)を有している。このため、Hf含有膜5の下(より特定的にはHf含有膜5と界面層3との間)にAl含有膜4を配置しておくことで、ステップS11の熱処理で形成されたHf系ゲート絶縁膜(Hf含有絶縁膜GIb)において、界面層3との界面(境界)付近にAlを高濃度に偏在させることができるため、Hf系ゲート絶縁膜(Hf含有絶縁膜GIb)にAlを導入したことによるpチャネル型MISFETの低しきい値化の効果を高めることができる。
【0131】
次に、pMIS形成領域1BにAl含有膜4だけでなく、Al含有膜6も必要な理由について説明する。
【0132】
マスク層7上に希土類含有膜8が形成された状態でステップS11の熱処理が行われる。このため、この熱処理時に希土類含有膜8からマスク層7中を拡散した希土類元素Lnがマスク層7を通過してAl含有膜6にまで到達する可能性があるが、たとえ希土類元素Lnがマスク層7を通過してAl含有膜6にまで到達したとしても、この希土類元素Lnは、Al含有膜6に捕獲(トラップ)され、それよりも下層側(すなわちHf含有膜5)には拡散しなくなる。従って、マスク層7とHf含有膜5との間に、希土類元素Lnを捕獲可能なAl含有膜6を設けたことで、ステップS11の熱処理時に希土類含有膜8からの希土類元素Lnがマスク層7を通過できたとしても、この希土類元素LnがHf含有膜5にまで拡散するのを抑制または防止することができる。つまり、Al含有膜6は、マスク層7中を拡散(通過)した希土類含有膜8からの希土類元素LnがHf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)中に導入されてしまうのを防止する機能(作用)を有している。
【0133】
Al含有膜6が希土類元素Lnを捕獲できるのは、希土類元素LnはHf含有膜5(HfO膜、HfON膜、HfSiON膜またはHfSiO膜)中を拡散しやすいのに対して、希土類元素LnはAl含有膜6中を拡散しにくいことが、その理由の1つであり、また、Alが希土類元素Lnと反応しやすいことも、その理由の他の1つである。
【0134】
希土類元素Lnを捕獲した部分のAl含有膜6(例えばAl含有膜6の上層部分)は、ステップS12でマスク層7を除去(エッチング)する際に、一緒に除去され得る。また、希土類元素Lnを捕獲した部分のAl含有膜6(例えばAl含有膜6の上層部分)が、たとえステップS12で除去されずにHf系ゲート絶縁膜(Hf含有絶縁膜GIb)の上部に残ったとしても、Hf系ゲート絶縁膜(Hf含有絶縁膜GIb)の上部にのみ存在する希土類元素Lnは高しきい値化の作用は非常に小さいため、希土類元素Lnに起因してpチャネル型MISFETのしきい値化が高くなるのを抑制または防止できる。すなわち、pチャネル型MISFETのHf系ゲート絶縁膜において、界面層3との界面(境界)付近に存在する希土類元素は高しきい値化の作用を有するが、それに比べて、Hf系ゲート絶縁膜の上部(上層部)に存在する希土類元素は、高しきい値化の作用は非常に小さい。Al含有膜6により、希土類含有膜8からの希土類元素LnがHf含有膜5へ拡散するのを抑制または防止できることで、希土類元素LnがHf系ゲート絶縁膜(Hf含有絶縁膜GIb)と界面層3との界面付近にまで拡散するのを抑制または防止でき(すなわち界面層3との界面付近の希土類濃度を低減でき)、それによって、希土類元素Lnに起因してpチャネル型MISFETのしきい値化が高くなるのを抑制または防止できる。
【0135】
また、Al含有膜6以外の材料膜を希土類元素Lnの捕獲層としてHf含有膜5上に設けた場合には、この捕獲層からHf含有膜5側への元素の拡散の影響が懸念される。それに対して、本実施の形態では、希土類元素Lnの捕獲層としてAl含有膜6をHf含有膜5上に設けており、このAl含有膜6は、Hf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)に導入されても悪影響を及ぼさない元素(Al,O,N)によって構成されている。このため、Al含有膜6を構成する元素がHf含有膜5側へ拡散してHf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)に導入されたとしても、それが悪影響を及ぼすのを防止できる。更に、Al含有膜6を構成するAlがHf含有膜5側へ拡散してHf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)に導入されると、このAlもpチャネル型MISFETの低しきい値化に寄与できるため、pチャネル型MISFETの低しきい値化の効果を更に高めることができる。
【0136】
従って、マスク層7中を拡散(通過)した希土類含有膜8からの希土類元素LnがHf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)中に導入されてしまうのを防止できる層で、かつ、自身の元素がHf系ゲート絶縁膜(Hf含有絶縁膜GIb)に導入されたときに悪影響が生じずに、低しきい値化も促進できる層として、Al含有膜6は極めて優れている。
【0137】
このように、本実施の形態では、Al含有膜4とAl含有膜6の両方を形成したことで、pチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIb)において、界面層3との界面(境界)付近にAlが高濃度で存在するが、前記界面付近に希土類元素(特にランタン)ができるだけ存在しないようにすることができる。従って、pMIS形成領域1Bに形成するpチャネル型MISFETを効率的にかつ的確に低しきい値化することができる。これにより、半導体装置の性能を向上させることができる。
【0138】
図21は、pチャネル型MISFETのしきい値電圧の説明図である。図21のグラフの縦軸は、pチャネル型MISFETのしきい値電圧に対応している。図21のグラフには、サンプルA、サンプルB、サンプルCおよびサンプルDの4種類のpチャネル型MISFETについて、しきい値電圧を測定した結果が示されている。
【0139】
ここで、サンプルAは、本実施の形態とは異なり、pMIS形成領域1Bにおいて、Al含有膜4とAl含有膜6のいずれも形成しなかった場合のpチャネル型MISFETに対応している。また、サンプルBは、本実施の形態とは異なり、pMIS形成領域1Bにおいて、Al含有膜4は形成するが、Al含有膜6は形成しなかった場合(この場合上記Hf含有膜5に接して上記マスク層7が形成される)のpチャネル型MISFETに対応している。また、サンプルCは、本実施の形態とは異なり、pMIS形成領域1Bにおいて、Al含有膜6は形成するが、Al含有膜4は形成しなかった場合(この場合上記界面層3に接して上記Hf含有膜5が形成される)のpチャネル型MISFETに対応している。また、サンプルDは、本実施の形態のように、Al含有膜4とAl含有膜6の両方を形成した場合のpチャネル型MISFETに対応している。
【0140】
本実施の形態とは異なり、pMIS形成領域1Bにおいて、Al含有膜4とAl含有膜6のいずれも形成しなかった場合(図21のサンプルAに対応)には、pMIS形成領域1BのHf系ゲート絶縁膜にAlが導入されないため、pMIS形成領域1BのHf系ゲート絶縁膜にAlを導入した場合に比べて、形成されるpチャネル型MISFETのしきい値電圧が高くなってしまう。すなわち、Alによるpチャネル型MISFETの低しきい値化の効果を得られない。
【0141】
また、本実施の形態とは異なり、pMIS形成領域1Bにおいて、Al含有膜4は形成するが、Al含有膜6を形成しなかった場合(図21のサンプルBに対応)には、Hf含有膜5の下にAl含有膜4を設けていたことで、形成されたHf系ゲート絶縁膜において、界面層(界面層3に相当)との界面(境界)付近にAlが高濃度に偏在し、このAlがpチャネル型MISFETを低しきい値化するように作用する。しかしながら、この場合、Hf含有膜5上にHf含有膜5に接してマスク層7が形成され、マスク層7上に希土類含有膜8が形成された状態でステップS11の熱処理が行われるため、この熱処理時に希土類含有膜8からマスク層7中を拡散した希土類元素Lnがマスク層7を通過してマスク層7の下の層にまで到達してしまい、形成されたHf系ゲート絶縁膜中に希土類元素Lnが含有されてしまう。この際、Alに比べて希土類元素Lnの方がHf含有膜5を拡散しやすい性質を有しているため、Hf系ゲート絶縁膜において、界面層(界面層3に相当)との界面(境界)付近にまで希土類元素Lnが拡散してしまう。このため、pチャネル型MISFETにおいて、Alによる低しきい値化の作用が、希土類元素Lnによる高しきい値化の作用に相殺されてしまうため、Al含有膜4を形成したことにより期待されるしきい値よりも、希土類元素Lnが導入されてしまった分、しきい値が高くなってしまう。従って、Alによる低しきい値化の効果が抑制されてしまう。
【0142】
また、本実施の形態とは異なり、pMIS形成領域1Bにおいて、Al含有膜6は形成するが、Al含有膜4を形成しなかった場合(図21のサンプルCに対応)には、希土類含有膜8の希土類元素Lnがマスク層7を拡散(通過)したとしても、Al含有膜6に捕獲(トラップ)されるため、pチャネル型MISFETのHf系ゲート絶縁膜中に希土類元素が導入されてしまうことによる高しきい値化を抑制できる。しかしながら、希土類元素Lnに比べてAlはHf含有膜5中を拡散しにくいため、形成されたHf系ゲート絶縁膜において、Alは上層側に高濃度に偏在し、界面層3との界面(境界)付近ではAl濃度が低くなってしまう。また、Hf系ゲート絶縁膜の上層側に高濃度に偏在するAlは、マスク層7の除去時に一緒に除去されやすい。このため、Alによる低しきい値化の効果は限定的である。すなわち、サンプルCは、サンプルAに比べると、しきい値電圧の絶対値を低下できているが、低しきい値化の効果は限定的であり、サンプルBよりもしきい値電圧の絶対値が高くなっている。
【0143】
それに対して、本実施の形態のように、Al含有膜4とAl含有膜6の両方を形成した場合(図21のサンプルDに対応)には、Hf含有膜5の下にAl含有膜4を設けていたことで、形成されたHf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)において、界面層3との界面(境界)付近にAlが高濃度に偏在し、このAlがpチャネル型MISFETを低しきい値化するように作用する。そして、希土類含有膜8の希土類元素Lnがマスク層7を拡散(通過)したとしても、その希土類元素Lnは、Al含有膜6に捕獲(トラップ)されるため、pチャネル型MISFETのHf系ゲート絶縁膜(ここではHf含有絶縁膜GIb)中に希土類元素が導入されてしまうことによる高しきい値化の作用を抑制または防止できる。従って、pチャネル型MISFETのしきい値電圧(の絶対値)を効率よくかつ的確に小さくすることができる。図21のグラフにおいても、サンプルA,B,Cに比べて、本実施の形態に対応するサンプルDが、しきい値電圧(の絶対値)が最も低く(小さく)なっている。
【0144】
また、本実施の形態では、nチャネル型MISFETについては、Hf系ゲート絶縁膜(ここではHf含有絶縁膜GIa)に希土類元素(より好ましくはLa)を導入したことで、低しきい値化を図っている。本実施の形態では、nMIS形成領域1Aにおいて、Al含有膜4、Hf含有膜5および希土類含有膜8が積層された状態でステップS11の熱処理を行っているため、nチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIa)に希土類元素だけでなく、Alも導入されてしまう。このAlは、nチャネル型MISFETを高しきい値化するように作用する。しかしながら、Alに比べると希土類元素(特にLa)はHf含有膜5に拡散しやすく、また、Alによる高しきい値化の作用よりも希土類元素(特にLa)による低しきい値化の作用の方が大きい。このため、希土類含有膜8の厚みや、ステップS11の熱処理の条件(熱処理温度など)を調整することで、Hf系ゲート絶縁膜(Hf含有絶縁膜GIa)全体に希土類元素(特にLa)を拡散させることができ、希土類元素(特にLa)の拡散量(濃度)も高めることができる。このため、nチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIa)に希土類元素だけでなく、Alも導入されていたとしても、Alの高しきい値化の作用よりも希土類元素(特にLa)の低しきい値化の作用が優勢となり、nチャネル型MISFETを低しきい値化することができる。
【0145】
従って、本実施の形態では、nチャネル型MISFETとpチャネル型MISFETの両方を低しきい値化することができる。これにより、半導体装置の性能を向上させることができる。
【0146】
(実施の形態2)
上記実施の形態1では、nチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIa)に希土類元素だけでなく、Alも導入されていたが、本実施の形態では、nチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIa)にAlが導入されないようにしている。以下、具体的に説明する。
【0147】
図22は、本実施の形態2の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態1の図2に対応するものである。図23〜図30は、本実施の形態2の半導体装置の製造工程中の要部断面図である。
【0148】
本実施の形態の製造工程は、ステップS5でAl含有膜4を形成するまでは、上記実施の形態1の製造工程と同様であるので、ここではその説明を省略し、ステップS5のAl含有膜4の形成工程以降について説明する。
【0149】
上記実施の形態1のステップS1〜S5と同様の工程を行って、上記図6の構造を得た後、本実施の形態では、図23に示されるように、nMIS形成領域1AのAl含有膜4をエッチングによって選択的に除去し、pMIS形成領域1BのAl含有膜4を残す(図22のステップS5a)。これにより、nMIS形成領域1Aでは、界面層3が露出され、一方pMIS形成領域1Bでは、界面層3上にAl含有膜4が形成された状態が維持される。
【0150】
例えば、ステップS5aにおいて、Al含有膜4上にpMIS形成領域1Bを覆いかつnMIS形成領域1Aを露出するフォトレジストパターン(図示せず)を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、nMIS形成領域1AのAl含有膜4をエッチング(好ましくはウェットエッチング)して除去し、その後、フォトレジストパターンを除去すればよい。
【0151】
以降の工程は、上記実施の形態1と基本的には同様である。以下に簡単に説明する。
【0152】
上記ステップS5aの後、図24に示されるように、ステップS6として、半導体基板1の主面上に、すなわちnMIS形成領域1Aの界面層3上およびpMIS形成領域1BのAl含有膜4上に、Hf含有膜5を形成する。このステップS6において、上記実施の形態1の場合、Hf含有膜5は、nMIS形成領域1AおよびpMIS形成領域1Bの両方でAl含有膜4上に形成されていたのに対して、本実施の形態の場合、nMIS形成領域1Aでは界面層3上にHf含有膜5が形成され、pMIS形成領域1BではAl含有膜4上にHf含有膜5が形成される。それから、図25に示されるように、ステップS7として、半導体基板1の主面上に、すなわちHf含有膜5上に、Al含有膜6を形成する。それから、図26に示されるように、ステップS8として、半導体基板1の主面上に、すなわちAl含有膜6上に、マスク層7を形成する。
【0153】
本実施の形態においては、ステップS8でマスク層7を形成した段階では、nMIS形成領域1Aでは、半導体基板1(p型ウエルPW)上に、界面層3、Hf含有膜5、Al含有膜6およびマスク層7が下から順に積層された状態となり、pMIS形成領域1Bでは、半導体基板1(ウエル領域)上に、界面層3、Al含有膜4、Hf含有膜5、Al含有膜6およびマスク層7が下から順に積層された状態となっている。nMIS形成領域1AにAl含有膜4が無い状態であることが、上記実施の形態1との相違点である。
【0154】
それから、図27に示されるように、ステップS9として、nMIS形成領域1Aのマスク層7およびAl含有膜6をエッチング(好ましくはウェットエッチング、あるいはドライエッチングとウェットエッチングとの併用)によって選択的に除去し、pMIS形成領域1Bのマスク層7およびAl含有膜6を残す。これにより、nMIS形成領域1Aでは、Hf含有膜5が露出され、一方pMIS形成領域1Bでは、Hf含有膜5上にAl含有膜6およびその上のマスク層7が形成された状態が維持される。それから、図28に示されるように、ステップS10として、半導体基板1の主面上に、すなわちnMIS形成領域1AのHf含有膜5上およびpMIS形成領域1Bのマスク層7上に、希土類含有膜8を形成する。
【0155】
本実施の形態において、ステップS10で希土類含有膜8を形成した段階では、nMIS形成領域1Aにおいては、半導体基板1(p型ウエルPW)上に界面層3、Hf含有膜5及び希土類含有膜8が下から順に積層された状態となり、一方pMIS形成領域1Bにおいては、半導体基板1(n型ウエルNW)上に界面層3、Al含有膜4、Hf含有膜5、Al含有膜6、マスク層7及び希土類含有膜8が下から順に積層された状態となる。nMIS形成領域1AにAl含有膜4が無い状態であることが、上記実施の形態1との相違点である。
【0156】
それから、ステップS11として、半導体基板1に対して熱処理を施す。ステップS11の熱処理により、nMIS形成領域1Aでは、Hf含有膜5が希土類含有膜8と反応してHf含有絶縁膜GIaが形成され、pMIS形成領域1Bでは、Hf含有膜5がAl含有膜4(およびAl含有膜6)と反応してHf含有絶縁膜GIbが形成される。ステップS11の熱処理直前のpMIS形成領域1Bでの積層状態(界面層3、Al含有膜4、Hf含有膜5、Al含有膜6、マスク層7および希土類含有膜8の積層構造)は、上記実施の形態1と同様であるため、ステップS11の熱処理によりpMIS形成領域1Bでいかなる現象が生じるかについては、本実施の形態も上記実施の形態1と同様であるので、ここではその繰り返しの説明は省略する。
【0157】
一方、本実施の形態では、nMIS形成領域1AにAl含有膜4が無い状態でステップS11の熱処理を行うことが、上記実施の形態1と相違している。すなわち、本実施の形態では、nMIS形成領域1Aの半導体基板1(n型ウエルNW)上に、界面層3、Hf含有膜5および希土類含有膜8が下から順に積層された状態で、ステップS11の熱処理を行う。MIS形成領域1AのHf含有膜5の下にAl含有膜4が無いため、ステップS11の熱処理により、MIS形成領域1AのHf含有膜5は、希土類含有膜8と反応するが、Al含有膜4とは反応しない。このため、nMIS形成領域1Aにおいて、ステップS11の熱処理によりHf含有膜5が希土類含有膜8と反応する(希土類含有膜8を構成する希土類元素がHf含有膜5に拡散する)ことで形成されるHf含有絶縁膜GIaには、Al(アルミニウム)が導入されず、これが上記実施の形態1との相違点となる。
【0158】
本実施の形態においては、ステップS11の熱処理により、nMIS形成領域1Aでは、Hf含有膜5と希土類含有膜8とが反応(混合、ミキシング、相互拡散)して、図29に示されるように、Hf含有膜5と希土類含有膜8との反応層(混合層、ミキシング層)であるHf含有絶縁膜GIaが形成される。別の見方をすると、ステップS11の熱処理により、nMIS形成領域1Aでは、希土類含有膜8の希土類元素LnがHf含有膜5に導入されて、Hf含有膜5が、Hf含有絶縁膜GIaとなる。
【0159】
従って、本実施の形態においては、Hf含有膜5がHfSiON膜の場合には、Hf含有絶縁膜GIaはHfLnSiON膜となり、Hf含有膜5がHfSiO膜の場合には、Hf含有絶縁膜GIaはHfLnSiO膜となり、Hf含有膜5がHfON膜の場合は、Hf含有絶縁膜GIaはHfLnON膜となり、Hf含有膜5がHfO膜(代表的にはHfO2膜)の場合は、Hf含有絶縁膜GIaはHfLnO膜となる。ここで、上記実施の形態1と同様に、希土類含有膜8が含有していた希土類元素をLnと表記している。希土類含有膜8が含有する希土類元素がランタン(La)の場合は、Ln=Laである。
【0160】
ステップS11の熱処理工程を行った後、図30に示されるように、ステップS12として、ステップS11の熱処理工程で反応しなかった希土類含有膜8(未反応の希土類含有膜8、特にマスク層7上に残存する希土類含有膜8)を、エッチング(好ましくはウェットエッチング)によって除去し、それから、マスク層7をエッチング(好ましくはウェットエッチング)によって除去する。
【0161】
その後、上記実施の形態1と同様のステップS13〜S19およびそれ以降の工程が行われるが、ここではその図示および説明は省略する。
【0162】
本実施の形態では、上述のように、nチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIa)にAlが導入されないようにしている。これは、ステップS5aでnMIS形成領域1AのAl含有膜4を選択的に除去したことで実現できる。
【0163】
本実施の形態では、nチャネル型MISFETのHf系ゲート絶縁膜(Hf含有絶縁膜GIa)に希土類元素(より好ましくはLa)を導入するがAlが導入されないようにしたことで、希土類元素(特にLa)による低しきい値化の作用を得られるとともに、Alによる高しきい値化の作用を排除することができる。このため、上記実施の形態1に比べて、nチャネル型MISFETのしきい値電圧(の絶対値)を、より小さくすることができ、nチャネル型MISFETの低しきい値化の観点では、有利である。従って、nチャネル型MISFETとpチャネル型MISFETの両方を、より的確に低しきい値化することができ、半導体装置の性能を、より向上させることができる。
【0164】
一方、上記実施の形態1では、上記ステップS5aのようなAl含有膜4を選択的に除去する工程が不要であるため、半導体装置の製造工程数を低減でき、また、半導体装置の製造時間を短縮できる。従って、半導体装置の製造コストを低減することができる。
【0165】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【0166】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【0167】
1 半導体基板
1A nMIS形成領域
1B pMIS形成領域
2 素子分離領域
3 界面層
4,6 Al含有膜
5 Hf含有膜
7 マスク層
8 希土類含有膜
9 金属膜
10 シリコン膜
11 絶縁膜
12 ストッパ絶縁膜
13 絶縁膜
CT コンタクトホール
EX1 n−型半導体領域
EX2 p−型半導体領域
GE1,GE2 ゲート電極
GIa,GIb Hf含有絶縁膜
M1 配線
NW n型ウエル
PG プラグ
PW p型ウエル
Qn nチャネル型MISFET
Qp pチャネル型MISFET
SD1 n+型半導体領域
SD2 p+型半導体領域
SW サイドウォールスペーサ
【特許請求の範囲】
【請求項1】
nチャネル型の第1MISFETを半導体基板の第1領域に有し、pチャネル型の第2MISFETを前記半導体基板の第2領域に有する半導体装置の製造方法であって、
(a)前記半導体基板を用意する工程、
(b)前記半導体基板上の前記第1領域および前記第2領域に、酸化シリコンまたは酸窒化シリコンからなる絶縁層を形成する工程、
(c)前記第1領域および前記第2領域の前記絶縁層上に、Alを含有する第1Al含有膜を形成する工程、
(d)前記(c)工程後、前記第1および第2MISFETのゲート絶縁膜用で、かつHfを含有するHf含有膜を、前記第1領域および前記第2領域の前記第1Al含有膜上に形成する工程、
(e)前記(d)工程後、前記第1領域および前記第2領域の前記Hf含有膜上に、Alを含有する第2Al含有膜を形成する工程、
(f)前記(e)工程後、前記第1領域および前記第2領域の前記第2Al含有膜上にマスク層を形成する工程、
(g)前記(f)工程後、前記第1領域の前記マスク層および前記第2Al含有膜を除去し、前記第2領域の前記マスク層および前記第2Al含有膜を残す工程、
(h)前記(g)工程後、希土類元素を含有する希土類含有膜を、前記第1領域の前記Hf含有膜上および前記第2領域の前記マスク層上に形成する工程、
(i)前記(h)工程後、熱処理を行って、前記第1領域の前記Hf含有膜を前記希土類含有膜と反応させ、前記第2領域の前記Hf含有膜を前記第1Al含有膜と反応させる工程、
(j)前記(i)工程後、前記(i)工程にて反応しなかった前記希土類含有膜、および前記マスク層を除去する工程、
(k)前記(j)工程後、前記第1領域に前記第1MISFET用の第1ゲート電極を、前記第2領域に前記第2MISFET用の第2ゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
請求項1記載の半導体装置の製造方法において、
前記第1ゲート電極および前記第2ゲート電極は、それぞれメタルゲート電極であることを特徴とする半導体装置の製造方法。
【請求項3】
請求項2記載の半導体装置の製造方法において、
前記(i)工程では、前記熱処理により、前記第1領域の前記Hf含有膜は前記希土類含有膜および前記第1Al含有膜と反応し、前記第2領域の前記Hf含有膜は前記第1Al含有膜および前記第2Al含有膜と反応することを特徴とする半導体装置の製造方法。
【請求項4】
請求項3記載の半導体装置の製造方法において、
前記Hf含有膜は、HfO膜、HfON膜、HfSiON膜またはHfSiO膜であることを特徴とする半導体装置の製造方法。
【請求項5】
請求項4記載の半導体装置の製造方法において、
前記マスク層は、窒化金属からなることを特徴とする半導体装置の製造方法。
【請求項6】
請求項5記載の半導体装置の製造方法において、
前記第1Al含有膜は、酸化アルミニウム膜、窒化アルミニウム膜または酸窒化アルミニウム膜であることを特徴とする半導体装置の製造方法。
【請求項7】
請求項6記載の半導体装置の製造方法において、
前記第2Al含有膜は、酸化アルミニウム膜、窒化アルミニウム膜または酸窒化アルミニウム膜であることを特徴とする半導体装置の製造方法。
【請求項8】
請求項7記載の半導体装置の製造方法において、
前記マスク層は、窒化チタン膜または窒化タンタル膜からなることを特徴とする半導体装置の製造方法。
【請求項9】
請求項8記載の半導体装置の製造方法において、
前記マスク層は、窒化チタン膜からなることを特徴とする半導体装置の製造方法。
【請求項10】
請求項9記載の半導体装置の製造方法において、
前記希土類含有膜は、ランタンを含有することを特徴とする半導体装置の製造方法。
【請求項11】
請求項10記載の半導体装置の製造方法において、
前記希土類含有膜は、酸化ランタン膜からなることを特徴とする半導体装置の製造方法。
【請求項12】
請求項11記載の半導体装置の製造方法において、
前記(k)工程は、
(k1)前記(j)工程後、前記半導体基板上の前記第1領域および前記第2領域に金属膜を形成する工程、
(k2)前記(k1)工程後、前記金属膜をパターニングして、前記第1領域に前記第1ゲート電極を、前記第2領域に前記第2ゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項13】
請求項12記載の半導体装置の製造方法において、
前記(k1)工程後で、前記(k2)工程前に、
(k3)前記金属膜上にシリコン膜を形成する工程、
を更に有し、
前記(k2)工程では、前記シリコン膜および前記金属膜をパターニングして、前記第1領域に前記第1ゲート電極を、前記第2領域に前記第2ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項14】
請求項13記載の半導体装置の製造方法において、
前記(j)工程では、前記(i)工程にて反応しなかった前記希土類含有膜、および前記マスク層を、ウェットエッチングによって除去することを特徴とする半導体装置の製造方法。
【請求項15】
請求項2記載の半導体装置の製造方法において、
前記(c)工程後で、前記(d)工程前に、
(c1)前記第1領域の前記第1Al含有膜を除去し、前記第2領域の前記第1Al含有膜を残す工程、
を更に有し、
前記(d)工程では、前記第1領域の前記半導体基板上と前記第2領域の前記第1Al含有膜上に前記Hf含有膜が形成されることを特徴とする半導体装置の製造方法。
【請求項16】
請求項15記載の半導体装置の製造方法において、
前記(i)工程では、前記熱処理により、前記第1領域の前記Hf含有膜は前記希土類含有膜と反応し、前記第2領域の前記Hf含有膜は前記第1Al含有膜および前記第2Al含有膜と反応することを特徴とする半導体装置の製造方法。
【請求項1】
nチャネル型の第1MISFETを半導体基板の第1領域に有し、pチャネル型の第2MISFETを前記半導体基板の第2領域に有する半導体装置の製造方法であって、
(a)前記半導体基板を用意する工程、
(b)前記半導体基板上の前記第1領域および前記第2領域に、酸化シリコンまたは酸窒化シリコンからなる絶縁層を形成する工程、
(c)前記第1領域および前記第2領域の前記絶縁層上に、Alを含有する第1Al含有膜を形成する工程、
(d)前記(c)工程後、前記第1および第2MISFETのゲート絶縁膜用で、かつHfを含有するHf含有膜を、前記第1領域および前記第2領域の前記第1Al含有膜上に形成する工程、
(e)前記(d)工程後、前記第1領域および前記第2領域の前記Hf含有膜上に、Alを含有する第2Al含有膜を形成する工程、
(f)前記(e)工程後、前記第1領域および前記第2領域の前記第2Al含有膜上にマスク層を形成する工程、
(g)前記(f)工程後、前記第1領域の前記マスク層および前記第2Al含有膜を除去し、前記第2領域の前記マスク層および前記第2Al含有膜を残す工程、
(h)前記(g)工程後、希土類元素を含有する希土類含有膜を、前記第1領域の前記Hf含有膜上および前記第2領域の前記マスク層上に形成する工程、
(i)前記(h)工程後、熱処理を行って、前記第1領域の前記Hf含有膜を前記希土類含有膜と反応させ、前記第2領域の前記Hf含有膜を前記第1Al含有膜と反応させる工程、
(j)前記(i)工程後、前記(i)工程にて反応しなかった前記希土類含有膜、および前記マスク層を除去する工程、
(k)前記(j)工程後、前記第1領域に前記第1MISFET用の第1ゲート電極を、前記第2領域に前記第2MISFET用の第2ゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
請求項1記載の半導体装置の製造方法において、
前記第1ゲート電極および前記第2ゲート電極は、それぞれメタルゲート電極であることを特徴とする半導体装置の製造方法。
【請求項3】
請求項2記載の半導体装置の製造方法において、
前記(i)工程では、前記熱処理により、前記第1領域の前記Hf含有膜は前記希土類含有膜および前記第1Al含有膜と反応し、前記第2領域の前記Hf含有膜は前記第1Al含有膜および前記第2Al含有膜と反応することを特徴とする半導体装置の製造方法。
【請求項4】
請求項3記載の半導体装置の製造方法において、
前記Hf含有膜は、HfO膜、HfON膜、HfSiON膜またはHfSiO膜であることを特徴とする半導体装置の製造方法。
【請求項5】
請求項4記載の半導体装置の製造方法において、
前記マスク層は、窒化金属からなることを特徴とする半導体装置の製造方法。
【請求項6】
請求項5記載の半導体装置の製造方法において、
前記第1Al含有膜は、酸化アルミニウム膜、窒化アルミニウム膜または酸窒化アルミニウム膜であることを特徴とする半導体装置の製造方法。
【請求項7】
請求項6記載の半導体装置の製造方法において、
前記第2Al含有膜は、酸化アルミニウム膜、窒化アルミニウム膜または酸窒化アルミニウム膜であることを特徴とする半導体装置の製造方法。
【請求項8】
請求項7記載の半導体装置の製造方法において、
前記マスク層は、窒化チタン膜または窒化タンタル膜からなることを特徴とする半導体装置の製造方法。
【請求項9】
請求項8記載の半導体装置の製造方法において、
前記マスク層は、窒化チタン膜からなることを特徴とする半導体装置の製造方法。
【請求項10】
請求項9記載の半導体装置の製造方法において、
前記希土類含有膜は、ランタンを含有することを特徴とする半導体装置の製造方法。
【請求項11】
請求項10記載の半導体装置の製造方法において、
前記希土類含有膜は、酸化ランタン膜からなることを特徴とする半導体装置の製造方法。
【請求項12】
請求項11記載の半導体装置の製造方法において、
前記(k)工程は、
(k1)前記(j)工程後、前記半導体基板上の前記第1領域および前記第2領域に金属膜を形成する工程、
(k2)前記(k1)工程後、前記金属膜をパターニングして、前記第1領域に前記第1ゲート電極を、前記第2領域に前記第2ゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項13】
請求項12記載の半導体装置の製造方法において、
前記(k1)工程後で、前記(k2)工程前に、
(k3)前記金属膜上にシリコン膜を形成する工程、
を更に有し、
前記(k2)工程では、前記シリコン膜および前記金属膜をパターニングして、前記第1領域に前記第1ゲート電極を、前記第2領域に前記第2ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項14】
請求項13記載の半導体装置の製造方法において、
前記(j)工程では、前記(i)工程にて反応しなかった前記希土類含有膜、および前記マスク層を、ウェットエッチングによって除去することを特徴とする半導体装置の製造方法。
【請求項15】
請求項2記載の半導体装置の製造方法において、
前記(c)工程後で、前記(d)工程前に、
(c1)前記第1領域の前記第1Al含有膜を除去し、前記第2領域の前記第1Al含有膜を残す工程、
を更に有し、
前記(d)工程では、前記第1領域の前記半導体基板上と前記第2領域の前記第1Al含有膜上に前記Hf含有膜が形成されることを特徴とする半導体装置の製造方法。
【請求項16】
請求項15記載の半導体装置の製造方法において、
前記(i)工程では、前記熱処理により、前記第1領域の前記Hf含有膜は前記希土類含有膜と反応し、前記第2領域の前記Hf含有膜は前記第1Al含有膜および前記第2Al含有膜と反応することを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【公開番号】特開2012−109339(P2012−109339A)
【公開日】平成24年6月7日(2012.6.7)
【国際特許分類】
【出願番号】特願2010−255690(P2010−255690)
【出願日】平成22年11月16日(2010.11.16)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成24年6月7日(2012.6.7)
【国際特許分類】
【出願日】平成22年11月16日(2010.11.16)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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