【課題】メモリセルの構造を最適化することにより、更なる微細化を可能にする記憶装置を提供する。
【解決手段】複数の第１の電極配線と、第１の電極配線と交差する複数の第２の電極配線と、１本の第２の電極配線と、互いに隣接する２本の第１の電極配線との間に形成される１個のビアプラグであって、前記第１の電極配線に対向する底面の、第１の電極配線の伸長方向に垂直な方向の最大径が、第１の電極配線幅の２倍と第１の電極配線間の幅を加えた長さよりも小さいビアプラグと、ビアプラグと２本の第１の電極配線の一方との間に形成される第１の記憶素子と、ビアプラグと２本の第１の電極配線の他方との間に形成される第２の記憶素子とを有する記憶装置。 （もっと読む）

【課題】本実施形態は、耐熱性に乏しいＭＴＪ素子等の素子の劣化を避けつつ、良好な半導体装置を形成することができる半導体装置の製造方法を提供する。
【解決手段】本実施形態の半導体装置の製造方法は、基板上に複数の素子を形成し、複数の素子の間を埋め込むようにシリコン化合物膜を形成し、マイクロ波を照射することにより、シリコン化合物膜を酸化シリコン膜に改質する。 （もっと読む）

【課題】タグ、ラベル又はパッケージの印刷プロセス、あるいは、パッケージング・プロセス自体に容易に採用できる再書き込み可能な不揮発性メモリ・デバイスを作製する簡易で安価な方法を提供する。
【解決手段】ａ）第１の印刷手段を用いて絶縁性基板上に第１の印刷インクで第１の電極層を印刷し、それによって第１の組の電極を形成するためと、ｂ）第２の印刷手段を用いて第１の電極層上に第２の印刷インクでメモリ材料のパターニングされた、あるいは、パターニングされていない層を印刷し、ｃ）第３の印刷手段を用いてメモリ層上に第３の印刷インクで第２の電極層を印刷し、それによって第２の組の電極を形成するための連続した工程を含み、それら単独又は組合せのいずれかで実行される作製方法を提供する。 （もっと読む）

【課題】低コストで高スループットなプリント技術を使用した不揮発性メモリセルを提供する。
【解決手段】同一水平レベルにおいて所定の距離で離間している第１及び第２の半導体アイランドであって、第１の半導体アイランド２が制御ゲートを構成し、第２の半導体アイランド３がソース端子及びドレイン端子を構成する、当該第１及び第２の半導体アイランドと、第１の半導体アイランド２の少なくとも一部の上のゲート誘電体層４と、第２半導体アイランドの少なくとも一部の上のトンネリング誘電体層５と、ゲート誘電体層４とトンネリング誘電体層５の少なくとも一部の上のフローティングゲート７と、制御ゲート２並びにソース端子及びドレイン端子に電気的に接触する金属層と、を備える。一つの効果的な実施形態では、不揮発性メモリセルを、「全プリント」加工技術を使用して製造することができる。 （もっと読む）

【課題】環境負荷が小さく且つクラックの発生が抑制された圧電セラミックス膜を形成することができる圧電セラミックス膜形成用組成物、圧電素子の製造方法及び液体噴射ヘッドの製造方法を提供する。
【解決手段】圧電セラミックス膜形成用組成物は、カリウム、ナトリウム、及びニオブを含む金属錯体混合物と、シリコーンオイルと、溶媒と、を含み、金属錯体混合物と溶媒との総量１００容量部に対してシリコーンオイルを５容量部以下含む。所定量のシリコーンオイルを含むことにより、圧電セラミックス膜を形成する際の焼成工程における熱膨張が抑制されて、圧電セラミックス膜の残留応力を低減させることができる。これにより、クラックの発生が抑制されたニオブ酸カリウムナトリウム系の圧電材料からなる圧電セラミックス膜を形成することができるものとなる。さらに、鉛の含有量を抑えられるため、環境への負荷を低減することができる。 （もっと読む）

【課題】分極特性を向上させる強誘電体素子とその製造方法を提供する。
【解決手段】強誘電体素子は、基板１と、この基板１上に形成された拡散防止層２と、拡散防止層２の上に形成された下部電極層３と、下部電極層３の上に形成された強誘電体膜４と、強誘電体膜４の上に形成された上部電極層５とから構成されている。強誘電体膜４の化学溶液法を用いた製造方法は、基板１の主面に下部電極層３を形成する下部電極形成工程と、この下部電極層３上に強誘電体４の前駆体膜を形成する前駆体形成工程と、前駆体膜を加熱して結晶化させることで強誘電体膜４を形成する結晶化工程と、強誘電体膜４を一定の温度まで冷却する冷却工程と、を少なくとも含み、結晶化工程において、前駆体膜に応力を印加した後に結晶化させる。 （もっと読む）

【課題】高集積化が可能な記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る記憶装置は、下部電極層と、前記下部電極層上に設けられ、複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、前記ナノマテリアル集合層上に設けられ、導電性であり、前記微小導電体に接し、開口部が形成された保護層と、前記保護層上に設けられ、前記保護層に接した上部電極層と、を備える。 （もっと読む）

【課題】環境負荷が小さく且つクラックの発生が抑制された圧電セラミックス膜を形成することができる圧電セラミックス膜形成用組成物、圧電素子の製造方法及び液体噴射ヘッドの製造方法を提供する。
【解決手段】圧電セラミックス膜形成用組成物は、ビスマス及び鉄を含む金属錯体混合物と、ポリエチレングリコールと、ターピネオールと、溶媒と、を含む。ポリエチレングリコールと、沸点の高いターピネオールとを含むことにより、鉄酸ビスマス系の圧電材料からなりクラックの発生が抑制された圧電セラミックス膜を形成することができるものとなる。また、圧電特性の良好な圧電セラミックス膜を形成することができるものとなる。さらに、鉛の含有量を抑えられるため、環境への負荷を低減することができる。 （もっと読む）

【課題】環境負荷が小さく且つクラックの発生が抑制された圧電セラミックス膜を形成することができる圧電セラミックス膜形成用組成物、圧電素子の製造方法及び液体噴射ヘッドの製造方法を提供する。
【解決手段】圧電セラミックス膜形成用組成物は、ビスマス及び鉄を含む金属錯体混合物と、エチルセルロースと、ターピネオールと、溶媒と、を含む。高分子材料であるエチルセルロースと、沸点の高いターピネオールとを含むことにより、圧電セラミックス膜を製造する工程において発生する残留応力を低減させることができる。これにより、鉄酸ビスマス系の圧電材料からなりクラックの発生が抑制された圧電セラミックス膜を形成することができるものとなる。また、鉛の含有量を抑えられるため、環境への負荷を低減することができる。 （もっと読む）

【課題】誤書込みを防止することが可能な記憶装置を提供する。
【解決手段】複数のメモリセルが直列に接続されたＮＡＮＤセルユニットと、ＮＡＮＤセルユニットの一方の端子に接続する第１の選択トランジスタと、ＮＡＮＤセルユニットの他方の端子に接続する第２の選択トランジスタと、第１の選択トランジスタと接続するソース線と、該ソース線と交差し、且つ第２の選択トランジスタと接続するビット線とを有し、第１の選択トランジスタ及び第２の選択トランジスタは、チャネル領域が酸化物半導体層で形成されたトランジスタである。 （もっと読む）

【課題】デバイス特性に優れた半導体装置およびその製造方法を提供する。
【解決手段】実施の一形態の半導体装置は、第１および第２の領域を有する機能膜と、前記基板の前記第１の領域に設けられ、第１の幅を有する第１の溝と、前記基板の前記第２の領域に設けられ、第１の幅よりも広い第２の幅を有する第２の溝と、前記第１の溝を埋めるように高分子材料を前駆体として形成された第１の絶縁膜と、前記第１の幅を上回る直径を有し、前記第２の溝を埋める微粒子と、前記第２の溝内で前記微粒子間および前記微粒子と前記第２の溝との間隙を埋める前記高分子材料とを前駆体として形成された第２の絶縁膜とを持つ。 （もっと読む）

【課題】素子分離溝を塗布系の材料で埋め込む素子分離構造において、熱処理時に素子分離溝に大きな応力が作用することを防止する。
【解決手段】メモリセル領域に形成され第１の開口幅を有する第１の素子分離溝と、周辺回路領域に形成され第１の開口幅より大きい第２の開口幅を有する第２の素子分離溝と、第１の素子分離溝の内面に形成された第１の酸化膜と、第１の酸化膜上に形成されて前記第１の素子分離溝内に埋め込まれた第１の塗布型酸化膜と、第２の素子分離溝の内面のうちの側部に形成された第２の酸化膜と、第２の素子分離溝内の内面のうちの底部上に形成された第３の酸化膜と、第３の酸化膜上に形成されて第２の素子分離溝内に埋め込まれた第２の塗布型酸化膜とを備えた。 （もっと読む）

【課題】浅いトレンチ分離および基板貫通ビアの集積回路設計への統合を提供すること。
【解決手段】ＩＣを製造する方法は、第１の側、および第２の対向する側を有する基板を用意すること、基板の第１の側にＳＴＩ開口を形成すること、および基板の第１の側に部分的ＴＳＶ開口を形成すること、および部分的ＴＳＶ開口を延長することを含む。延長された部分的ＴＳＶ開口は、ＳＴＩ開口より基板内への深さが深い。方法はまた、ＳＴＩ開口を第１の固体材料で充填すること、および延長された部分的ＴＳＶ開口を第２の固体材料で充填することを含む。ＳＴＩ開口、部分的ＴＳＶ開口、または延長された部分的ＴＳＶ開口のいずれも、基板の第２の側の外面を貫通しない。少なくとも、ＳＴＩ開口および部分的ＴＳＶ開口は同時に形成され、またはＳＴＩ開口および延長された部分的ＴＳＶ開口は同時に充填される。 （もっと読む）

【課題】 フローティングゲートメモリやＭＮＯＳメモリのような極薄膜の絶縁層を必要とせず、印刷、塗布でメモリ素子が製造可能となる簡便で、注入電荷量の制御が容易な帯電体、並びにこの帯電体をゲート絶縁膜に用いてＦＥＴを作製することにより、閾値電圧制御が可能で、長時間制御された閾値電圧状態を保持可能なＦＥＴ及びメモリ素子を提供する。
【解決手段】 電荷注入が生じる電界強度（以降、電荷注入耐圧）および絶縁耐圧がそれぞれＥ_ＣＩ，ＨおよびＥ_ＢＨである絶縁体(以下，高電荷注入耐圧材料)と、その電荷注入耐圧Ｅ_ＣＩ，ＬがＥ_ＣＩ，Ｌ ＜ Ｅ_Ｃｌ，Ｈの関係にある絶縁体（以下、低電荷注入耐圧材料）の二種類の絶縁体を積層した絶縁物で、高電荷注入耐圧材料と低電荷注入耐圧材料のそれぞれに接し離れた２枚の電極にＥ_ＣＩ，Ｌ ＜ ｜Ｅ｜ ＜ Ｅ_ＢＨ の電界強度で電圧を印加して低電荷注入耐圧材料側から電荷を絶縁体内に注入して帯電させる帯電体。 （もっと読む）

【課題】信頼性が高い記憶装置及びその製造方法を提供する。
【解決手段】記憶装置１は、複数の微小導電体が隙間３２を介して集合したナノマテリアル集合層２３と、隙間３２内に配置された絶縁材料２５と、を備える。微小導電体はカーボンナノチューブ３１であり、カーボンナノチューブ３１が延びる方向は、ナノマテリアル集合層２３の下面に対して垂直な方向よりも、下面に対して平行な方向に近く、ナノマテリアル集合層２３の下面に接した下部電極層２２と、ナノマテリアル集合層２３の上面に接した上部電極層２４と、をさらに備え、下部電極層２２及び上部電極層２４の双方に接した微小導電体が存在しない。 （もっと読む）

【課題】圧電素子用に、組成ずれが少なく結晶性の良好なニオブ酸カリウム混晶系ペロブスカイト型酸化物厚膜を提供する。
【解決手段】ペロブスカイト型酸化物膜１は、基板１０上に成膜され、平均膜厚が５μｍ以上であり、且つ、一般式（Ｐ）で表されるペロブスカイト型酸化物を含む。（Ｋ_{１−ｗ−ｘ}，Ａ_ｗ，Ｂ_ｘ）（Ｎｂ_{１−ｙ−ｚ}，Ｃ_ｙ，Ｄ_ｚ）Ｏ_３・・・（Ｐ）（式中、０＜ｗ＜１．０，０≦ｘ≦０．２，０≦ｙ＜１．０，０≦ｚ≦０．２，０＜ｗ＋ｘ＜１．０。ＡはＫ以外のイオン価数が１価のＡサイト元素、ＢはＡサイト元素、Ｃはイオン価数が５価のＢサイト元素、ＤはＢサイト元素。Ａ〜Ｄは各々１種又は複数種の金属元素である。） （もっと読む）

【課題】ウェーハテスト後のウェーハ状態において所望の回路を印刷処理により容易に形成することが可能な半導体製造方法および半導体装置を提供することを課題する。
【解決手段】本発明に係る半導体製造方法は、ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、ウェーハに対してトリミング要否の検査を行う工程、前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、描画パターンを描画した後、脱気および低温アニールする工程、脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および平坦化した後、高温アニールする工程、を有する。 （もっと読む）

【課題】 なし
【解決手段】
半導体ナノクリスタルヘテロ構造は、第二半導体物質のオーバーコーティングにより囲
まれた、第一半導体物質のコアを有する。励起によって、一のキャリアを、該コアに実質
的に閉じ込めることができ、かつ他のキャリアを、該オーバーコーティング層に実質的に
閉じ込めることができる。 （もっと読む）

【課題】下部電極、上部電極およびそれらの間の絶縁膜により構成される容量素子の下部電極および上部電極間の耐圧を向上させる。
【解決手段】上部電極ＴＥならびに上部電極ＴＥのそれぞれの側壁の側壁酸化膜９およびサイドウォール１０と下部電極ＢＥとの間にＯＮＯ膜ＩＦを連続的に形成し、また、上部電極ＴＥの側壁に、側壁酸化膜９を介して真性半導体膜からなるサイドウォール１０を形成することにより、下部電極ＢＥおよび上部電極ＴＥ間にリーク電流が発生することを防ぐ。 （もっと読む）

【課題】マスクの新規な作製技術を含む半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上方に、第１の膜を形成する工程と、第１の膜上方に、第１マスク膜を形成する工程と、第１マスク膜をパターニングする工程と、パターニングされた第１マスク膜の側部にプラズマ処理を行って、側部を変質層に変換する工程と、プラズマ処理の後、第１マスク膜の上部及び側部を覆う第２マスク膜を形成する工程と、第２マスク膜をエッチングして、側部に形成された第２マスク膜を残存させつつ、第１マスク膜上部に形成された第２マスク膜を除去する工程と、第２マスク膜のエッチングの後、変質層を除去する工程と、変質層を除去した後、残った部分の第１マスク膜、及び第２マスク膜をマスクとして、第１の膜をエッチングする工程とを有する。 （もっと読む）