【課題】素子分離すべき領域にダミーの補助ゲートを配置することで、電気的に分離する方法（ＦＳ方式）を採用しつつ、補助ゲートに給電するための新たな専用の配線を設けることによるチップの縮小化の弊害を解消する半導体装置を提供する。
【解決手段】半導体基板２に埋め込み形成された素子分離膜によって、複数のセル部活性領域が区画された半導体装置１であって、半導体基板２に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲート２８ａが、半導体基板２と電気的に接続されている。 （もっと読む）

【課題】高品質な半導体装置を提供する。
【解決手段】第１の絶縁膜１１１、第１の電極１１２、第２の絶縁膜１１３、及び第２の電極１１４を含むゲート構造を有するメモリセルＭＣが複数設けられた記憶部１１と、少なくとも外部１００からのデータを受信し、記憶部にデータを供給する端子１５と、第１の絶縁膜、第１及び第２の電極とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加される第１導電型の第１のトランジスタ１６ａ、一端が第１のトランジスタの電流経路の他端に接続され、他端が端子に接続される第１の抵抗素子１６ｂ、一端が端子及び第１の抵抗素子の他端に接続される第２の抵抗素子１６ｃ及び、ゲート構造を有し、電流経路の一端が第２の抵抗素子の他端に接続され、電流経路の他端に第２の電圧が印加される第２導電型の第２のトランジスタ１６ｄを含む第１の回路１６と、を備える。 （もっと読む）

【課題】メモリセルアレイおよび周辺回路の両方において、ワード線またはゲート電極を適切にシリサイド化することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板、半導体基板の上方に設けられたフローティングゲートと、フローティングゲート上に設けられたゲート間絶縁膜と、ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセル、および、互いに電気的に接続されたフローティングゲートおよびコントロールゲートを含むゲート電極と、ゲート電極のうちフローティングゲートの側面を被覆する側壁膜と、ゲート電極のうちコントロールゲートの側面を被覆し側壁膜上に設けられたスペーサとを備えたトランジスタを含む周辺回路、を備え、メモリセルおよび周辺回路において、コントロールゲートの上部はシリサイド化されている。 （もっと読む）

【課題】ワード線抵抗を低減し、かつ、周辺回路のトランジスタの特性変化を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、複数のメモリセルと、周辺回路とを備える。メモリセルは、半導体基板の上方に設けられたフローティングゲートと、フローティングゲート上に設けられたゲート間絶縁膜と、ゲート間絶縁膜上に設けられたコントロールゲートとを含む。周辺回路は、互いに電気的に接続されたフローティングゲートおよびコントロールゲートと、少なくともフローティングゲートとコントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含むトランジスタを含む。複数のメモリセルは、コントロールゲート内に絶縁薄膜を含まない。メモリセルおよび周辺回路において、コントロールゲートの少なくとも上部はシリサイド化されている。 （もっと読む）

【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）

【課題】周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】第１導電体２５ａのコンタクト領域CR上の第２絶縁膜２６を除去する工程と、第２絶縁膜２６の上に第２導電膜３０を形成する工程と、第１導電体２５ａのコンタクト領域CR上の第２導電膜３０を除去し、該第２導電膜３０を第２導電体３０ａとする工程と、第２導電体３０ａを覆う層間絶縁膜（第３絶縁膜）４４を形成する工程と、コンタクト領域CR上の層間絶縁膜４４に、第２絶縁膜２６から離間する第１ホール４４ａを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ４５ａを第１ホール４４ａ内に形成する工程と、を有する半導体装置の製造方法による。 （もっと読む）

【課題】メモリセル特性の向上、およびトランジスタ特性の劣化の抑制を図る。
【解決手段】半導体層１０上に、第１絶縁膜１１を形成する。第１領域における第１絶縁膜上に、表面に酸化膜１５が形成された第１導電膜１８を形成する。第１領域における第１導電膜上および第２領域における第１絶縁膜上に、第２導電膜１９を形成する。第２導電膜上に、第２絶縁膜２１を形成する。第２絶縁膜上に、第３導電膜２５を形成する。第１領域における第３導電膜および第２絶縁膜の一部を貫通させて第２導電膜を露出させる。第２導電膜および第３導電膜の表面に形成された第１自然酸化膜２３を除去する。第３導電膜上および第１領域における第２導電膜上に、第４導電膜２７を形成する。第４導電膜上に金属層３０ａ，３０ｂを形成して、第４導電膜、第３導電膜、および第１領域における第２導電膜をシリサイド化する。 （もっと読む）

【課題】素子分離絶縁膜の応力に起因する素子特性の劣化を低減する。
【解決手段】本実施形態の半導体メモリは、第１のゲート絶縁膜上の電荷蓄積層と電荷蓄積層上に積層される制御ゲート電極とを含む第１のアクティブ領域ＡＡ内のメモリセルＭＣと、第２のゲート絶縁膜２０Ｌ上の第１の電極層２１Ｌと、を含む、第２のアクティブ領域ＡＡＬ内の第１のトランジスタＬＴとを具備する。第２のアクティブ領域ＡＡＬを定義する第２の素子分離絶縁膜１９Ｘは、第１の膜１９０と、第１の膜１９０と第２のアクティブ領域ＡＡＬとの間の第２の膜１９５とを含み、第１の膜１９０の上面は、第２の膜１９５の上面よりも、半導体基板１０の底部側に位置している。 （もっと読む）

【課題】セルトランジスタが形成された第１領域と周辺回路トランジスタが形成された第２領域を有する半導体装置において、周辺回路トランジスタの上部拡散層のチャネル領域への導電型ドーパントの分布を抑制し、セルトランジスタと周辺回路トランジスタにおける駆動電流の閾値電圧依存性のばらつきを低減する半導体装置の製造方法を提供する。
【解決手段】基板を第1領域と第２領域に区分し、前記第２領域の前記基板上面を前記第1領域の前記基板上面より所定の掘り下げ量だけ掘り下げる工程と、前記第１領域に第１ピラーを、前記第２領域に前記第１ピラーよりも高さが前記掘り下げ量だけ低い第２ピラーを各々形成する工程と、前記第１及び第２ピラーの下部に第１拡散層を、上部に第２拡散層を各々形成する工程と、前記第１及び第２ピラーと前記第1拡散層の側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜側面にゲート電極を形成する工程とを有する。 （もっと読む）

【課題】素子間リークを低減できる半導体メモリを提供する。
【解決手段】本実施形態の半導体装置は、第１のゲート絶縁膜上の電荷蓄積層と、第１の絶縁体を介して電荷蓄積層上に設けられる制御ゲート電極とを含むメモリセルと、アクティブ領域ＡＡＨ上の第２のゲート絶縁膜２０Ｈと、第２のゲート絶縁膜上の第１の電極層２１Ｈと、を含むトランジスタＨＴと、素子分離絶縁膜１５Ｈ上に設けられるシールドゲート電極ＳＩＧと、を有する。シールドゲート電極ＳＩＧの底部は、素子分離絶縁膜１５Ｈの最も高い上面より半導体基板１０の底部側に位置している。 （もっと読む）

【課題】メモリセルアレイと周辺回路との間のアレイ端パターンにおける耐圧を向上させる。
【解決手段】浮遊ゲートは半導体基板上の第１の絶縁膜上に設けられる。ゲート間絶縁膜は浮遊ゲート上に、制御ゲートはゲート間絶縁膜上に設けられる。メモリセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含む。周辺回路はメモリセルアレイの周辺に設けられる。第１のダミーセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含み、メモリセルアレイの端に設けられる。第２のダミーセルは、第１の絶縁膜よりも厚い第２の絶縁膜を含み、第１のダミーセルと周辺回路との間に設けられる。第１のダミーセルにおいて、ゲート間絶縁膜および制御ゲートは浮遊ゲートの上面および２つの側面に設けられる。 （もっと読む）

【課題】小型化が可能な不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、基板と、メモリ部と、非メモリ部と、を備える。メモリ部は、基板上に設けられる。非メモリ部は、基板上に設けられ基板の主面に対して平行な面内でメモリ部と並ぶ。メモリ部は、積層体と、半導体層と、メモリ膜と、導電膜と、を含む。積層体は、主面に対して垂直な第１軸に沿って積層された複数の電極膜と、第１軸に沿って隣り合う２つの電極膜の間に設けられた電極間絶縁膜と、を含む。半導体層は、複数の電極膜の側面に対向する。メモリ膜は、複数の電極膜と半導体層との間に設けられる。導電膜は、積層体の上に設けられ、積層体と離間している。非メモリ部は、導電膜と同層の抵抗素子部を含む。 （もっと読む）

【課題】容量素子埋設用凹部上端部の肩落ちによるキャパシタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】半導体装置は、保護層８０は、凹部（孔２３）の上端部の周囲に設けられている。この保護層８０は、保護層８０と同一層に位置しており、論理回路領域に位置している多層配線層を構成する絶縁層よりも誘電率が高い材料で構成されており、機械強度に優れた部材となる。これにより、凹部（孔２３）上端部の肩落ちを抑制し、キャパシタ高さのバラツキを抑制する。 （もっと読む）

【課題】より秘匿性の高いＯＴＰメモリを提供する。
【解決手段】メモリセルは、第１ノードと第２ノードとの間に電流経路を形成するメモリトランジスタと、第３ノードと第４ノードとの間に電流経路を形成し、第３ノードがメモリトランジスタのゲートと配線により接続された選択トランジスタと、第１ノードに接続されたキャパシタとを備える。メモリトランジスタに対して、ゲート酸化膜が破壊されず劣化してゲートリーク電流が増大する程度の高電圧を印加することによりデータが書き込まれる。キャパシタの蓄積電荷のリークの有無によりデータを読み出すことが可能となる。ゲート酸化膜の劣化箇所は物理解析で識別できないため、秘匿性が高い。 （もっと読む）

【課題】キャパシタ上の絶縁膜とキャパシタの形成されていない領域上の絶縁膜と平坦化する際に、キャパシタ上の絶縁膜を一部エッチング除去した後平坦化すると、両者の境界部に残る絶縁膜隆起部が剥がれてくぼみ等の欠陥が発生する。
【解決手段】境界部に残す絶縁膜の隆起部立ち上がり点から水平方向の距離をＬｒ、エッチング量をＨｄとしたとき、アスペクト比Ｈｄ／Ｌｒを０．６以下、好ましくは０．２５以下とする。通常、Ｈｄはキャパシタの形成されていない領域上の絶縁膜表面高さまでとし、Ｌｒはキャパシタ高さの少なくとも４倍とする。 （もっと読む）

【課題】選択ゲートトランジスタや周辺回路部のトランジスタの下部電極の抵抗値を低減し、しきい値電圧の増加も図れるようにする。
【解決手段】ゲート電極の加工時に、選択ゲートトランジスタのゲート電極ＳＧＤ−ＳＧＤ間の側壁部と、周辺回路部のトランジスタのゲート電極ＰＧの両側壁とに、多結晶シリコン膜４の上部に段差形状を形成し、傾斜部４ｄを設ける。ゲート電極の多結晶シリコン膜６のシリサイド加工時に、多結晶シリコン膜４の傾斜部４ｄからもシリサイド化を進行させ、シリサイド膜７および７ａを形成する。これにより、ゲート電極ＳＧＤおよびＰＧの下部電極においても低抵抗化を図ることができる。多結晶シリコン膜４に分断層４ａを設けることで、シリサイド反応を停止させたり、設けないでゲート絶縁膜３の部分までシリサイド反応させてしきい値電圧を増加させたりできる。 （もっと読む）

【課題】シリサイド工程によるゲート絶縁膜の金属汚染や、メモリセルのショートチャネル効果を抑制する。
【解決手段】実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に順に形成された第１絶縁層、電荷蓄積層、第２絶縁層、および制御電極を有し、前記電荷蓄積層の側面が傾斜面を有する複数のメモリセルトランジスタとを備える。さらに、前記装置は、前記メモリセルトランジスタの側面と、前記メモリセルトランジスタ間の前記半導体基板の上面に形成された第１の絶縁膜部分と、前記メモリセルトランジスタ間のエアギャップ上と前記メモリセルトランジスタ上に連続して形成された第２の絶縁膜部分と、を有する１層以上の絶縁膜を備える。さらに、前記メモリセルトランジスタ間の前記半導体基板の上面から前記エアギャップの下端までの第１距離は、前記メモリセルトランジスタの側面に形成された前記絶縁膜の膜厚よりも大きい。 （もっと読む）

【課題】メモリセルトランジスタのゲート電極間の空隙の形状を最適化し、高性能、高信頼性を実現する不揮発性半導体記憶装置の製造方法。
【解決手段】実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成する。メモリセルゲート電極の側壁部に保護膜を形成し、その一部を第１のコントロールゲート電極の側壁部の一部が露出するよう除去する。金属膜を形成し、熱処理により、金属膜と第１のコントロールゲート電極を反応させ第１の金属半導体化合物層を形成する。メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、第１のコントロールゲート電極の上面よりも半導体基板から離れた位置に空隙の上端が位置する層間絶縁膜を形成する。 （もっと読む）

【課題】非接触でデータの送受信が可能な半導体装置は、鉄道乗車カードや電子マネーカ
ードなどの一部では普及しているが、さらなる普及のためには、安価な半導体装置を提供
することが急務の課題であった。上記の実情を鑑み、単純な構造のメモリを含む半導体装
置を提供して、安価な半導体装置及びその作製方法の提供を課題とする。
【解決手段】有機化合物を含む層を有するメモリとし、メモリ素子部に設けるＴＦＴのソ
ース電極またはドレイン電極をエッチングにより加工し、メモリのビット線を構成する導
電層とする。 （もっと読む）

【課題】ビット線接続部の微細化を実現する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、ｐ型の半導体基板１０１と、半導体基板１０１内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタＨＴｋが形成されるｐ型の第１のＰウェル１０２と、第１のＰウェル１０２を囲み、第１のＰウェル１０２を半導体基板１０１から電気的に分離するｎ型の第１のＮウェル１０３と、を備える。 （もっと読む）