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Fターム[5F092BC04]の内容

ホール/MR素子 (37,442) | MR素子の構造形状 (5,946) | 積層構造 (4,801) | MR素子を形成する層の積層順 (1,654) | 自由層が固定層より上にあるもの (1,135)

Fターム[5F092BC04]に分類される特許

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【課題】CCP−CPP素子のMR変化率を向上させる。
【解決手段】磁化が実質的に一方向に固着された磁化固着層と、前記磁化固着層と対向するようにして形成され、磁化が外部磁界に対して変化する磁化自由層と、前記磁化固着層と前記磁化自由層との間に位置し、絶縁層、及びこの絶縁層を層方向に電流を通過させる導電体とを有する電流狭窄層を含むスペーサ層と具える磁気抵抗効果素子において、前記磁化固着層の層中、前記磁化自由層の層中、前記磁化固着層及び前記スペーサ層の界面、並びに前記磁化自由層及び前記スペーサ層の界面の少なくとも一か所に、Si、Mg、B、Alを含む機能層を設ける。 (もっと読む)


【課題】微細化されても、MTJ素子がコンタクトプラグ内のシームまたはボイドの影響を受けることなく、MTJ素子の特性の劣化を抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。複数のセルトランジスタは、半導体基板上に設けられている。コンタクトプラグは、隣接するセルトランジスタ間に埋め込まれ、該隣接するセルトランジスタ間にある拡散層に電気的に接続されている。層間絶縁膜は、複数のコンタクトプラグ間を埋め込む。記憶素子は、コンタクトプラグの上方に設けられておらず、層間絶縁膜の上方に設けられている。側壁膜は、記憶素子の側面の少なくとも一部を被覆し、半導体基板の表面上方から見たときに、コンタクトプラグに重複するように設けられている。下部電極は、記憶素子の底面と層間絶縁膜との間、および、側壁膜とコンタクトプラグとの間に設けられ、記憶素子とコンタクトプラグとを電気的に接続する。 (もっと読む)


【課題】低電流で記憶層の磁化を反転させることができるスピン注入書き込み方式の磁気抵抗素子を提供する。
【解決手段】膜面に垂直方向の磁化容易軸を有し、磁化方向が可変の記憶層3と、膜面に垂直方向の磁化容易軸を有し、磁化方向が不変の固定層2と、記憶層3と固定層2との間に設けられた非磁性層4と、記憶層3の、非磁性層4が配置された面と反対の面側に配置された配線層10を有する。記憶層3は、磁性材料31、33と非磁性材料32、34とが交互に積層された構造を有する。非磁性材料32、34がTa、W、Nb、Mo、Zr、Hfの少なくとも1つの元素を含む。磁性材料31、33はCoとFeを含む。磁性材料のうちの1つは非磁性層4と接し、非磁性材料のうちの1つは配線層と接している。 (もっと読む)


【課題】熱的に安定であると共に、磁気抵抗比の低下が抑制できるスピン注入書き込み方式の磁気抵抗素子を提供する。
【解決手段】固定層2は、非磁性層4に接するように設けられた第1磁性材料膜2aと、第1磁性材料膜2aに接するように設けられた非磁性材料膜2bと、非磁性材料膜2bに接するように設けられた第2磁性材料膜2cと、第2磁性材料膜2cに接するように設けられた第3磁性材料膜2dとが積層された構造を備える。第2磁性材料膜2cは第1磁性材料膜2aよりも高いCo濃度を有する。固定層2と記憶層3との間に非磁性層4を介して電流を流すことにより、記憶層3の磁化の向きを可変する。 (もっと読む)


【課題】磁気抵抗素子の微細化に伴って増大する漏洩磁界をキャンセルする。
【解決手段】実施形態に係わる磁気抵抗素子は、垂直及び可変の磁化を持つ記憶層2と、垂直及び不変の磁化を持つ参照層4と、垂直、不変及び参照層3の磁化に対して逆向きの磁化を持つシフト調整層6と、記憶層2及び参照層4間の第1の非磁性層3と、参照層4及びシフト調整層6間の第2の非磁性層5とを備える。参照層4の反転磁界は、記憶層2の反転磁界と同じ又はそれよりも小さく、参照層4の磁気緩和定数は、記憶層2の磁気緩和定数よりも大きい。 (もっと読む)


【課題】高熱安定性を有する高速超低消費電力不揮発性メモリを提供する。
【解決手段】不揮発性磁気メモリに、高い熱安定性をもつ自由層を適用した高出力なトンネル磁気抵抗効果素子を装備し、スピントランスファートルクによる書込み方式を適用する。トンネル磁気抵抗効果素子1は、CoとFeとBを含有する体心立方構造の第一の強磁性膜306と第二の強磁性膜308と第一の非磁性膜307で構成される自由層を持ち、自由層に(100)配向した岩塩構造のMgO絶縁膜305を介して固定層3021を積層した構造を有する。 (もっと読む)


【課題】微細化に伴って増大する固定層からの漏れ磁場を低減でき、記憶層における磁化の平行と反平行の2つの状態を安定に存在できるようにした磁気抵抗素子を提供する。
【解決手段】磁気抵抗素子1は、固定層2、記憶層3、及び非磁性層4を備える。固定層2は、非磁性層4に接する第1強磁性材料31、第2強磁性材料32、第1強磁性材料31と第2強磁性材料32との間に設けられた第1非磁性材料33を有する。第1強磁性材料31は、Zr、Nb、Mo、Hf、Ta、Wのうちの少なくとも1つの元素と、Coとを含む。 (もっと読む)


【課題】 特に固定磁性層をセルフピン止め型とした構成において、Ta保護層の膜厚を適正化し、従来に比べて安定して優れた軟磁気特性を得ることが可能な磁気検出素子及びそれを用いた磁気センサ、並びに磁気検出素子の製造方法を提供することを目的とする。
【解決手段】 本実施形態の磁気検出素子1は、固定磁性層3とフリー磁性層5とが非磁性材料層4を介して積層された積層膜を備え、前記固定磁性層3は、第1磁性層3aと第2磁性層3cとが非磁性中間層3bを介して積層され、前記第1磁性層3aと前記第2磁性層3cとが反平行に磁化固定されたセルフピン止め型であり、前記積層膜の最上層は、Taからなる保護層6であり、前記保護層6の成膜時における成膜時膜厚は55Å以上であることを特徴とする。 (もっと読む)


【課題】記憶層にかかる参照層からの漏れ磁場をキャンセルするシフト調整層の膜厚を低減することできる磁気抵抗素子を提供する。
【解決手段】磁化の向きが一方向に固定された参照層3と、磁化の向きが可変である記憶層2と、参照層3と記憶層2との間に設けられた非磁性層4と、参照層3の、非磁性層4が配置された面と反対の面側に配置され、参照層3が有する磁化の向きと反平行な磁化の向きを有する上部シフト層6と、記憶層2の、非磁性層4が配置された面と反対の面側に配置され、参照層3が有する磁化の向きと反平行な磁化の向きを有する下部シフト層8と、参照層3と上部シフト層6との間に配置された非磁性層5と、記憶層2と下部シフト層8との間に配置された非磁性層7とを備える。下部シフト層8の膜厚は、上部シフト層6の膜厚より薄い。 (もっと読む)


【課題】1つの基板に形成した複数の磁気抵抗素子部のピン磁性層を任意の方向に着磁させたとしても、磁気抵抗素子部の検出精度の低下を防止する。
【解決手段】基板10に各磁気抵抗素子部22に対応するヒータ部30をそれぞれ形成し、ヒータ部30の上方に各磁気抵抗素子部22を形成する。磁場の向きが基板10の一面13の面方向のうちの第1の方向に設定された磁場中において、一方の磁気抵抗素子部22に対応するヒータ部30を加熱して磁場中アニールを行い、当該磁気抵抗素子部22を構成するピン磁性層22aの磁化の向きを第1の方向に着磁する。続いて、磁場の向きを第1の方向とは異なる第2の方向に設定した磁場中において、他方の磁気抵抗素子部22に対応するヒータ部30を加熱して磁場中アニールを行い、当該磁気抵抗素子部22を構成するピン磁性層22aの磁化の向きを第2の方向に着磁する。 (もっと読む)


【課題】安定して動作可能な磁気抵抗効果素子およびその製造方法を提供する。
【解決手段】実施形態の磁気抵抗効果は、下部電極と、第1の磁性層と、第1の金属層と、第1の界面磁性層と、非磁性層と、第2の界面磁性層と、第2の金属層と、第2の磁性層と、上部電極層と、を持つ。前記第1の磁性層は、前記下部電極上に設けられて第1の金属原子を含む。前記第1の金属層は、前記第1の磁性層上に設けられて前記第1の金属原子を含む。前記第1の界面磁性層は、前記第1の金属層上に設けられる。前記非磁性層は、前記第1の界面磁性層上に設けられる。前記第2の界面磁性層は、前記非磁性層上に設けられる。前記第2の金属層は、前記第2の界面磁性層上に設けられ、第2の金属原子を含む。前記第2の磁性層は、前記第2の金属層上に設けられ、前記第2の金属原子を含む。前記上部電極層は、前記第2の磁性層上に設けられる。前記第1の界面磁性層は、前記非磁性層側と反対側の界面にアモルファス金属層を含む。 (もっと読む)


【課題】高速かつ消費電力が極めて小さい不揮発性メモリを提供する。
【解決手段】不揮発性磁気メモリに、高出力なトンネル磁気抵抗効果素子を装備し、スピントランスファートルクによる書込み方式を適用する。トンネル磁気抵抗効果素子1は、CoとFeとBを含有する体心立方構造の強磁性膜304と、(100)配向した岩塩構造のMgO絶縁膜305と、強磁性膜306とを積層した構造を有する。 (もっと読む)


【課題】安定して動作可能な磁気抵抗効果素子およびその製造方法を提供する。
【解決手段】実施形態の磁気抵抗効果素子は、下部電極と、第1の磁性層と、第1の界面磁性層と、第2の界面磁性層と、第2の磁性層と、上部電極とを持つ。前記第1の磁性層は前記下部電極上に設けられる。前記第1の界面磁性層は、前記第1の磁性層上に設けられる。前記非磁性層は、前記第1の界面磁性層上に設けられる。前記第2の磁性層は前記第2の界面磁性層上に設けられる。前記上部電極は、前記第2の磁性層上に設けられる。前記第1および第2の磁性層は、それぞれ磁化記憶層および磁化参照層の一方および他方である。前記上部電極は、貴金属と遷移元素もしくは希土類元素の合金層もしくは混合物層、または導電性酸化物層を含む。 (もっと読む)


【課題】磁気抵抗効果素子間の磁気的な干渉作用を遮断し、安定した動作を可能にし、且つ、容易に製造することができる半導体記憶装置を提供する。
【解決手段】本発明の実施形態にかかる半導体記憶装置は、半導体基板上にマトリックス状に配列した複数の磁気抵抗効果素子を有し、各磁気抵抗効果素子は、半導体基板上に形成された第1の磁性層と、第1の磁性層上に形成された非磁性層と、非磁性層上に形成された第2の磁性層とからなる積層構造を有し、隣り合う各磁気抵抗効果素子の間には、金属、又は、磁性体材料が分散された絶縁膜が埋め込まれている。 (もっと読む)


【課題】センサ積層体と、シールドと、第1のシールド安定化構造とを含む装置を提供する。
【解決手段】装置は、センサ積層体(92,122,162,202,262)と、センサ積層体の対向する側に位置決めされる第1および第2のシールド(94,96;124,126;164,166;204,206;264,266)と、第1のシールド(94,124,164,204,264)に隣接し、第1のシールドにバイアス磁界を印加する第1のシールド安定化構造(102,132,172,212,268)とを含む。第2のシールド安定化構造(186,234)は、第2のシールド(164,204)に隣接して位置決めすることができる。 (もっと読む)


【課題】磁気記録素子のMR比の向上を図る。
【解決手段】実施形態に係わる磁気記録素子は、磁化が可変で磁化容易軸方向が膜面に垂直となる方向の磁気記録層11と、磁化が膜面に垂直となる方向に固定される磁気固着層12と、磁気記録層11と磁気固着層12との間の非磁性バリア層13と、磁気記録層11と非磁性バリア層13との間の挿入層14とを備える。挿入層14は、軟磁性材料、ホイスラー合金、ハーフメタル酸化物、及び、ハーフメタル窒化物のうちの1つを含む。 (もっと読む)


【課題】書き込み電流を低減させたまま、リテンション、特に固定磁化層の大きなリテンションを十分に確保することができ、熱的に安定な動作を可能とする信頼性の高い磁気抵抗素子を実現する。
【解決手段】MTJ10は、下部磁性層1と上部磁性層3とでトンネルバリア層2を挟持し、上部磁性層3上にキャップ層4が形成されてなり、下部磁性層1は、トンネルバリア層2と接するCoFeBからなる第1自由層1aと、第1自由層1aに接するTaからなる挿入層1bと、挿入層1bに接するRuからなるスペーサ層1cと、スペーサ層1cに接するCoPtからなる第2自由層1dとを有して構成される。 (もっと読む)


【課題】
ハードバイアスのシード構造を有する磁気センサを提供する。
【解決手段】
データ密度増加させるため縮小したギャップ間隔を提供する新規なハードバイアス構造を有する磁気センサ。本磁気センサは、磁気シールド上で形成される第1および第2の側面を備えるセンサ積層体を含む。薄い絶縁体層は、センサ積層体の側面上および最下部シールド上に形成される。Cu−Oを含む下地層は、絶縁体層上に形成され、ハードバイアス層は下地層上に形成される。下地層にCu−Oを使用することにより、下地層をより薄くすることができつつ、その上方に形成されるハードバイアス層中でも優れた磁気特性を維持することを可能にする。下地層の膜厚縮小により、ギャップ間隔(最上部および最下部磁気シールド間の間隔)が縮小され、そのことは次にデータ密度の増加を提供する。 (もっと読む)


【課題】半導体装置の製造において基板の金属汚染を抑える。
【解決手段】半導体素子が設けられた基板の、半導体素子形成面とは反対側の裏面および端部に保護膜を形成する工程と、前記半導体素子形成面に設けられた金属含有膜を加工する工程と、前記金属含有膜の加工後に前記保護膜を除去する工程と、を含む半導体装置の製造方法。 (もっと読む)


【課題】記憶素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保しつつ、ユニットセルのレイアウト面積が従来よりも小さい半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、半導体基板と、半導体基板に形成されたアクティブエリアを備える。複数のセルトランジスタがアクティブエリアに形成されている。第1のビット線および第2のビット線は、互いに対をなす。複数のワード線は第1および第2のビット線と交差する。複数の記憶素子の一端がセルトランジスタのソースまたはドレインに電気的に接続され、他端が第1または第2のビット線に接続されている。第1および第2のビット線は、両方とも同一のアクティブエリアに対して記憶素子を介して接続されている。 (もっと読む)


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