【課題】デュアル機能を有する不揮発性半導体メモリセルは、基板、第１ゲート、第２ゲート、第３ゲート、電荷蓄積層、第１拡散領域、第２拡散領域及び第３拡散領域を有する。
【解決手段】第２ゲート及び第３ゲートは、デュアル機能のワンタイムプログラミング機能に対応する第１電圧及びデュアル機能のマルチタイムプログラミング機能に対応する第２電圧を受けるために用いられる。第１拡散領域は、ワンタイムプログラミング機能に対応する第３電圧及びマルチタイムプログラミング機能に対応する第４電圧を受けるために用いられる。第２拡散領域は、マルチタイムプログラミング機能に対応する第５電圧を受けるために用いられる。 （もっと読む）

【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを保存する半導体メモリ装置を提供する。
【解決手段】書き込みトランジスタのドレインと読み出しトランジスタのゲート、および、前記ドレインとキャパシタの一方の電極を接続した記憶セルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースおよび読み出しトランジスタのソースをビット線に、読み出しトランジスタのドレインを読み出しワード線に接続する。ここで、書き込みトランジスタと読み出しトランジスタの導電型を異なるものとする。集積度を高めるために、バイアス線を他行の読み出しワード線で代用したり、記憶セルを直列に接続し、ＮＡＮＤ構造とし、読み出しワード線と書き込みワード線を共用してもよい。 （もっと読む）

【課題】緻密で高耐圧な絶縁膜を提供することを目的とする。
【解決手段】基板上に半導体膜を有し、半導体膜上に第１の絶縁膜を有し、第１の絶縁膜上に導電膜を有し、導電膜上に第２の絶縁膜を有し、第１の絶縁膜は、第２の絶縁膜よりも緻密であり、第１の絶縁膜は、珪素と、酸素と、窒素とを有する。第１の絶縁膜は、希ガスを有し、その膜厚は、１ｎｍ以上１００ｎｍ以下である。このような第１の絶縁膜はゲート絶縁膜として機能させる。 （もっと読む）

【課題】バッテリレス電子タイマに適用される半導体デバイス、及びその動作方法とアプリケーション回路を提供する。
【解決手段】半導体デバイス６００は、第１導電型半導体基板と、ゲート誘電層と、フローティングゲート６０６と、第２導電型ウェル６０８と、第１導電型ウェル６１０と、第２導電型ソース拡散層６１２と、第２導電型ドレイン拡散層６１４と、第２導電型制御ゲート拡散層６１６と、を含む。制御ゲート拡散層６１６、ソース拡散層６１２及びドレイン６１４の間の漏れ電流が二重のウェル領域上に印加されるバイアスを調節することにより減少される。 （もっと読む）

【課題】半導体装置の駆動方法を提供する。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ、該トランジスタと異なる半導体材料を用いた読み出し用のトランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。メモリセルへの書き込みは、書き込み用トランジスタをオン状態として、書き込み用トランジスタのソース電極と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態として、ノードに所定量の電位を保持させることで行う。メモリセルの読み出しは、ビット線にプリチャージ電位を供給した後ビット線への電位の供給を止め、ビット線の電位がプリチャージ電位に保たれるか、または電位が下がるか、により行う。 （もっと読む）

【課題】短時間の電源停止により消費電力を抑えることができ、電源再開時において誤動作を引き起こすことなく初期化することのできる信号処理装置の記憶回路の提供を目的の一つとする。
【解決手段】記憶回路に電源が供給されない間は、揮発性記憶部に記憶していたデータ信号を、不揮発性記憶部に保持する。不揮発性記憶部では、オフ電流が極めて小さいトランジスタを用いることによって、容量素子に保持されたデータ信号は長期間にわたり保持する。こうして、不揮発性記憶部は電源の供給が停止した間も論理状態を保持する。また電源停止時に容量素子で保持されたデータ信号は、電源再開時にはリセット回路を導通状態とすることで、誤動作を引き起こすことのない電位にする。 （もっと読む）

【課題】データの読み出し速度を向上する。
【解決手段】半導体記憶装置１は、メモリセルアレー１ａと、コラム線１ｂと、第１および第２のデータ線１ｄ，１ｅと、データの読み出し時には、コラム線１ｂに第１および第２のデータ線１ｄ，１ｅの一方を選択して接続し、データの書き込み時には、コラム線１ｂに第１および第２のデータ線１ｄ，１ｅを接続するスイッチ１ｃと、第１および第２のデータ線１ｄ，１ｅに接続された読み出し回路１ｆと、第１および第２のデータ線１ｄ，１ｅに接続された書き込み回路１ｇと、を有する。 （もっと読む）

【課題】酸化物半導体層を含むトランジスタを有する不揮発性メモリにおいて、保持された情報を容易に消去できる不揮発性メモリを提供する。
【解決手段】第１のトランジスタ及び第２のトランジスタを有するメモリセルを有し、第１のトランジスタは第１のチャネル、第１のゲート電極、第１のソース電極及び第１のドレイン電極を有し、第２のトランジスタは酸化物半導体からなる第２のチャネル、第２のゲート電極、第２のソース電極及び第２のドレイン電極を有し、第２のソース電極及び第２のドレイン電極の一方は第１のゲート電極と電気的に接続され、メモリセルへの情報の書き込み及び消去は、第２のソース電極及び第２のドレイン電極の一方と、第１のゲート電極との間のノードの電位を高くすることにより情報が書き込まれ、第２のチャネルに紫外線を照射して、ノードの電位を低くすることにより情報が消去される不揮発性メモリによって解決する。 （もっと読む）

【課題】選択用トランジスタのゲート電極と記憶用トランジスタのゲート電極との間の耐圧を確保し、かつ閾値電圧の変動が抑制されたＭＯＮＯＳ型メモリセルを提供する。
【解決手段】主表面ＳＢＳを有する半導体基板ＳＵＢと、主表面ＳＢＳ上に形成された第１のゲート電極ＣＧと、主表面ＳＢＳ上において第１のゲート電極ＣＧと隣接するように形成された第２のゲート電極ＭＧと、第２のゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、第１のゲート電極ＣＧと第２のゲート電極ＭＧとに挟まれた領域に連なるように延びる第１の絶縁膜ＯＮＯとを備える半導体装置である。上記第２のゲート電極ＭＧの最上面ＭＧＳは第１のゲート電極ＣＧの最上面ＣＧＳより低くなっている。上記第２のゲート電極ＭＧの最上面ＭＧＳは主表面ＳＢＳに沿うように形成されている。 （もっと読む）

【課題】自動的に処理レシピを変更することにより製造歩留を向上させることができる半導体メモリの製造方法及び製造装置を提供する。
【解決手段】計算部が、第２酸化膜厚、第１酸化膜厚、ゲート電極幅、アクティブ領域幅とを含む測定値を受け取り、半導体メモリのセル部の予測電流値を算出する工程（Ｓ３）と、プロセス処理実行部が、予測電流値が基準電流値以下であると判断されたときに第１処理レシピを選択し、予測電流値が基準電流値より大きいと判断されたときに第２処理レシピを選択し、第１及び第２処理レシピのうちの選択された処理レシピに従って浮遊ゲート電極の側壁を覆うＳＷを形成する工程（Ｓ４，Ｓ５，Ｓ６）とを有し、第２処理レシピに従って形成されたＳＷの第１方向の膜厚である第２のＳＷ膜厚が、第１処理レシピに従って形成されたＳＤの第１方向の膜厚である第１のＳＷ膜厚よりも大きい。 （もっと読む）

【課題】新たな構成の不揮発性の記憶回路を用いた信号処理回路を提供する。
【解決手段】酸化物半導体を用いて形成されたトランジスタと、該トランジスタのソース電極またはドレイン電極の一方と接続された容量素子を用いて、不揮発性の記憶回路を構成する。記憶回路に予めハイレベル電位を書き込んでおき、退避させるデータがハイレベル電位の場合は、そのままの状態を維持し、退避させるデータがローレベル電位の場合は、ローレベル電位を記憶回路に書き込むことで、書き込み速度を向上させた信号処理回路を実現できる。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路の提供する。
【解決手段】入力された信号の位相を反転させて出力する論理素子を２つ（第１の位相反転素子及び第２の位相反転素子）と、第１の選択トランジスタと、第２の選択トランジスタと、を有する記憶素子であって、酸化物半導体層にチャネルが形成されるトランジスタと容量素子との組を２つ（第１のトランジスタと第１の容量素子との組、及び第２のトランジスタと第２の容量素子との組）有する。そして、信号処理回路が有する記憶装置に上記記憶素子を用いる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に上記記憶素子を用いる。 （もっと読む）

【目的】幅寸法が異なるワード線に対する書き込み電圧の設定の適正化を図ることが可能な半導体装置の製造方法を提供することを目的とする。
【構成】実施形態の半導体装置の製造方法は、線幅の異なる複数のワード線の組が繰り返し配置された半導体記憶装置における全ページのそれぞれの書き込み電圧を取得する工程と、すべての組における前記複数のワード線のうちの第１のワード線に対応するページの書き込み電圧の第１の平均値を演算する工程と、すべての組における前記複数のワード線のうちの、前記第１のワード線と隣り合う第２のワード線に対応するページの書き込み電圧の第２の平均値を演算する工程と、各組の第１のワード線に対応するページに対する書き込み電圧を前記第１の平均値に設定し、各組の第２のワード線に対応するページに対する書き込み電圧を前記第２の平均値に設定する工程と、を備えた。 （もっと読む）

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化す
ることを目的の一とする。
【解決手段】第１の絶縁膜を形成し、第１の絶縁膜に酸素ドープ処理を行って、第１の絶
縁膜に酸素原子を供給し、第１の絶縁膜上に、ソース電極およびドレイン電極、ならびに
、ソース電極およびドレイン電極と電気的に接続する酸化物半導体膜を形成し、酸化物半
導体膜に熱処理を行って、酸化物半導体膜中の水素原子を除去し、水素原子が除去された
酸化物半導体膜上に、第２の絶縁膜を形成し、第２の絶縁膜上の酸化物半導体膜と重畳す
る領域にゲート電極を形成する半導体装置の作製方法である。 （もっと読む）

【課題】ＦＥＴの駆動力性能や遮断性能などを向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備える。前記半導体素子は、前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、前記絶縁膜の上方に配置されるゲート電極と、前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有する。 （もっと読む）

【課題】誤書込みを抑制した不揮発性半導体記憶装置を提供する。
【解決手段】制御回路は、書込み動作時、複数のビット線中の書込み禁止ビット線の電圧を第１電圧まで上げた後、書込み禁止ビット線をフローティング状態とする。続いて、制御回路は、書込み禁止ビット線以外の書込みビット線の電圧を第２電圧まで上げ、これに伴うカップリングにより書込み禁止ビット線の電圧を上げる。これにより、制御回路は、書込み禁止ビット線に対応するメモリストリング内のメモリトランジスタに対して書込み動作を禁止する。一方、制御回路は、書込みビット線に対応するメモリストリング内のメモリトランジスタに対して書込み動作を実行する。 （もっと読む）

【課題】積層型の半導体記憶装置のパフォーマンスを向上させる。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、半導体基板に沿って二次元配列してなるメモリセルアレイと、メモリセルアレイの各メモリユニットの端部に接続される複数のビット線とを備える。複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士がメモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列される。 （もっと読む）

【課題】消去動作の実行単位を小さくすると共に正確な読出動作を実現可能な不揮発性半導体記憶装置を提供する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、複数のメモリストリング、複数のメモリブロック、複数のソース線、及び制御回路を有する。複数のメモリストリングは、積層された複数のメモリトランジスタを含む。複数のメモリブロックは、複数のメモリストリングを含む。複数のソース線は、複数のメモリストリングそれぞれに接続される。制御回路は、複数のソース線に供給する信号を制御する。複数のメモリストリングは、各々、半導体層、電荷蓄積層、及び導電層を有する。制御回路は、メモリトランジスタに対する動作の種類に基づいて、複数のソース線を電気的に共通接続するか否かを切り替える。 （もっと読む）

【課題】ＤＨＦ処理後に実施されるＨＰＭ処理またはＡＰＭ処理を、良好に行うことができる半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、槽内で、シリコン基板を含むウエハを希フッ酸処理する工程と、槽内に水を導入して、槽内から希フッ酸を排出する工程と、槽内から希フッ酸が排出された後、温水の導入時点が、Ｈ_２Ｏ_２の導入時点と同時かＨ_２Ｏ_２の導入時点よりも遅くなるように、槽内に、Ｈ_２Ｏ_２と、上記水よりも温度の高い温水とを導入する工程とを有する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、配線数を削減することによって高集積化が図られた半導体装置を提供することを目的とする。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、書き込み用のワード線と読み出し用のワード線を共通化し、かつ書き込み用のビット線と読み出し用のビット線を共通化することにより配線数を削減し、単位面積あたりの記憶容量を増加させる。 （もっと読む）