【課題】データを一時的に待避させるための周辺回路を用いることなくオフ状態とすることが可能であり、かつ、装置の電源がオフ状態になっても記憶されたデータが消失しない、消費電力の低減された半導体装置および、当該半導体装置を用いた記憶装置を提供する。
【解決手段】半導体装置の保持回路に、オフ電流を十分に小さくすることができる酸化物半導体材料を用いて半導体層（少なくともチャネル形成領域）を形成したトランジスタを用いる。また、保持回路に蓄えられた記憶データと、外部から入力される参照データの比較処理を行う必要がない比較回路を、強制的に非活性状態とするスイッチング素子を備える構成とする。 （もっと読む）

【課題】新規のラッチ回路を提供すること。
【解決手段】ラッチ回路は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタ１０を有し、出力端子（Ｑ端子）並びにトランジスタ１０のソース及びドレインの一方に電気的に接続され、且つトランジスタ１０がオフ状態となることによって浮遊状態となるノード１１においてデータを保持する。なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。 （もっと読む）

【課題】特定のトランジスタのゲートの電位に応じて記憶情報の判別が行われる半導体装置において、当該トランジスタのしきい値電圧のばらつきの低減と、長期間に渡る情報の保持とを両立することで情報の保持特性に優れる半導体装置を提供すること。
【解決手段】チャネル領域が酸化物半導体によって形成されるトランジスタのソース又はドレインのみに電気的に接続されるノードにおいて電荷の保持（情報の記憶）を行う。なお、当該ノードにソース又はドレインが電気的に接続されるトランジスタは、複数であってもよい。また、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。 （もっと読む）

【課題】新たな構成の不揮発性の記憶素子、それを用いた信号処理回路を提供する。
【解決手段】第１の回路と第２の回路とを有し、第１の回路は第１のトランジスタと第２のトランジスタとを有し、第２の回路は第３のトランジスタと第４のトランジスタとを有する。第１の信号に対応する信号電位は、オン状態とした第１のトランジスタを介して第２のトランジスタのゲートに入力され、第２の信号に対応する信号電位は、オン状態とした第３のトランジスタを介して第４のトランジスタのゲートに入力される。その後、第１のトランジスタ及び第３のトランジスタをオフ状態とする。第２のトランジスタの状態と第４のトランジスタの状態との両方を用いて、第１の信号を読み出す。第１のトランジスタ及び第３のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタとする。 （もっと読む）

【課題】電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を低減させることにより集積度を向上させ、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより一層増大させるとともに、製造プロセスに起因するセル特性のばらつきが抑制された半導体記憶装置を提供する。
【解決手段】半導体基板と、少なくとも１つの島状半導体層１１０、該島状半導体層１１０の側壁の周囲の全部又は一部に形成された電荷蓄積層５１３及び制御ゲート５２３から構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、前記メモリセルの島状半導体層１１０が不純物拡散層により前記半導体基板から電気的に絶縁されてなる。 （もっと読む）

【課題】ゲインセルとして知られている２つのトランジスタと１つのキャパシタよりなるメモリセルを改良する。
【解決手段】キャパシタの一方の電極をビット線に接続し、他方の電極を書き込みトランジスタのドレインに接続する。また、書き込みトランジスタのソースは、ソース線に接続される。この結果、例えば、キャパシタとしてスタック型キャパシタを採用する場合には、キャパシタの電極の一方をビット線の一部とすることができる。ソース線の電位と書き込みビット線の電位を設定することで、特定の書き込みトランジスタのみをオンとし、１つのメモリセルだけを書き換えることもできる。 （もっと読む）

【課題】複数のメモリストリングのうち特定のメモリストリングに対して選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。制御回路は、選択したビット線に第１電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を実行する一方、非選択としたビット線に第２電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を禁止する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のチャネル形成領域と、第１のゲート電極と、第１のソース領域およびドレイン領域と、を有する第１のトランジスタと、少なくとも第１のソース領域またはドレイン領域の一部と重畳するように設けられた、酸化物半導体材料からなる第２のチャネル形成領域と、第２のソース電極と、第１のゲート電極に電気的に接続される第２のドレイン電極と、第２のゲート電極と、を有する第２のトランジスタと、第１のトランジスタと第２のトランジスタとの間の絶縁層と、を含むメモリセルを有し、第２のトランジスタをオフ状態とすべき期間において、少なくとも第１のソース領域またはドレイン領域に正の電位が与えられるときに第２のゲート電極に負の電位が与えられる半導体装置。 （もっと読む）

【課題】チップ面積を削減することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。電源回路は、電圧を生成するポンプ回路と、ポンプ回路の出力端子に接続され、出力端子の電圧値が所定の値を下回った場合にポンプ回路へ制御信号を出力するリミッタ回路と、出力端子に一端が接続され、出力端子の電圧を調整するように構成されたキャパシタと、キャパシタの他端に接続され、制御信号に基づき所定の電流値の定電流を用いてキャパシタを充電するブースト回路と、ブースト回路の充電動作を停止させるスイッチとを備える。キャパシタは、メモリセルアレイの直下に設けられる。 （もっと読む）

【課題】高性能な乱数を生成することができ、予測困難性を向上できる半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、複数のメモリセルＭＣが配置されるメモリセルアレイ１１と、乱数（Random number）を発生させる乱数発生回路１６と、メモリセルアレイ１１および乱数発生回路１６を制御するコントローラ１９とを少なくとも具備する。乱数発生回路１６は、生成した制御パラメータ（Read voltage parameter）によりメモリセルＭＣを読み出した結果にもとづく乱数パラメータ（PRESET）を生成する乱数制御回路１６２と、乱数パラメータ（PRESET）をシード値として用いて乱数（Random number）を発生させる擬似乱数生成回路１６１とを備える。 （もっと読む）

【課題】短チャネル効果を抑制しつつ微細化を達成した半導体装置およびその作製方法を提供することを目的の一とする。
【解決手段】絶縁層にトレンチを形成し、トレンチの上端コーナー部と接する酸化物半導体膜に不純物を添加し、ソース領域およびドレイン領域を形成する。上記構造にすることで微細化することが可能である。また、トレンチを有することで、ソース電極層とドレイン電極層との距離を狭くしても該トレンチの深さを適宜設定することで、短チャネル効果を抑制することができる。 （もっと読む）

【課題】
バイト、ページおよびブロックで書き込むことができる新単体式複合型不揮発メモリを提供する。
【解決手段】
不揮発メモリアレイは、シングルトランジスタフラッシュメモリセルおよびダブルトランジスタＥＥＰＲＯＭメモリセルを備え、同じ基板上に整合することができ、該不揮発メモリセルは低いカップリング係数の浮遊ゲートを備えて、メモリセル体積を減少でき、該浮遊ゲートをトンネル絶縁層の上に配置し、該浮遊ゲートは該ソース領域の辺縁および該ドレイン領域の辺縁に揃って、且つ該ソース領域辺縁および該ドレイン領域辺縁の幅に画定される幅を備え、該浮遊ゲートと該制御ゲートは５０％より小さい相対的に小さなカップリング係数を備えて、該不揮発メモリセルを縮小できるようにし、該不揮発メモリセルのプログラムはチャネル熱電子方式で達成し、消去は高電圧でＦＮトンネル方式で達成する。 （もっと読む）

【課題】微細化による信頼性低下が小さい半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板上に浮遊ゲートと制御ゲートを有する複数の電気的書き換え可能な不揮発性メモリセルを備えたＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、不揮発性メモリセルの互いのソース領域及びドレイン領域を共有し、不揮発性メモリセルが直列接続されている。不揮発性メモリセルのソース領域及びドレイン領域は、シリサイドを用いて形成される。 （もっと読む）

【課題】半導体装置の電気的性能および信頼性を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧは、金属膜６ａと金属膜６ａ上のシリコン膜６ｂとの積層膜で形成されたメタルゲート電極であり、金属膜６ａの上端部には、金属膜６ａの一部が酸化することで金属酸化物部分１７が形成されている。スプリットゲート型の不揮発性メモリの制御ゲート電極は、金属膜４ａと金属膜４ａ上のシリコン膜６ｂとの積層膜で形成されたメタルゲート電極である。 （もっと読む）

【課題】不揮発性メモリおよび容量素子を有する半導体装置の性能を向上させる。
【解決手段】同一の半導体基板１上に、不揮発性メモリのメモリセルＭＣと容量素子とが形成されている。メモリセルＭＣは、半導体基板の上部に絶縁膜３を介して形成された制御ゲート電極ＣＧと、半導体基板１の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧと、メモリゲート電極ＭＧと半導体基板１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されて内部に電荷蓄積部を有する絶縁膜５とを有している。容量素子は、制御ゲート電極ＣＧと同層のシリコン膜で形成された下部電極と、絶縁膜５と同層の絶縁膜で形成された容量絶縁膜と、メモリゲート電極ＭＧと同層のシリコン膜で形成された上部電極とを有している。そして、上部電極の不純物濃度は、メモリゲート電極ＭＧの不純物濃度よりも高くなっている。 （もっと読む）

【課題】フラッシュメモリの動作速度及び耐久性を向上させる技術の提供。
【解決手段】メモリが、行及び列を含むメモリセルのアレイを有している。該メモリは、アレイ内の単数又は複数のワード線上の第１の離隔位置のセットに第１のバイアス電圧を印加するとともに、単数又は複数のワード線上の第２の離隔位置のセットに第１のバイアス電圧とは異なる第２のバイアス電圧を印加する、ワード線に結合された回路部を有し、第１の離隔位置のセットにおける位置は、第２の離隔位置のセットの位置の間に介在しており、それにより、第１の離隔位置のセットにおける位置と第２の離隔位置のセットにおける位置との間に、単数又は複数のワード線の加熱をもたらす電流の流れが誘導される。 （もっと読む）

【課題】
誘電体電荷トラップメモリの動作速度及び／又は耐久性を向上させる技術を提供する。
【解決手段】
メモリデバイスは、ワードライン及びビットラインを含む誘電体電荷トラップ構造メモリセルのアレイを含む。該アレイに、読み出し、プログラム及び消去の動作を制御するように構成された制御回路が結合される。コントローラは、該アレイのメモリセル内の誘電体電荷トラップ構造を熱アニールする支援回路を備えるように構成される。熱アニールのための熱を誘起するために、ワードラインドライバ及び前記ワードライン終端回路を用いて、ワードラインに電流を誘起することができる。熱アニールは、サイクルダメージからの回復のために、通常動作とインターリーブされて適用されることが可能である。また、熱アニールは、消去のようなミッション機能中に適用されることもでき、それにより該機能の性能を向上させ得る。 （もっと読む）

【課題】高い信頼性で書き込み・消去・読み出しが可能な低コストの半導体不揮発性記憶装置およびその製造方法を提供する。
【解決手段】実施形態の半導体不揮発性記憶装置は、基体Ｓと、第１の電極２と、機能膜１０と、第２の電極５０と、を持つ。前記第１の電極２は、前記基体Ｓ上に設けられる。前記機能膜１０は、前記第１の電極２上に成膜されて記憶媒体をなす。前記第２の電極５０は、上面に凸の曲面を有するように、前記機能膜１０上または前記機能膜１０内に設けられる。 （もっと読む）

【課題】省電力化かつ高速での書き込み処理が可能なメモリの多値化に適した半導体装置およびベリファイ処理を提供する。
【解決手段】半導体装置に用いるメモリセルを、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する構成とし、書き込み回路を用いてデータバッファのデータをメモリセルに書き込む前に、予め各々のメモリセルの有するしきい値ばらつきを調べ、データバッファのデータに対して当該しきい値ばらつきを補正したデータが各々のメモリセルに書き込む。 （もっと読む）

【課題】 ＢｉＣＳメモリのような積層型メモリの書き込み動作を高速化することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】 積層型のメモリセル構造を有する不揮発性半導体記憶装置であって、半導体基板上に、複数のメモリセルを積層してなるストリングを複数個配置したメモリセルアレイ１１と、メモリセルアレイ１１の任意のストリングをサンプルストリングとして選択し、該選択したサンプルストリングに対してデータの書き込みを行う回路１２，１４，１６，３０と、サンプルストリングの各メモリセルに対する書き込み回数をレイヤー毎に保持する書き込み回数記憶部３１と、記憶部３１に記憶されたレイヤー毎の書き込みパルス数を同一レイヤーの他のストリングのメモリセルの書き込み電圧の初期値に反映させる回路３３とを備えている。 （もっと読む）