半導体装置
【課題】特定のトランジスタのゲートの電位に応じて記憶情報の判別が行われる半導体装置において、当該トランジスタのしきい値電圧のばらつきの低減と、長期間に渡る情報の保持とを両立することで情報の保持特性に優れる半導体装置を提供すること。
【解決手段】チャネル領域が酸化物半導体によって形成されるトランジスタのソース又はドレインのみに電気的に接続されるノードにおいて電荷の保持（情報の記憶）を行う。なお、当該ノードにソース又はドレインが電気的に接続されるトランジスタは、複数であってもよい。また、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。
【解決手段】チャネル領域が酸化物半導体によって形成されるトランジスタのソース又はドレインのみに電気的に接続されるノードにおいて電荷の保持（情報の記憶）を行う。なお、当該ノードにソース又はドレインが電気的に接続されるトランジスタは、複数であってもよい。また、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその駆動方法に関する。特に、情報の記憶を行う半導体装置及びその駆動方法に関する。なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁膜が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、電力が供給されない状況でも記憶内容の保持が可能で、且つ書き込み回数にも制限が無い、新たな構造の半導体装置が開発されている。当該半導体装置は、オフ状態における電流値を著しく低減することが可能な、チャネル領域が酸化物半導体によって形成されるトランジスタを活用した半導体装置である。具体的には、当該半導体装置においては、トランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷を保持（情報を記憶）する。そして、トランジスタをオフ状態とすることで、当該ノードに保持された電荷（記憶された情報）を長期にわたって保持することが可能な半導体装置である。
【００１１】
ところで、シリコンによってチャネル領域が形成されるトランジスタのしきい値電圧（Ｖｔｈ）は、以下に示す式によって表すことが可能である。なお、式中において、φＭＳはフラットバンド電圧であり、φＦは真性半導体とのフェルミレベル差であり、ＴＯＸはゲート絶縁膜の膜厚であり、εＯＸはゲート絶縁膜の誘電率であり、Ｑｂ０は空乏層中の固定電荷であり、Ｑｓｓはゲート絶縁膜とシリコン界面中の不純物や欠陥に起因する電荷である。
【００１２】
【数１】
【００１３】
上式より、シリコンによってチャネル領域が形成されるトランジスタのしきい値電圧（Ｖｔｈ）は、ゲート絶縁膜を薄膜化する（ＴＯＸの値を小さくする）ことで正の方向にシフトすることが分かる。ここで、作製工程時におけるゲート絶縁膜の膜厚のばらつきが膜厚に依存する場合（膜厚のばらつきがＴＯＸ±αＴＯＸ（０＜α＜１）で表現できる場合）、ゲート絶縁膜の薄膜化によりゲート絶縁膜の膜厚のばらつきを低減することができる。つまり、この場合、ゲート絶縁膜の薄膜化によってしきい値電圧のばらつきを低減することができる。なお、これはシリコンによってチャネル領域が形成されるトランジスタに限定されず、他の半導体によってチャネル領域が形成されるトランジスタにも適用されると考えられる。
【００１４】
ただし、ゲート絶縁膜を薄膜化することにより、ゲートリーク電流が増加するという問題がある。特に、上述した半導体装置において、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方と、ゲート絶縁膜が薄膜化されたトランジスタのゲートとが電気的に接続されたノードで電荷の保持（情報の記憶）を行う場合、ゲートリーク電流によって電荷の保持（情報の記憶）が困難になるという問題がある。
【００１５】
そこで、本発明の一態様は、特定のトランジスタのゲートの電位に応じて記憶情報の判別が行われる半導体装置において、当該トランジスタのしきい値電圧のばらつきの低減と、長期間に渡る情報の保持とを両立することで情報の保持特性に優れる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上述した課題は、チャネル領域が酸化物半導体によって形成されるトランジスタのソース又はドレインのみに電気的に接続されるノードにおいて電荷の保持（情報の記憶）を行うことで解決することが可能である。なお、当該ノードにソース又はドレインが電気的に接続されるトランジスタは、複数であってもよい。また、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低いことを特徴とする。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。
【００１７】
加えて、当該酸化物半導体は、電子供与体（ドナー）となり得る水分または水素などの不純物濃度が低減されたｉ型（真性半導体）又はｉ型に限りなく近い酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）であることが好ましい。具体的には、当該酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による水素濃度の測定値が、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、より好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下である。また、ホール効果測定により測定できる当該酸化物半導体のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【００１８】
ここで、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行う水素濃度の分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００１９】
なお、用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００２０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００２１】
例えば、酸化物半導体として、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系の材料、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料、及びＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物半導体は、シリコンを含んでいてもよい。
【００２２】
また、酸化物半導体として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ｆｅ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を指す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００２３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料やその組成の近傍の酸化物を用いるとよい。
【００２４】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００２５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００２６】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００２７】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００２８】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００２９】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００３０】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００３１】
【数２】
【００３２】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００３３】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系の材料の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００３４】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料はＩＴＺＯと呼ぶことができる）、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとなる酸化物ターゲットを用いる。
【発明の効果】
【００３５】
本発明の一態様の半導体装置は、チャネル領域が酸化物半導体によって形成されるトランジスタのソース又はドレインのみに電気的に接続されるノードにおいて電荷の保持（情報の記憶）を行うことが可能である。そのため、当該ノードにおいては、ゲートリーク電流に起因した電荷の流出が存在しない。これにより、特定のトランジスタのゲートの電位に応じて記憶情報の判別が行われる半導体装置において当該トランジスタのゲートリーク電流に起因して情報が消失する場合であっても、当該ノードから当該トランジスタのゲートに電荷を補充することで情報を復元することが可能である。その結果、当該半導体装置において、当該トランジスタのしきい値電圧のばらつきの低減と、長期間に渡る情報の保持とを両立することができる。すなわち、情報の保持特性に優れる半導体装置を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】半導体装置の構成例を示す回路図（Ａ）、動作例を示す図（Ｂ）。
【図２】（Ａ）〜（Ｈ）トランジスタの作製方法の一例を示す図。
【図３】（Ａ）〜（Ｃ）トランジスタのオフ電流の測定方法を説明するための図。
【図４】（Ａ）、（Ｂ）トランジスタの特性を示す図。
【図５】トランジスタの特性を示す図。
【図６】トランジスタの特性を示す図。
【図７】トランジスタの特性を示す図。
【図８】トランジスタの特性を示す図。
【図９】半導体装置のレイアウトの具体例を示す上面図（Ａ）、断面図（Ｂ）。
【図１０】半導体装置の変形例を示す回路図。
【図１１】半導体装置の変形例を示す回路図（Ａ）、動作例を示す図（Ｂ）。
【図１２】半導体装置のレイアウトの変形例を示す上面図（Ａ）、断面図（Ｂ）。
【図１３】（Ａ）〜（Ｅ）酸化物材料の結晶構造を説明する図。
【図１４】（Ａ）〜（Ｃ）酸化物材料の結晶構造を説明する図。
【図１５】（Ａ）〜（Ｃ）酸化物材料の結晶構造を説明する図。
【図１６】計算によって得られた移動度のゲート電圧依存性を説明する図である。
【図１７】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１８】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１９】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２０】（Ａ）、（Ｂ）計算に用いたトランジスタの断面構造を説明する図。
【図２１】（Ａ）〜（Ｃ）トランジスタの特性を示す図。
【図２２】（Ａ）、（Ｂ）トランジスタの特性を示す図。
【図２３】（Ａ）、（Ｂ）トランジスタの特性を示す図。
【図２４】トランジスタの特性を示す図。
【図２５】（Ａ）、（Ｂ）トランジスタの特性を示す図。
【図２６】酸化物材料のＸＲＤスペクトルを示す図。
【図２７】トランジスタの特性を示す図。
【図２８】半導体装置の断面図（Ｂ）および平面図（Ａ）。
【図２９】半導体装置の断面図（Ｂ）および平面図（Ａ）。
【発明を実施するための形態】
【００３７】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３８】
（実施の形態１）
まず、本発明の一態様の半導体装置について図１を参照して説明する。
【００３９】
＜半導体装置の構成例＞
図１（Ａ）は、情報の保持を行うことが可能な半導体装置の構成例を示す回路図である。図１（Ａ）に示す半導体装置は、酸化物半導体（図１（Ａ）中、「ＯＳ」と付記する）によってチャネル領域が形成されるトランジスタ１０、１１と、トランジスタ１２、１３と、容量素子１４と、信号線２０、２１と、ビット線２２と、データ線２３と、ワード線２４と、固定電位線２５を有する。なお、トランジスタ１２、１３としては、酸化物半導体によってチャネル領域が形成されるトランジスタのみならずシリコンなどの他の半導体によってチャネル領域が形成されるトランジスタを適用することも可能である。また、ここでは、トランジスタ１０〜１３は、ｎチャネル型のトランジスタであることとする。
【００４０】
具体的には、トランジスタ１０は、ゲートが信号線２１に電気的に接続され、ソース及びドレインの一方がデータ線２３に電気的に接続される。トランジスタ１１は、ゲートが信号線２０に電気的に接続され、ソース及びドレインの一方がトランジスタ１０のソース及びドレインの他方に電気的に接続される。トランジスタ１２は、ゲートがワード線２４に電気的に接続され、ソース及びドレインの一方がビット線２２に電気的に接続される。トランジスタ１３は、ゲートがトランジスタ１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がトランジスタ１２のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が固定電位線２５に電気的に接続される。容量素子１４は、一方の電極がトランジスタ１０のソース及びドレインの他方並びにトランジスタ１１のソース及びドレインの一方に電気的に接続され、他方の電極が固定電位線２５に電気的に接続される。
【００４１】
なお、図１（Ａ）では、トランジスタ１０のソース及びドレインの他方、トランジスタ１１のソース及びドレインの一方、並びに容量素子１４の一方の電極が電気的に接続するノードをノードａとし、トランジスタ１１のソース及びドレインの他方並びにトランジスタ１３のゲートが電気的に接続するノードをノードｂとしている。
【００４２】
図１（Ａ）に示す半導体装置では、１ビットの情報を保持することが可能である。具体的には、図１（Ａ）に示す半導体装置では、ノードｂの電位を所望の値に制御することでトランジスタ１３の状態（オン状態又はオフ状態）を制御することが可能である。そのため、トランジスタ１３の状態を判別することで当該半導体装置が保持する情報を判別することが可能である。なお、当該情報の判別は、トランジスタ１２がオン状態にある期間において、ビット線を介してトランジスタ１３のソース及びドレインの一方に電気的に接続される抵抗素子を設け、該抵抗素子と、トランジスタ１３との抵抗分圧を利用するなどの方法によって行うことが可能である。
【００４３】
図１（Ｂ）は、図１（Ａ）に示した半導体装置に対する情報の書き込み及び読み出しを行う際の動作例を示す図である。具体的には、図１（Ｂ）は、当該動作における信号線２０、２１、ビット線２２、データ線２３、ワード線２４、及び固定電位線２５、並びにノードａ、ｂの電位を示す図である。なお、ここでは、固定電位線２５は、ロウレベルの電位を供給する配線であることとする。
【００４４】
図１（Ｂ）に示す動作例においては、書き込み期間Ｔ１において、信号線２０、２１及びデータ線２３にハイレベルの電位が供給される。これにより、トランジスタ１０、１１がオン状態となり、ノードａ、ｂの電位がハイレベルの電位に上昇する。なお、書き込み期間Ｔ１におけるワード線２４の電位は、ロウレベルの電位である。
【００４５】
保持期間Ｔ２において、信号線２０、２１にロウレベルの電位が供給される。これにより、トランジスタ１０、１１がオフ状態となる。このとき、ノードｂの電位は、トランジスタ１３のゲートリーク電流が生じることに起因して徐々に下降する。他方、当該保持期間Ｔ２においても酸化物半導体によってチャネル領域が形成されるトランジスタ１０、１１がオフ状態になることによって浮遊状態となるノードａの電位は、ほとんど下降しない。なお、保持期間Ｔ２におけるワード線２４の電位は、ロウレベルの電位である。
【００４６】
リフレッシュ期間Ｔ３において、信号線２０にハイレベルの電位が供給される。これにより、トランジスタ１１がオン状態となる。そのため、ノードａ及びノードｂが電気的に接続され、両者の電位が等しくなる。具体的には、ノードａからノードｂに対して電荷の補充が行われる。これにより、仮に、保持期間Ｔ２においてノードｂの電位がトランジスタ１３をオン状態とするのに必要な電位未満まで下降したとしても、当該リフレッシュ期間Ｔ３においてノードｂの電位をトランジスタ１３がオン状態となるのに必要な電位以上とすることが可能である。なお、リフレッシュ期間Ｔ３における信号線２１及びワード線２４の電位は、ロウレベルの電位である。
【００４７】
読み出し期間Ｔ４において、ワード線２４にハイレベルの電位が供給される。これにより、トランジスタ１２がオン状態となる。そのため、ビット線２２と、トランジスタ１３のソース及びドレインの一方とが電気的に接続される。この時、上述したようにビット線を介してトランジスタ１３のソース及びドレインの一方に電気的に接続される抵抗素子を設け、該抵抗素子と、トランジスタ１３との抵抗分圧を利用するなどの方法によって当該半導体装置において保持された情報の判別を行うことが可能である。なお、読み出し期間Ｔ４における信号線２０、２１の電位は、ロウレベルの電位である。
【００４８】
以上のとおり、本発明の一態様に係る半導体装置においては、トランジスタ１３のゲートリーク電流に起因して情報が消失する場合であっても、ノードａからノードｂに電荷を補充することで当該情報を復元することが可能である。
【００４９】
＜酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流＞
ここで、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流（リーク電流）を測定した結果について示す。
【００５０】
まず、上記測定に用いたトランジスタの作製方法について図２を参照して説明する。
【００５１】
始めに、ガラス基板５０上に膜厚１００ｎｍの窒化シリコン層及び膜厚１５０ｎｍの酸化窒化シリコン層の積層からなる下地層５１をＣＶＤ法により形成した（図２（Ａ）参照）。
【００５２】
次いで、下地層５１上に膜厚１００ｎｍのタングステン層をスパッタ法により形成した。さらに、当該タングステン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層５２を形成した（図２（Ｂ）参照）。
【００５３】
次いで、下地層５１上及びゲート層５２上に膜厚１００ｎｍの酸化窒化シリコン層からなるゲート絶縁膜５３をＣＶＤ法により形成した（図２（Ｃ）参照）。
【００５４】
次いで、ゲート絶縁膜５３上に膜厚２５ｎｍの酸化物半導体層をスパッタ法により形成した。なお、当該酸化物半導体層の形成には、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ］の金属酸化物ターゲットを用いた。また、当該酸化物半導体層の形成は、基板温度を２００℃、チャンバー内圧を０．６Ｐａ、直流電源を５ｋＷ、酸素及びアルゴンの混合雰囲気（酸素流量５０ｓｃｃｍ、アルゴン流量５０ｓｃｃｍ）という条件において行っている。さらに、当該酸化物半導体層をフォトリソグラフィ法を用いて選択的にエッチングすることで酸化物半導体層５４を形成した（図２（Ｄ）参照）。
【００５５】
次いで、窒素及び酸素の混合雰囲気（窒素８０％、酸素２０％）下で４５０℃、１時間の熱処理を行った。
【００５６】
次いで、フォトリソグラフィ法を用いてゲート絶縁膜５３を選択的にエッチングした（図示しない）。なお、当該エッチング工程は、ゲート層５２と、後に形成される導電層とのコンタクトホールを形成するための工程である。
【００５７】
次いで、ゲート絶縁膜５３及び酸化物半導体層５４上に膜厚１００ｎｍのチタン層、膜厚２００ｎｍのアルミニウム層、及び膜厚１００ｎｍのチタン層の積層をスパッタ法により形成した。さらに、当該積層をフォトリソグラフィ法を用いて選択的にエッチングすることでソース層５５ａ及びドレイン層５５ｂを形成した（図２（Ｅ）参照）。
【００５８】
次いで、窒素雰囲気下で３００℃、１時間の熱処理を行った。
【００５９】
次いで、ゲート絶縁膜５３、酸化物半導体層５４、ソース層５５ａ、及びドレイン層５５ｂ上に膜厚３００ｎｍの酸化シリコン層からなる保護絶縁層５６を形成した。さらに、保護絶縁層５６をフォトリソグラフィ法を用いて選択的にエッチングした（図２（Ｆ）参照）。なお、当該エッチング工程は、ゲート層、ソース層、及びドレイン層と、後に形成される導電層とのコンタクトホールを形成するための工程である。
【００６０】
次いで、保護絶縁層５６上に膜厚１．５μｍのアクリル層を塗布し、該アクリル層を選択的に露光することによって平坦化絶縁層５７を形成した（図２（Ｇ）参照）。さらに、窒素雰囲気下で２５０℃、１時間の熱処理を行うことで、アクリル層からなる平坦化絶縁層５７を焼き固めた。
【００６１】
次いで、平坦化絶縁層５７上に膜厚２００ｎｍのチタン層をスパッタ法により形成した。さらに、当該チタン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層５２に接続する導電層（図示しない）、ソース層５５ａに接続する導電層５８ａ、及びドレイン層５５ｂに接続する導電層５８ｂを形成した（図２（Ｈ）参照）。
【００６２】
次いで、窒素雰囲気下で２５０℃、１時間の熱処理を行った。
【００６３】
以上の工程によって、上記測定に用いたトランジスタを作製した。
【００６４】
さらに、上記測定に用いた特性評価用回路によるオフ電流の値の算出方法について以下に説明する。
【００６５】
特性評価用回路による電流測定について、図３を用いて説明する。図３は、特性評価用回路を説明するための図である。
【００６６】
まず、特性評価用回路の回路構成について図３（Ａ）を用いて説明する。図３（Ａ）は、特性評価用回路の回路構成を示す回路図である。
【００６７】
図３（Ａ）に示す特性評価用回路は、複数の測定系８０１を備える。複数の測定系８０１は、互いに並列に接続される。ここでは、８個の測定系８０１が並列に接続される構成とする。複数の測定系８０１を用いることにより、同時に複数の測定を行うことができる。
【００６８】
測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、トランジスタ８１４と、トランジスタ８１５と、を含む。
【００６９】
トランジスタ８１１、トランジスタ８１２、トランジスタ８１４、及びトランジスタ８１５は、ｎチャネル型の電界効果トランジスタである。
【００７０】
トランジスタ８１１のソース及びドレインの一方には、電圧Ｖ１が入力され、トランジスタ８１１のゲートには、電圧Ｖｅｘｔ＿ａが入力される。トランジスタ８１１は、電荷注入用のトランジスタである。
【００７１】
トランジスタ８１２のソース及びドレインの一方は、トランジスタ８１１のソース及びドレインの他方に接続され、トランジスタ８１２のソース及びドレインの他方には、電圧Ｖ２が入力され、トランジスタ８１２のゲートには、電圧Ｖｅｘｔ＿ｂが入力される。トランジスタ８１２は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。
【００７２】
容量素子８１３の一方の電極は、トランジスタ８１１のソース及びドレインの他方に接続され、容量素子８１３の他方の電極には、電圧Ｖ２が入力される。なお、ここでは、電圧Ｖ２は、０Ｖである。
【００７３】
トランジスタ８１４のソース及びドレインの一方には、電圧Ｖ３が入力され、トランジスタ８１４のゲートは、トランジスタ８１１のソース及びドレインの他方に接続される。なお、トランジスタ８１４のゲートと、トランジスタ８１１のソース及びドレインの他方、トランジスタ８１２のソース及びドレインの一方、並びに容量素子８１３の一方の電極との接続箇所をノードＡともいう。なお、ここでは、電圧Ｖ３は、５Ｖである。
【００７４】
トランジスタ８１５のソース及びドレインの一方は、トランジスタ８１４のソース及びドレインの他方に接続され、トランジスタ８１５のソース及びドレインの他方には、電圧Ｖ４が入力され、トランジスタ８１５のゲートには、電圧Ｖｅｘｔ＿ｃが入力される。なお、ここでは、電圧Ｖｅｘｔ＿ｃは、０．５Ｖである。
【００７５】
さらに、測定系８０１は、トランジスタ８１４のソース及びドレインの他方と、トランジスタ８１５のソース及びドレインの一方との接続箇所の電圧を出力電圧Ｖｏｕｔとして出力する。
【００７６】
ここでは、トランジスタ８１１として、図２を用いて説明した作製方法によって形成される、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍのトランジスタを用いる。
【００７７】
また、トランジスタ８１４及びトランジスタ８１５として、図２を用いて説明した作製方法によって形成される、チャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍのトランジスタを用いる。
【００７８】
なお、少なくともトランジスタ８１２は、図３（Ｂ）に示すようにゲート層５２及びソース層５５ａと、ゲート層５２及びドレイン層５５ｂとが重畳せず、幅１μｍのオフセット領域を有する。当該オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ８１２としては、チャネル長Ｌ及びチャネル幅Ｗの異なる６つのトランジスタのサンプル（ＳＭＰともいう）を用いる（表１参照）。
【００７９】
【表１】
【００８０】
図３（Ａ）に示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。
【００８１】
また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Ｗを、電荷注入用のトランジスタのチャネル幅Ｗよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、チャネル領域の電荷の一部がノードＡに流れ込むことによるノードＡの電圧変動の影響もない。
【００８２】
次に、図３（Ａ）に示す特性評価回路のリーク電流測定方法について、図３（Ｃ）を用いて説明する。図３（Ｃ）は、図３（Ａ）に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。
【００８３】
図３（Ａ）に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。
【００８４】
書き込み期間では、電圧Ｖｅｘｔ＿ｂとして、トランジスタ８１２がオフ状態となるような電圧ＶＬ（−３Ｖ）を入力する。また、電圧Ｖ１として、書き込み電圧Ｖｗを入力した後、電圧Ｖｅｘｔ＿ａとして、一定期間トランジスタ８１１がオン状態となるような電圧ＶＨ（５Ｖ）を入力する。これによって、ノードＡに電荷が蓄積され、ノードＡの電圧は、書き込み電圧Ｖｗと同等の値になる。その後、電圧Ｖｅｘｔ＿ａとして、トランジスタ８１１がオフ状態となるような電圧ＶＬを入力する。その後、電圧Ｖ１として、電圧ＶＳＳ（０Ｖ）を入力する。
【００８５】
また、保持期間では、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ８１２のソースとドレインとの間を流れる電流値を算出することができる。以上により、ノードＡの電荷の蓄積とノードＡの電圧の変化量の測定とを行うことができる。
【００８６】
このとき、ノードＡの電荷の蓄積及びノードＡの電圧の変化量の測定（蓄積及び測定動作ともいう）を繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行う。第１の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして５Ｖの電圧を入力し、保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第２の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして３．５Ｖの電圧を入力し、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第３の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして４．５Ｖの電圧を入力し、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。
【００８７】
一般に、ノードＡの電圧ＶＡは、出力電圧Ｖｏｕｔの関数として式（１）のように表される。
【００８８】
【数３】
【００８９】
また、ノードＡの電荷ＱＡは、ノードＡの電圧ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、式（２）のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８１３の容量と容量素子８１３以外の容量成分の和である。
【００９０】
【数４】
【００９１】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは、式（３）のように表される。
【００９２】
【数５】
【００９３】
なお、ここでは、Δｔを約５４０００ｓｅｃとする。このように、ノードＡに接続される容量ＣＡと、出力電圧Ｖｏｕｔから、リーク電流であるノードＡの電流ＩＡを求めることができるため、特性評価回路のリーク電流を求めることができる。
【００９４】
次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値について、図４を用いて説明する。
【００９５】
図４（Ａ）に、ＳＭＰ４、ＳＭＰ５、及びＳＭＰ６におけるトランジスタの上記測定（第１の蓄積及び測定動作）に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔとの関係を示し、図４（Ｂ）に、上記測定に係る経過時間Ｔｉｍｅと、該測定によって算出された電流ＩＡとの関係を示す。測定開始後から出力電圧Ｖｏｕｔが変動しており、定常状態に到るためには１０時間以上必要であることがわかる。
【００９６】
また、図５に、上記測定により得られた値から見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図５では、例えばＳＭＰ４において、ノードＡの電圧が３．０Ｖの場合、リーク電流は２８ｙＡ／μｍである。リーク電流にはトランジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μｍ以下とみなすことができる。
【００９７】
また、図６乃至図８に、８５℃、１２５℃、及び１５０℃における上記測定により見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図６乃至図８に示すように、１５０℃の場合であっても、リーク電流は、１００ｚＡ／μｍ以下であることがわかる。
【００９８】
以上のように、酸化物半導体によってチャネル領域が形成されるトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。
【００９９】
＜レイアウトの具体例＞
次いで、図１（Ａ）に示した半導体装置のレイアウトの具体例について図９を参照して説明する。
【０１００】
図９（Ａ）は、図１（Ａ）に示した半導体装置のレイアウトの具体例を示す上面図であり、図９（Ｂ）は、図９（Ａ）のＡ−Ｂ線及びＣ−Ｄ線における断面図を示す図である。
【０１０１】
図９（Ａ）、（Ｂ）に示す半導体装置は、絶縁層６０１を介して基板６０３上に設けられた単結晶シリコンによってチャネル領域が形成されるトランジスタ１２、１３と、トランジスタ１２、１３を覆う絶縁層６２７上に設けられた酸化物半導体によってチャネル領域が形成されるトランジスタ１０、１１と、容量素子１４とを有する。
【０１０２】
具体的には、トランジスタ１０は、絶縁層６２７上に設けられる導電層６２８ｅ、６２８ｆと、絶縁層６２７、導電層６２８ｆの一端、及び導電層６２８ｅの一端上に設けられる酸化物半導体層６３０ｂと、導電層６２８ｅ、６２８ｆ及び酸化物半導体層６３０ｂ上に設けられる絶縁層６２９と、絶縁層６２９を介して酸化物半導体層６３０ｂ上に設けられる導電層６３１ｂとを含む。なお、トランジスタ１０において、導電層６３１ｂは、ゲートとして機能し、絶縁層６２９は、ゲート絶縁膜として機能し、導電層６２８ｅ、６２８ｆのそれぞれは、ソース又はドレインとして機能する。
【０１０３】
同様に、トランジスタ１１は、絶縁層６２７上に設けられる導電層６２８ｄ、６２８ｅと、絶縁層６２７、導電層６２８ｄの一端、及び導電層６２８ｅの他端上に設けられる酸化物半導体層６３０ａと、導電層６２８ｄ、６２８ｅ及び酸化物半導体層６３０ａ上に設けられる絶縁層６２９と、絶縁層６２９を介して酸化物半導体層６３０ａ上に設けられる導電層６３１ａとを含む。なお、トランジスタ１１において、導電層６３１ａは、ゲートとして機能し、絶縁層６２９は、ゲート絶縁膜として機能し、導電層６２８ｄ、６２８ｅのそれぞれは、ソース又はドレインとして機能する。
【０１０４】
また、トランジスタ１２は、絶縁層６０１上に設けられる単結晶シリコン層を母体とする一対の高濃度不純物領域６１８ａ、６１８ｂ、一対の低濃度不純物領域６１９ａ、６１９ｂ、及びチャネル領域６２０ａと、一対の低濃度不純物領域６１９ａ、６１９ｂ及びチャネル領域６２０ａ上に設けられる絶縁層６１３ａと、絶縁層６１３ａを介してチャネル領域６２０ａ上に設けられる導電層６１４ａと、絶縁層６１３ａを介して一対の低濃度不純物領域６１９ａ、６１９ｂ上に設けられるサイドウォール６１７ａ、６１７ｂと、一対の高濃度不純物領域６１８ａ、６１８ｂに電気的に接続された一対の導電層６２８ａ、６２８ｂとを含む。なお、トランジスタ１２において、導電層６１４ａは、ゲートとして機能し、絶縁層６１３ａは、ゲート絶縁膜として機能し、導電層６２８ａ、６２８ｂのそれぞれは、ソース又はドレインとして機能する。
【０１０５】
同様に、トランジスタ１３は、絶縁層６０１上に設けられる単結晶シリコン層を母体とする一対の高濃度不純物領域６１８ｃ、６１８ｄ、一対の低濃度不純物領域６１９ｃ、６１９ｄ、及びチャネル領域６２０ｂと、一対の低濃度不純物領域６１９ｃ、６１９ｄ及びチャネル領域６２０ｂ上に設けられる絶縁層６１３ｂと、絶縁層６１３ｂを介してチャネル領域６２０ｂ上に設けられる導電層６１４ｂと、絶縁層６１３ｂを介して一対の低濃度不純物領域６１９ｃ、６１９ｄ上に設けられるサイドウォール６１７ｃ、６１７ｄと、一対の高濃度不純物領域６１８ｃ、６１８ｄに電気的に接続された一対の導電層６２８ｂ、６２８ｃとを含む。なお、トランジスタ１３において、導電層６１４ｂは、ゲートとして機能し、絶縁層６１３ｂは、ゲート絶縁膜として機能し、導電層６２８ｂ、６２８ｃのそれぞれは、ソース又はドレインとして機能する。
【０１０６】
また、容量素子１４は、単結晶シリコンを母体とする高濃度不純物領域６１８ｅと、高濃度不純物領域６１８ｅ上に設けられた絶縁層６２６及び絶縁層６２７と、絶縁層６２７上に設けられた導電層６２８ｅとを含む。なお、容量素子１４において、導電層６２８ｅは、一方の電極として機能し、絶縁層６２６及び絶縁層６２７は、誘電体として機能し、高濃度不純物領域６１８ｅは、他方の電極として機能する。
【０１０７】
なお、図１（Ａ）に示した半導体装置を設計する場合、容量素子１４の一方の電極が電気的に接続するノードａの電位の下降が、少なくともトランジスタ１３のゲートが電気的に接続するノードｂの電位の下降よりも抑制される必要がある。その点を考慮し、図９に示す容量素子１４においては、トランジスタ１２、１３のゲート絶縁膜として機能する絶縁層６２６に加えて絶縁層６２７を誘電体として利用している。すなわち、容量素子１４の誘電体としてトランジスタ１３のゲート絶縁膜に加えて他の絶縁層を適用することで、容量素子１４の一対の電極間に生じるリーク電流に起因したノードａの電位の下降を、トランジスタ１３におけるゲートリーク電流に起因したノードｂの電位の下降よりも抑制することが可能である。
【０１０８】
なお、導電層６２８ｆは、絶縁層６２９及び絶縁層６３２に設けられたコンタクトホールにおいてデータ線２３として機能する導電層２３０に接続されている。また、導電層６３１ｂは、絶縁層６３２に設けられたコンタクトホールにおいて信号線２１として機能する導電層２１０に接続されている。また、導電層６３１ａは、絶縁層６３２に設けられたコンタクトホールにおいて信号線２０として機能する導電層２００に接続されている。また、高濃度不純物領域６１８ｅは、絶縁層６２６及び絶縁層６２７に設けられたコンタクトホールにおいて固定電位線２５として機能する導電層２５０に接続されている。
【０１０９】
また、導電層６２８ａは、ビット線２２として機能する導電層２２０の一部である。また、導電層６１４ａは、ワード線２４として機能する導電層２４０の一部である。また、導電層６２８ｃは、固定電位線２５として機能する導電層２５０の一部である。
【０１１０】
また、基板６０３上に単結晶シリコン層を形成する方法としては、スマートカット（登録商標）に代表されるＵＮＩＢＯＮＤ（登録商標）、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）（登録商標）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などを用いることができる。
【０１１１】
＜変形例＞
上述した半導体装置は、本発明の一態様であり、当該半導体装置と異なる点を有する半導体装置も本発明には含まれる。
【０１１２】
例えば、当該半導体装置として、図１０に示す構成を有する半導体装置を適用することが可能である。端的に述べると、図１０に示す半導体装置は、図１（Ａ）に示す半導体装置においてトランジスタ１２とトランジスタ１３を置換した半導体装置である。具体的に述べると、図１０に示す半導体装置においては、トランジスタ１３のソース及びドレインの一方がビット線２２に電気的に接続される点、トランジスタ１２のソース及びドレインの一方がトランジスタ１３のソース及びドレインの他方に電気的に接続される点、並びにトランジスタ１２のソース及びドレインの他方が固定電位線２５に電気的に接続される点が図１（Ａ）に示す半導体装置と異なる。
【０１１３】
なお、図１０に示す半導体装置は、図１（Ｂ）に示す動作例と同じ動作を行うことが可能である。
【０１１４】
また、当該半導体装置として、図１１（Ａ）に示す構成を有する半導体装置を適用することも可能である。端的に述べると、図１１（Ａ）に示す半導体装置は、図１（Ａ）に示す半導体装置においてトランジスタ１２を削除した半導体装置である。具体的に述べると、図１１（Ａ）に示す半導体装置においては、トランジスタ１３のソース及びドレインの一方がビット線２２に電気的に接続される点並びに容量素子１４の他方の電極がワード線２４に電気的に接続される点が図１（Ａ）に示す半導体装置と異なる。図１１（Ａ）に示す半導体装置は、トランジスタ数を低減することができるため好ましい。
【０１１５】
ただし、図１１（Ａ）に示す半導体装置は、図１（Ａ）及び図１０に示した半導体装置とは、動作が異なる。図１１（Ｂ）は、図１１（Ａ）に示す半導体装置の動作例を示す図である。図１１（Ｂ）に示す動作例は、読み出し期間Ｔ４における動作が図１（Ｂ）に示す動作例と異なる。具体的には、読み出し期間Ｔ４において信号線２０の電位がハイレベルの電位を維持する。これにより、容量素子１４を介した容量結合により、ノードａ及びノードｂの電位がさらに上昇することになる。このとき、トランジスタ１３がオン状態となり、当該半導体装置において保持された情報の判別を行うことが可能である。
【０１１６】
ここで、図１１（Ａ）に示す半導体装置は、図１１（Ｂ）に示す動作例における読み出し期間Ｔ４においてのみトランジスタ１３がオン状態となるように設計する必要がある。換言すると、図１１（Ｂ）に示す動作例における書き込み期間Ｔ１において、ノードｂの電位はハイレベルの電位に上昇するが、当該電位でもトランジスタ１３がオフ状態を維持する必要がある。加えて、書き込み期間Ｔ１においてノードｂの電位がロウレベルの電位のままであっても読み出し期間Ｔ４において容量素子１４を介した容量結合によりノードｂの電位は上昇するが、当該電位でもトランジスタ１３がオフ状態を維持する必要がある。すなわち、トランジスタ１３のしきい値電圧は、データ線２３に供給される電位の最大値と固定電位線２５の電位との電位差、及び、ワード線２４に供給される電位の最大値と最小値との電位差のそれぞれよりも高く、且つ、当該２つの電位差の和よりも低くなる必要がある。
【０１１７】
また、図９（Ａ）、（Ｂ）においては、単結晶シリコンによってチャネル領域が形成されるトランジスタ及び酸化物半導体によってチャネル領域が形成されるトランジスタの双方を用いて半導体装置を構成するレイアウトの具体例について示したが、当該半導体装置は、酸化物半導体によってチャネル領域が形成されるトランジスタのみによって構成することも可能である。そのような半導体装置のレイアウトの具体例について図１２（Ａ）、（Ｂ）を参照して説明する。
【０１１８】
図１２（Ａ）は、図１（Ａ）に示した半導体装置のレイアウトの具体例を示す上面図であり、図１２（Ｂ）は、図１２（Ａ）のＥ−Ｆ線及びＧ−Ｈ線における断面図を示す図である。
【０１１９】
図１２（Ａ）、（Ｂ）に示す半導体装置は、基板７０３上に設けられた酸化物半導体によってチャネル領域が形成されるトランジスタ１０〜１３と、容量素子１４とを有する。
【０１２０】
具体的には、トランジスタ１０は、基板７０３上に設けられる導電層７２８ａ、７２８ｂと、基板７０３、導電層７２８ａの一端、及び導電層７２８ｂの一端上に設けられる酸化物半導体層７３０ａと、導電層７２８ａ、７２８ｂ及び酸化物半導体層７３０ａ上に設けられる絶縁層７２９と、絶縁層７２９を介して酸化物半導体層７３０ａ上に設けられる導電層７３１ａとを含む。なお、トランジスタ１０において、導電層７３１ａは、ゲートとして機能し、絶縁層７２９は、ゲート絶縁膜として機能し、導電層７２８ａ、７２８ｂのそれぞれは、ソース又はドレインとして機能する。
【０１２１】
また、トランジスタ１１は、基板７０３上に設けられる導電層７２８ｂ、７２８ｃと、基板７０３、導電層７２８ｂの他端、及び導電層７２８ｃの一端上に設けられる酸化物半導体層７３０ｂと、導電層７２８ｂ、７２８ｃ及び酸化物半導体層７３０ｂ上に設けられる絶縁層７２９と、絶縁層７２９を介して酸化物半導体層７３０ｂ上に設けられる導電層７３１ｂとを含む。なお、トランジスタ１１において、導電層７３１ｂは、ゲートとして機能し、絶縁層７２９は、ゲート絶縁膜として機能し、導電層７２８ｂ、７２８ｃのそれぞれは、ソース又はドレインとして機能する。
【０１２２】
また、トランジスタ１２は、基板７０３上に設けられる導電層７２８ｄ、７２８ｅと、基板７０３、導電層７２８ｄの一端、及び導電層７２８ｅの一端上に設けられる酸化物半導体層７３０ｃと、導電層７２８ｄ、７２８ｅ及び酸化物半導体層７３０ｃ上に設けられる絶縁層７２９と、絶縁層７２９を介して酸化物半導体層７３０ｃ上に設けられる導電層７３１ｃとを含む。なお、トランジスタ１２において、導電層７３１ｃは、ゲートとして機能し、絶縁層７２９は、ゲート絶縁膜として機能し、導電層７２８ｄ、７２８ｅのそれぞれは、ソース又はドレインとして機能する。
【０１２３】
また、トランジスタ１３は、基板７０３上に設けられる導電層７２８ｅ、７２８ｆと、基板７０３、導電層７２８ｅの他端、及び導電層７２８ｆの一端上に設けられる酸化物半導体層７３０ｄと、導電層７２８ｅ、７２８ｆ及び酸化物半導体層７３０ｄ上に設けられる絶縁層７２９と、絶縁層７２９を介して酸化物半導体層７３０ｄ上に設けられる導電層７３１ｄとを含む。なお、トランジスタ１３において、導電層７３１ｄは、ゲートとして機能し、絶縁層７２９は、ゲート絶縁膜として機能し、導電層７２８ｅ、７２８ｆのそれぞれは、ソース又はドレインとして機能する。
【０１２４】
また、容量素子１４は、導電層７２８ｂと、導電層７２８ｂ上に設けられた絶縁層７２９及び絶縁層７３２と、絶縁層７３２上に設けられた固定電位線２５として機能する導電層２５１の一部とを含む。なお、容量素子１４において、導電層７２８ｂは、一方の電極として機能し、絶縁層７２９及び絶縁層７３２は、誘電体として機能し、導電層２５１の一部は、他方の電極として機能する。
【０１２５】
なお、図１（Ａ）に示した半導体装置を設計する場合、容量素子１４の一方の電極が電気的に接続するノードａの電位の下降が、少なくともトランジスタ１３のゲートが電気的に接続するノードｂの電位の下降よりも抑制される必要がある。その点を考慮し、図１２に示す容量素子１４においては、トランジスタ１０〜１３のゲート絶縁膜として機能する絶縁層７２９に加えて絶縁層７３２を誘電体として利用している。すなわち、容量素子１４の誘電体としてトランジスタ１３のゲート絶縁膜に加えて他の絶縁層を適用することで、容量素子１４の一対の電極間に生じるリーク電流に起因したノードａの電位の下降を、トランジスタ１３におけるゲートリーク電流に起因したノードｂの電位の下降よりも抑制することが可能である。
【０１２６】
なお、導電層７２８ａは、絶縁層７２９及び絶縁層７３２に設けられたコンタクトホールにおいてデータ線２３として機能する導電層２３１に接続されている。また、導電層７３１ａは、絶縁層７３２に設けられたコンタクトホールにおいて信号線２１として機能する導電層２１１に接続されている。また、導電層７３１ｂは、絶縁層７３２に設けられたコンタクトホールにおいて信号線２０として機能する導電層２０１に接続されている。また、導電層７２８ｃは、絶縁層７２９に設けられたコンタクトホールにおいて導電層７３１ｄに接続されている。また、導電層７２８ｄは、絶縁層７２９及び絶縁層７３２に設けられたコンタクトホールにおいてビット線２２として機能する導電層２２１に接続されている。また、導電層７２８ｆは、絶縁層７２９及び絶縁層７３２に設けられたコンタクトホールにおいて固定電位線２５として機能する導電層２５１に接続されている。
【０１２７】
図１２に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタによって半導体装置を構成することで、作製工程の低減によるコストの低減及び歩留まりの向上が図れる。
【０１２８】
（実施の形態２）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）ｃ軸配向を有した結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
【０１２９】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０１３０】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１３１】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０１３２】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１３３】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０１３４】
ＣＡＡＣに含まれる結晶構造の一例について図１３乃至図１５を用いて詳細に説明する。なお、特に断りがない限り、図１３乃至図１５は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
【０１３５】
図１３（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１３（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１３（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１３（Ａ）に示す小グループは電荷が０である。
【０１３６】
図１３（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１３（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１３（Ｂ）に示す構造をとりうる。図１３（Ｂ）に示す小グループは電荷が０である。
【０１３７】
図１３（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１３（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１３（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１３（Ｃ）に示す小グループは電荷が０である。
【０１３８】
図１３（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１３（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１３（Ｄ）に示す小グループは電荷が＋１となる。
【０１３９】
図１３（Ｅ）に、２個のＺｎを含む小グループを示す。図１３（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１３（Ｅ）に示す小グループは電荷が−１となる。
【０１４０】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１４１】
ここで、これらの小グループ同士が結合する規則について説明する。図１３（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１４２】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１４３】
図１４（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１４（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１４４】
図１４（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１４（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１４（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１４５】
図１４（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１４６】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１３（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１４７】
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１４８】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｏ系の材料などを用いた場合も同様である。
【０１４９】
例えば、図１５（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０１５０】
図１５（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１５１】
図１５（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１５（Ｃ）は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１５２】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１５３】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１５（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１５４】
（実施の形態３）
本実施の形態では、トランジスタの電界効果移動度に関して説明する。
【０１５５】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０１５６】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、
【０１５７】
【数６】
【０１５８】
と表現できる。ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、
【０１５９】
【数７】
【０１６０】
と表される。ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、
【０１６１】
【数８】
【０１６２】
である。ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、
【０１６３】
【数９】
【０１６４】
となる。式（Ａ５）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０１６５】
このようにして求めた欠陥密度等をもとに式（Ａ２）および式（Ａ３）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０１６６】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、
【０１６７】
【数１０】
【０１６８】
で表される。ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（Ａ６）の第２項が増加するため、移動度μ１は低下することがわかる。
【０１６９】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１６に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０１７０】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０１７１】
図１６で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０１７２】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１７乃至図１９に示す。なお、計算に用いたトランジスタの断面構造を図２０に示す。図２０に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃを有する。半導体領域１１０３ａおよび半導体領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０１７３】
図２０（Ａ）に示すトランジスタは、下地絶縁層１１０１と、下地絶縁層１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート電極１１０５を有する。ゲート電極１１０５の幅を３３ｎｍとする。
【０１７４】
ゲート電極１１０５と半導体領域１１０３ｂの間には、ゲート絶縁膜１１０４を有し、また、ゲート電極１１０５の両側面には側壁絶縁層１１０６ａおよび側壁絶縁層１１０６ｂ、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配線との短絡を防止するための絶縁層１１０７を有する。側壁絶縁層の幅は５ｎｍとする。また、半導体領域１１０３ａおよび半導体領域１１０３ｃに接して、ソース１１０８ａおよびドレイン１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０１７５】
図２０（Ｂ）に示すトランジスタは、下地絶縁層１１０１と、酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート電極１１０５とゲート絶縁膜１１０４と側壁絶縁層１１０６ａおよび側壁絶縁層１１０６ｂと絶縁層１１０７とソース１１０８ａおよびドレイン１１０８ｂを有する点で図２０（Ａ）に示すトランジスタと同じである。
【０１７６】
図２０（Ａ）に示すトランジスタと図２０（Ｂ）に示すトランジスタの相違点は、側壁絶縁層１１０６ａおよび側壁絶縁層１１０６ｂの下の半導体領域の導電型である。図２０（Ａ）に示すトランジスタでは、側壁絶縁層１１０６ａおよび側壁絶縁層１１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃであるが、図２０（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。すなわち、図２０（Ｂ）に示す半導体層において、半導体領域１１０３ａ（半導体領域１１０３ｃ）とゲート電極１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁層１１０６ａ（側壁絶縁層１１０６ｂ）の幅と同じである。
【０１７７】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１７は、図２０（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０１７８】
図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０１７９】
図１８は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとしたものである。
【０１８０】
また、図１９は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。
【０１８１】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０１８２】
なお、移動度μのピークは、図１７では８０ｃｍ２／Ｖｓ程度であるが、図１８では６０ｃｍ２／Ｖｓ程度、図１９では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０１８３】
（実施の形態４）
本実施の形態では、酸化物半導体としてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体を用いたトランジスタについて説明する。
【０１８４】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０１８５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０１８６】
例えば、図２１（Ａ）乃至図２１（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０１８７】
図２１（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２１（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０１８８】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２１（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０１８９】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０１９０】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０１９１】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２１（Ａ）と図２１（Ｂ）の対比からも確認することができる。
【０１９２】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０１９３】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０１９４】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０１９５】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０１９６】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０１９７】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０１９８】
試料１のプラスＢＴ試験の結果を図２２（Ａ）に、マイナスＢＴ試験の結果を図２２（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２３（Ａ）に、マイナスＢＴ試験の結果を図２３（Ｂ）に示す。
【０１９９】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０２００】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０２０１】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０２０２】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０２０３】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２０４】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０２０５】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０２０６】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０２０７】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２０８】
図２６に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０２０９】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に基板を意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０２１０】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０２１１】
図２７に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２１２】
具体的には、図２７に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０２１３】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０２１４】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０２１５】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０２１６】
図２４に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２５（Ａ）に基板温度としきい値電圧の関係を、図２５（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０２１７】
図２５（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２１８】
また、図２５（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２１９】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【実施例１】
【０２２０】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図２８を用いて説明する。
【０２２１】
図２８は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図２８（Ａ）にトランジスタの上面図を示す。また、図２８（Ｂ）に図２８（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０２２２】
図２８（Ｂ）に示すトランジスタは、基板１２００と、基板１２００上に設けられた下地絶縁膜１２０２と、下地絶縁膜１２０２の周辺に設けられた保護絶縁膜１２０４と、下地絶縁膜１２０２および保護絶縁膜１２０４上に設けられた高抵抗領域１２０６ａおよび低抵抗領域１２０６ｂを有する酸化物半導体膜１２０６と、酸化物半導体膜１２０６上に設けられたゲート絶縁膜１２０８と、ゲート絶縁膜１２０８を介して酸化物半導体膜１２０６と重畳して設けられたゲート電極１２１０と、ゲート電極１２１０の側面と接して設けられた側壁絶縁膜１２１２と、少なくとも低抵抗領域１２０６ｂと接して設けられた一対の電極１２１４と、少なくとも酸化物半導体膜１２０６、ゲート電極１２１０および一対の電極１２１４を覆って設けられた層間絶縁膜１２１６と、層間絶縁膜１２１６に設けられた開口部を介して少なくとも一対の電極１２１４の一方と接続して設けられた配線１２１８と、を有する。
【０２２３】
なお、図示しないが、層間絶縁膜１２１６および配線１２１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１２１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【実施例２】
【０２２４】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０２２５】
図２９は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図２９（Ａ）はトランジスタの上面図である。また、図２９（Ｂ）は図２９（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０２２６】
図２９（Ｂ）に示すトランジスタは、基板１６００と、基板１６００上に設けられた下地絶縁膜１６０２と、下地絶縁膜１６０２上に設けられた酸化物半導体膜１６０６と、酸化物半導体膜１６０６と接する一対の電極１６１４と、酸化物半導体膜１６０６および一対の電極１６１４上に設けられたゲート絶縁膜１６０８と、ゲート絶縁膜１６０８を介して酸化物半導体膜１６０６と重畳して設けられたゲート電極１６１０と、ゲート絶縁膜１６０８およびゲート電極１６１０を覆って設けられた層間絶縁膜１６１６と、層間絶縁膜１６１６に設けられた開口部を介して一対の電極１６１４と接続する配線１６１８と、層間絶縁膜１６１６および配線１６１８を覆って設けられた保護膜１６２０と、を有する。
【０２２７】
基板１６００としてはガラス基板を、下地絶縁膜１６０２としては酸化シリコン膜を、酸化物半導体膜１６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極１６１４としてはタングステン膜を、ゲート絶縁膜１６０８としては酸化シリコン膜を、ゲート電極１６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１６２０としてはポリイミド膜を、それぞれ用いた。
【０２２８】
なお、図２９（Ａ）に示す構造のトランジスタにおいて、ゲート電極１６１０と一対の電極１６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１６０６に対する一対の電極１６１４のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０２２９】
１０ トランジスタ
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ 容量素子
２０ 信号線
２１ 信号線
２２ ビット線
２３ データ線
２４ ワード線
２５ 固定電位線
５０ 基板
５１ 下地層
５２ ゲート層
５３ ゲート絶縁膜
５４ 酸化物半導体層
５５ａ ソース層
５５ｂ ドレイン層
５６ 保護絶縁層
５７ 平坦化絶縁層
５８ａ 導電層
５８ｂ 導電層
２００ 導電層
２０１ 導電層
２１０ 導電層
２１１ 導電層
２２０ 導電層
２２１ 導電層
２３０ 導電層
２３１ 導電層
２４０ 導電層
２４１ 導電層
２５０ 導電層
２５１ 導電層
６０１ 絶縁層
６０３ 基板
６１３ａ 絶縁層
６１３ｂ 絶縁層
６１４ａ 導電層
６１４ｂ 導電層
６１７ａ サイドウォール
６１７ｂ サイドウォール
６１７ｃ サイドウォール
６１７ｄ サイドウォール
６１８ａ 高濃度不純物領域
６１８ｂ 高濃度不純物領域
６１８ｃ 高濃度不純物領域
６１８ｄ 高濃度不純物領域
６１８ｅ 高濃度不純物領域
６１９ａ 低濃度不純物領域
６１９ｂ 低濃度不純物領域
６１９ｃ 低濃度不純物領域
６１９ｄ 低濃度不純物領域
６２０ａ チャネル領域
６２０ｂ チャネル領域
６２６ 絶縁層
６２７ 絶縁層
６２８ａ 導電層
６２８ｂ 導電層
６２８ｃ 導電層
６２８ｄ 導電層
６２８ｅ 導電層
６２８ｆ 導電層
６２９ 絶縁層
６３０ａ 酸化物半導体層
６３０ｂ 酸化物半導体層
６３１ａ 導電層
６３１ｂ 導電層
６３２ 絶縁層
７０３ 基板
７２８ａ 導電層
７２８ｂ 導電層
７２８ｃ 導電層
７２８ｄ 導電層
７２８ｅ 導電層
７２８ｆ 導電層
７２９ 絶縁層
７３０ａ 酸化物半導体層
７３０ｂ 酸化物半導体層
７３０ｃ 酸化物半導体層
７３０ｄ 酸化物半導体層
７３１ａ 導電層
７３１ｂ 導電層
７３１ｃ 導電層
７３１ｄ 導電層
７３２ 絶縁層
８０１ 測定系
８１１ トランジスタ
８１２ トランジスタ
８１３ 容量素子
８１４ トランジスタ
８１５ トランジスタ
１１０１ 下地絶縁層
１１０２ 埋め込み絶縁物
１１０３ａ 半導体領域
１１０３ｂ 半導体領域
１１０３ｃ 半導体領域
１１０４ ゲート絶縁膜
１１０５ ゲート電極
１１０６ａ 側壁絶縁層
１１０６ｂ 側壁絶縁層
１１０７ 絶縁層
１１０８ａ ソース
１１０８ｂ ドレイン
１２００ 基板
１２０２ 下地絶縁膜
１２０４ 保護絶縁膜
１２０６ 酸化物半導体膜
１２０８ ゲート絶縁膜
１２１０ ゲート電極
１２１２ 側壁絶縁膜
１２１４ 電極
１２１６ 層間絶縁膜
１２１８ 配線
１６００ 基板
１６０２ 下地絶縁膜
１６０６ 酸化物半導体膜
１６０８ ゲート絶縁膜
１６１０ ゲート電極
１６１４ 電極
１６１６ 層間絶縁膜
１６１８ 配線
１６２０ 保護膜
【技術分野】
【０００１】
本発明は、半導体装置及びその駆動方法に関する。特に、情報の記憶を行う半導体装置及びその駆動方法に関する。なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁膜が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、電力が供給されない状況でも記憶内容の保持が可能で、且つ書き込み回数にも制限が無い、新たな構造の半導体装置が開発されている。当該半導体装置は、オフ状態における電流値を著しく低減することが可能な、チャネル領域が酸化物半導体によって形成されるトランジスタを活用した半導体装置である。具体的には、当該半導体装置においては、トランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷を保持（情報を記憶）する。そして、トランジスタをオフ状態とすることで、当該ノードに保持された電荷（記憶された情報）を長期にわたって保持することが可能な半導体装置である。
【００１１】
ところで、シリコンによってチャネル領域が形成されるトランジスタのしきい値電圧（Ｖｔｈ）は、以下に示す式によって表すことが可能である。なお、式中において、φＭＳはフラットバンド電圧であり、φＦは真性半導体とのフェルミレベル差であり、ＴＯＸはゲート絶縁膜の膜厚であり、εＯＸはゲート絶縁膜の誘電率であり、Ｑｂ０は空乏層中の固定電荷であり、Ｑｓｓはゲート絶縁膜とシリコン界面中の不純物や欠陥に起因する電荷である。
【００１２】
【数１】
【００１３】
上式より、シリコンによってチャネル領域が形成されるトランジスタのしきい値電圧（Ｖｔｈ）は、ゲート絶縁膜を薄膜化する（ＴＯＸの値を小さくする）ことで正の方向にシフトすることが分かる。ここで、作製工程時におけるゲート絶縁膜の膜厚のばらつきが膜厚に依存する場合（膜厚のばらつきがＴＯＸ±αＴＯＸ（０＜α＜１）で表現できる場合）、ゲート絶縁膜の薄膜化によりゲート絶縁膜の膜厚のばらつきを低減することができる。つまり、この場合、ゲート絶縁膜の薄膜化によってしきい値電圧のばらつきを低減することができる。なお、これはシリコンによってチャネル領域が形成されるトランジスタに限定されず、他の半導体によってチャネル領域が形成されるトランジスタにも適用されると考えられる。
【００１４】
ただし、ゲート絶縁膜を薄膜化することにより、ゲートリーク電流が増加するという問題がある。特に、上述した半導体装置において、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方と、ゲート絶縁膜が薄膜化されたトランジスタのゲートとが電気的に接続されたノードで電荷の保持（情報の記憶）を行う場合、ゲートリーク電流によって電荷の保持（情報の記憶）が困難になるという問題がある。
【００１５】
そこで、本発明の一態様は、特定のトランジスタのゲートの電位に応じて記憶情報の判別が行われる半導体装置において、当該トランジスタのしきい値電圧のばらつきの低減と、長期間に渡る情報の保持とを両立することで情報の保持特性に優れる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上述した課題は、チャネル領域が酸化物半導体によって形成されるトランジスタのソース又はドレインのみに電気的に接続されるノードにおいて電荷の保持（情報の記憶）を行うことで解決することが可能である。なお、当該ノードにソース又はドレインが電気的に接続されるトランジスタは、複数であってもよい。また、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低いことを特徴とする。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。
【００１７】
加えて、当該酸化物半導体は、電子供与体（ドナー）となり得る水分または水素などの不純物濃度が低減されたｉ型（真性半導体）又はｉ型に限りなく近い酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）であることが好ましい。具体的には、当該酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による水素濃度の測定値が、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、より好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下である。また、ホール効果測定により測定できる当該酸化物半導体のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【００１８】
ここで、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行う水素濃度の分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００１９】
なお、用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００２０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００２１】
例えば、酸化物半導体として、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系の材料、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料、及びＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物半導体は、シリコンを含んでいてもよい。
【００２２】
また、酸化物半導体として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ｆｅ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を指す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００２３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料やその組成の近傍の酸化物を用いるとよい。
【００２４】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００２５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００２６】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００２７】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００２８】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００２９】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００３０】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００３１】
【数２】
【００３２】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００３３】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系の材料の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００３４】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料はＩＴＺＯと呼ぶことができる）、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとなる酸化物ターゲットを用いる。
【発明の効果】
【００３５】
本発明の一態様の半導体装置は、チャネル領域が酸化物半導体によって形成されるトランジスタのソース又はドレインのみに電気的に接続されるノードにおいて電荷の保持（情報の記憶）を行うことが可能である。そのため、当該ノードにおいては、ゲートリーク電流に起因した電荷の流出が存在しない。これにより、特定のトランジスタのゲートの電位に応じて記憶情報の判別が行われる半導体装置において当該トランジスタのゲートリーク電流に起因して情報が消失する場合であっても、当該ノードから当該トランジスタのゲートに電荷を補充することで情報を復元することが可能である。その結果、当該半導体装置において、当該トランジスタのしきい値電圧のばらつきの低減と、長期間に渡る情報の保持とを両立することができる。すなわち、情報の保持特性に優れる半導体装置を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】半導体装置の構成例を示す回路図（Ａ）、動作例を示す図（Ｂ）。
【図２】（Ａ）〜（Ｈ）トランジスタの作製方法の一例を示す図。
【図３】（Ａ）〜（Ｃ）トランジスタのオフ電流の測定方法を説明するための図。
【図４】（Ａ）、（Ｂ）トランジスタの特性を示す図。
【図５】トランジスタの特性を示す図。
【図６】トランジスタの特性を示す図。
【図７】トランジスタの特性を示す図。
【図８】トランジスタの特性を示す図。
【図９】半導体装置のレイアウトの具体例を示す上面図（Ａ）、断面図（Ｂ）。
【図１０】半導体装置の変形例を示す回路図。
【図１１】半導体装置の変形例を示す回路図（Ａ）、動作例を示す図（Ｂ）。
【図１２】半導体装置のレイアウトの変形例を示す上面図（Ａ）、断面図（Ｂ）。
【図１３】（Ａ）〜（Ｅ）酸化物材料の結晶構造を説明する図。
【図１４】（Ａ）〜（Ｃ）酸化物材料の結晶構造を説明する図。
【図１５】（Ａ）〜（Ｃ）酸化物材料の結晶構造を説明する図。
【図１６】計算によって得られた移動度のゲート電圧依存性を説明する図である。
【図１７】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１８】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１９】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２０】（Ａ）、（Ｂ）計算に用いたトランジスタの断面構造を説明する図。
【図２１】（Ａ）〜（Ｃ）トランジスタの特性を示す図。
【図２２】（Ａ）、（Ｂ）トランジスタの特性を示す図。
【図２３】（Ａ）、（Ｂ）トランジスタの特性を示す図。
【図２４】トランジスタの特性を示す図。
【図２５】（Ａ）、（Ｂ）トランジスタの特性を示す図。
【図２６】酸化物材料のＸＲＤスペクトルを示す図。
【図２７】トランジスタの特性を示す図。
【図２８】半導体装置の断面図（Ｂ）および平面図（Ａ）。
【図２９】半導体装置の断面図（Ｂ）および平面図（Ａ）。
【発明を実施するための形態】
【００３７】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３８】
（実施の形態１）
まず、本発明の一態様の半導体装置について図１を参照して説明する。
【００３９】
＜半導体装置の構成例＞
図１（Ａ）は、情報の保持を行うことが可能な半導体装置の構成例を示す回路図である。図１（Ａ）に示す半導体装置は、酸化物半導体（図１（Ａ）中、「ＯＳ」と付記する）によってチャネル領域が形成されるトランジスタ１０、１１と、トランジスタ１２、１３と、容量素子１４と、信号線２０、２１と、ビット線２２と、データ線２３と、ワード線２４と、固定電位線２５を有する。なお、トランジスタ１２、１３としては、酸化物半導体によってチャネル領域が形成されるトランジスタのみならずシリコンなどの他の半導体によってチャネル領域が形成されるトランジスタを適用することも可能である。また、ここでは、トランジスタ１０〜１３は、ｎチャネル型のトランジスタであることとする。
【００４０】
具体的には、トランジスタ１０は、ゲートが信号線２１に電気的に接続され、ソース及びドレインの一方がデータ線２３に電気的に接続される。トランジスタ１１は、ゲートが信号線２０に電気的に接続され、ソース及びドレインの一方がトランジスタ１０のソース及びドレインの他方に電気的に接続される。トランジスタ１２は、ゲートがワード線２４に電気的に接続され、ソース及びドレインの一方がビット線２２に電気的に接続される。トランジスタ１３は、ゲートがトランジスタ１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がトランジスタ１２のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が固定電位線２５に電気的に接続される。容量素子１４は、一方の電極がトランジスタ１０のソース及びドレインの他方並びにトランジスタ１１のソース及びドレインの一方に電気的に接続され、他方の電極が固定電位線２５に電気的に接続される。
【００４１】
なお、図１（Ａ）では、トランジスタ１０のソース及びドレインの他方、トランジスタ１１のソース及びドレインの一方、並びに容量素子１４の一方の電極が電気的に接続するノードをノードａとし、トランジスタ１１のソース及びドレインの他方並びにトランジスタ１３のゲートが電気的に接続するノードをノードｂとしている。
【００４２】
図１（Ａ）に示す半導体装置では、１ビットの情報を保持することが可能である。具体的には、図１（Ａ）に示す半導体装置では、ノードｂの電位を所望の値に制御することでトランジスタ１３の状態（オン状態又はオフ状態）を制御することが可能である。そのため、トランジスタ１３の状態を判別することで当該半導体装置が保持する情報を判別することが可能である。なお、当該情報の判別は、トランジスタ１２がオン状態にある期間において、ビット線を介してトランジスタ１３のソース及びドレインの一方に電気的に接続される抵抗素子を設け、該抵抗素子と、トランジスタ１３との抵抗分圧を利用するなどの方法によって行うことが可能である。
【００４３】
図１（Ｂ）は、図１（Ａ）に示した半導体装置に対する情報の書き込み及び読み出しを行う際の動作例を示す図である。具体的には、図１（Ｂ）は、当該動作における信号線２０、２１、ビット線２２、データ線２３、ワード線２４、及び固定電位線２５、並びにノードａ、ｂの電位を示す図である。なお、ここでは、固定電位線２５は、ロウレベルの電位を供給する配線であることとする。
【００４４】
図１（Ｂ）に示す動作例においては、書き込み期間Ｔ１において、信号線２０、２１及びデータ線２３にハイレベルの電位が供給される。これにより、トランジスタ１０、１１がオン状態となり、ノードａ、ｂの電位がハイレベルの電位に上昇する。なお、書き込み期間Ｔ１におけるワード線２４の電位は、ロウレベルの電位である。
【００４５】
保持期間Ｔ２において、信号線２０、２１にロウレベルの電位が供給される。これにより、トランジスタ１０、１１がオフ状態となる。このとき、ノードｂの電位は、トランジスタ１３のゲートリーク電流が生じることに起因して徐々に下降する。他方、当該保持期間Ｔ２においても酸化物半導体によってチャネル領域が形成されるトランジスタ１０、１１がオフ状態になることによって浮遊状態となるノードａの電位は、ほとんど下降しない。なお、保持期間Ｔ２におけるワード線２４の電位は、ロウレベルの電位である。
【００４６】
リフレッシュ期間Ｔ３において、信号線２０にハイレベルの電位が供給される。これにより、トランジスタ１１がオン状態となる。そのため、ノードａ及びノードｂが電気的に接続され、両者の電位が等しくなる。具体的には、ノードａからノードｂに対して電荷の補充が行われる。これにより、仮に、保持期間Ｔ２においてノードｂの電位がトランジスタ１３をオン状態とするのに必要な電位未満まで下降したとしても、当該リフレッシュ期間Ｔ３においてノードｂの電位をトランジスタ１３がオン状態となるのに必要な電位以上とすることが可能である。なお、リフレッシュ期間Ｔ３における信号線２１及びワード線２４の電位は、ロウレベルの電位である。
【００４７】
読み出し期間Ｔ４において、ワード線２４にハイレベルの電位が供給される。これにより、トランジスタ１２がオン状態となる。そのため、ビット線２２と、トランジスタ１３のソース及びドレインの一方とが電気的に接続される。この時、上述したようにビット線を介してトランジスタ１３のソース及びドレインの一方に電気的に接続される抵抗素子を設け、該抵抗素子と、トランジスタ１３との抵抗分圧を利用するなどの方法によって当該半導体装置において保持された情報の判別を行うことが可能である。なお、読み出し期間Ｔ４における信号線２０、２１の電位は、ロウレベルの電位である。
【００４８】
以上のとおり、本発明の一態様に係る半導体装置においては、トランジスタ１３のゲートリーク電流に起因して情報が消失する場合であっても、ノードａからノードｂに電荷を補充することで当該情報を復元することが可能である。
【００４９】
＜酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流＞
ここで、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流（リーク電流）を測定した結果について示す。
【００５０】
まず、上記測定に用いたトランジスタの作製方法について図２を参照して説明する。
【００５１】
始めに、ガラス基板５０上に膜厚１００ｎｍの窒化シリコン層及び膜厚１５０ｎｍの酸化窒化シリコン層の積層からなる下地層５１をＣＶＤ法により形成した（図２（Ａ）参照）。
【００５２】
次いで、下地層５１上に膜厚１００ｎｍのタングステン層をスパッタ法により形成した。さらに、当該タングステン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層５２を形成した（図２（Ｂ）参照）。
【００５３】
次いで、下地層５１上及びゲート層５２上に膜厚１００ｎｍの酸化窒化シリコン層からなるゲート絶縁膜５３をＣＶＤ法により形成した（図２（Ｃ）参照）。
【００５４】
次いで、ゲート絶縁膜５３上に膜厚２５ｎｍの酸化物半導体層をスパッタ法により形成した。なお、当該酸化物半導体層の形成には、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ］の金属酸化物ターゲットを用いた。また、当該酸化物半導体層の形成は、基板温度を２００℃、チャンバー内圧を０．６Ｐａ、直流電源を５ｋＷ、酸素及びアルゴンの混合雰囲気（酸素流量５０ｓｃｃｍ、アルゴン流量５０ｓｃｃｍ）という条件において行っている。さらに、当該酸化物半導体層をフォトリソグラフィ法を用いて選択的にエッチングすることで酸化物半導体層５４を形成した（図２（Ｄ）参照）。
【００５５】
次いで、窒素及び酸素の混合雰囲気（窒素８０％、酸素２０％）下で４５０℃、１時間の熱処理を行った。
【００５６】
次いで、フォトリソグラフィ法を用いてゲート絶縁膜５３を選択的にエッチングした（図示しない）。なお、当該エッチング工程は、ゲート層５２と、後に形成される導電層とのコンタクトホールを形成するための工程である。
【００５７】
次いで、ゲート絶縁膜５３及び酸化物半導体層５４上に膜厚１００ｎｍのチタン層、膜厚２００ｎｍのアルミニウム層、及び膜厚１００ｎｍのチタン層の積層をスパッタ法により形成した。さらに、当該積層をフォトリソグラフィ法を用いて選択的にエッチングすることでソース層５５ａ及びドレイン層５５ｂを形成した（図２（Ｅ）参照）。
【００５８】
次いで、窒素雰囲気下で３００℃、１時間の熱処理を行った。
【００５９】
次いで、ゲート絶縁膜５３、酸化物半導体層５４、ソース層５５ａ、及びドレイン層５５ｂ上に膜厚３００ｎｍの酸化シリコン層からなる保護絶縁層５６を形成した。さらに、保護絶縁層５６をフォトリソグラフィ法を用いて選択的にエッチングした（図２（Ｆ）参照）。なお、当該エッチング工程は、ゲート層、ソース層、及びドレイン層と、後に形成される導電層とのコンタクトホールを形成するための工程である。
【００６０】
次いで、保護絶縁層５６上に膜厚１．５μｍのアクリル層を塗布し、該アクリル層を選択的に露光することによって平坦化絶縁層５７を形成した（図２（Ｇ）参照）。さらに、窒素雰囲気下で２５０℃、１時間の熱処理を行うことで、アクリル層からなる平坦化絶縁層５７を焼き固めた。
【００６１】
次いで、平坦化絶縁層５７上に膜厚２００ｎｍのチタン層をスパッタ法により形成した。さらに、当該チタン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層５２に接続する導電層（図示しない）、ソース層５５ａに接続する導電層５８ａ、及びドレイン層５５ｂに接続する導電層５８ｂを形成した（図２（Ｈ）参照）。
【００６２】
次いで、窒素雰囲気下で２５０℃、１時間の熱処理を行った。
【００６３】
以上の工程によって、上記測定に用いたトランジスタを作製した。
【００６４】
さらに、上記測定に用いた特性評価用回路によるオフ電流の値の算出方法について以下に説明する。
【００６５】
特性評価用回路による電流測定について、図３を用いて説明する。図３は、特性評価用回路を説明するための図である。
【００６６】
まず、特性評価用回路の回路構成について図３（Ａ）を用いて説明する。図３（Ａ）は、特性評価用回路の回路構成を示す回路図である。
【００６７】
図３（Ａ）に示す特性評価用回路は、複数の測定系８０１を備える。複数の測定系８０１は、互いに並列に接続される。ここでは、８個の測定系８０１が並列に接続される構成とする。複数の測定系８０１を用いることにより、同時に複数の測定を行うことができる。
【００６８】
測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、トランジスタ８１４と、トランジスタ８１５と、を含む。
【００６９】
トランジスタ８１１、トランジスタ８１２、トランジスタ８１４、及びトランジスタ８１５は、ｎチャネル型の電界効果トランジスタである。
【００７０】
トランジスタ８１１のソース及びドレインの一方には、電圧Ｖ１が入力され、トランジスタ８１１のゲートには、電圧Ｖｅｘｔ＿ａが入力される。トランジスタ８１１は、電荷注入用のトランジスタである。
【００７１】
トランジスタ８１２のソース及びドレインの一方は、トランジスタ８１１のソース及びドレインの他方に接続され、トランジスタ８１２のソース及びドレインの他方には、電圧Ｖ２が入力され、トランジスタ８１２のゲートには、電圧Ｖｅｘｔ＿ｂが入力される。トランジスタ８１２は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。
【００７２】
容量素子８１３の一方の電極は、トランジスタ８１１のソース及びドレインの他方に接続され、容量素子８１３の他方の電極には、電圧Ｖ２が入力される。なお、ここでは、電圧Ｖ２は、０Ｖである。
【００７３】
トランジスタ８１４のソース及びドレインの一方には、電圧Ｖ３が入力され、トランジスタ８１４のゲートは、トランジスタ８１１のソース及びドレインの他方に接続される。なお、トランジスタ８１４のゲートと、トランジスタ８１１のソース及びドレインの他方、トランジスタ８１２のソース及びドレインの一方、並びに容量素子８１３の一方の電極との接続箇所をノードＡともいう。なお、ここでは、電圧Ｖ３は、５Ｖである。
【００７４】
トランジスタ８１５のソース及びドレインの一方は、トランジスタ８１４のソース及びドレインの他方に接続され、トランジスタ８１５のソース及びドレインの他方には、電圧Ｖ４が入力され、トランジスタ８１５のゲートには、電圧Ｖｅｘｔ＿ｃが入力される。なお、ここでは、電圧Ｖｅｘｔ＿ｃは、０．５Ｖである。
【００７５】
さらに、測定系８０１は、トランジスタ８１４のソース及びドレインの他方と、トランジスタ８１５のソース及びドレインの一方との接続箇所の電圧を出力電圧Ｖｏｕｔとして出力する。
【００７６】
ここでは、トランジスタ８１１として、図２を用いて説明した作製方法によって形成される、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍのトランジスタを用いる。
【００７７】
また、トランジスタ８１４及びトランジスタ８１５として、図２を用いて説明した作製方法によって形成される、チャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍのトランジスタを用いる。
【００７８】
なお、少なくともトランジスタ８１２は、図３（Ｂ）に示すようにゲート層５２及びソース層５５ａと、ゲート層５２及びドレイン層５５ｂとが重畳せず、幅１μｍのオフセット領域を有する。当該オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ８１２としては、チャネル長Ｌ及びチャネル幅Ｗの異なる６つのトランジスタのサンプル（ＳＭＰともいう）を用いる（表１参照）。
【００７９】
【表１】
【００８０】
図３（Ａ）に示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。
【００８１】
また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Ｗを、電荷注入用のトランジスタのチャネル幅Ｗよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、チャネル領域の電荷の一部がノードＡに流れ込むことによるノードＡの電圧変動の影響もない。
【００８２】
次に、図３（Ａ）に示す特性評価回路のリーク電流測定方法について、図３（Ｃ）を用いて説明する。図３（Ｃ）は、図３（Ａ）に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。
【００８３】
図３（Ａ）に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。
【００８４】
書き込み期間では、電圧Ｖｅｘｔ＿ｂとして、トランジスタ８１２がオフ状態となるような電圧ＶＬ（−３Ｖ）を入力する。また、電圧Ｖ１として、書き込み電圧Ｖｗを入力した後、電圧Ｖｅｘｔ＿ａとして、一定期間トランジスタ８１１がオン状態となるような電圧ＶＨ（５Ｖ）を入力する。これによって、ノードＡに電荷が蓄積され、ノードＡの電圧は、書き込み電圧Ｖｗと同等の値になる。その後、電圧Ｖｅｘｔ＿ａとして、トランジスタ８１１がオフ状態となるような電圧ＶＬを入力する。その後、電圧Ｖ１として、電圧ＶＳＳ（０Ｖ）を入力する。
【００８５】
また、保持期間では、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ８１２のソースとドレインとの間を流れる電流値を算出することができる。以上により、ノードＡの電荷の蓄積とノードＡの電圧の変化量の測定とを行うことができる。
【００８６】
このとき、ノードＡの電荷の蓄積及びノードＡの電圧の変化量の測定（蓄積及び測定動作ともいう）を繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行う。第１の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして５Ｖの電圧を入力し、保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第２の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして３．５Ｖの電圧を入力し、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第３の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして４．５Ｖの電圧を入力し、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。
【００８７】
一般に、ノードＡの電圧ＶＡは、出力電圧Ｖｏｕｔの関数として式（１）のように表される。
【００８８】
【数３】
【００８９】
また、ノードＡの電荷ＱＡは、ノードＡの電圧ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、式（２）のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８１３の容量と容量素子８１３以外の容量成分の和である。
【００９０】
【数４】
【００９１】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは、式（３）のように表される。
【００９２】
【数５】
【００９３】
なお、ここでは、Δｔを約５４０００ｓｅｃとする。このように、ノードＡに接続される容量ＣＡと、出力電圧Ｖｏｕｔから、リーク電流であるノードＡの電流ＩＡを求めることができるため、特性評価回路のリーク電流を求めることができる。
【００９４】
次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値について、図４を用いて説明する。
【００９５】
図４（Ａ）に、ＳＭＰ４、ＳＭＰ５、及びＳＭＰ６におけるトランジスタの上記測定（第１の蓄積及び測定動作）に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔとの関係を示し、図４（Ｂ）に、上記測定に係る経過時間Ｔｉｍｅと、該測定によって算出された電流ＩＡとの関係を示す。測定開始後から出力電圧Ｖｏｕｔが変動しており、定常状態に到るためには１０時間以上必要であることがわかる。
【００９６】
また、図５に、上記測定により得られた値から見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図５では、例えばＳＭＰ４において、ノードＡの電圧が３．０Ｖの場合、リーク電流は２８ｙＡ／μｍである。リーク電流にはトランジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μｍ以下とみなすことができる。
【００９７】
また、図６乃至図８に、８５℃、１２５℃、及び１５０℃における上記測定により見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図６乃至図８に示すように、１５０℃の場合であっても、リーク電流は、１００ｚＡ／μｍ以下であることがわかる。
【００９８】
以上のように、酸化物半導体によってチャネル領域が形成されるトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。
【００９９】
＜レイアウトの具体例＞
次いで、図１（Ａ）に示した半導体装置のレイアウトの具体例について図９を参照して説明する。
【０１００】
図９（Ａ）は、図１（Ａ）に示した半導体装置のレイアウトの具体例を示す上面図であり、図９（Ｂ）は、図９（Ａ）のＡ−Ｂ線及びＣ−Ｄ線における断面図を示す図である。
【０１０１】
図９（Ａ）、（Ｂ）に示す半導体装置は、絶縁層６０１を介して基板６０３上に設けられた単結晶シリコンによってチャネル領域が形成されるトランジスタ１２、１３と、トランジスタ１２、１３を覆う絶縁層６２７上に設けられた酸化物半導体によってチャネル領域が形成されるトランジスタ１０、１１と、容量素子１４とを有する。
【０１０２】
具体的には、トランジスタ１０は、絶縁層６２７上に設けられる導電層６２８ｅ、６２８ｆと、絶縁層６２７、導電層６２８ｆの一端、及び導電層６２８ｅの一端上に設けられる酸化物半導体層６３０ｂと、導電層６２８ｅ、６２８ｆ及び酸化物半導体層６３０ｂ上に設けられる絶縁層６２９と、絶縁層６２９を介して酸化物半導体層６３０ｂ上に設けられる導電層６３１ｂとを含む。なお、トランジスタ１０において、導電層６３１ｂは、ゲートとして機能し、絶縁層６２９は、ゲート絶縁膜として機能し、導電層６２８ｅ、６２８ｆのそれぞれは、ソース又はドレインとして機能する。
【０１０３】
同様に、トランジスタ１１は、絶縁層６２７上に設けられる導電層６２８ｄ、６２８ｅと、絶縁層６２７、導電層６２８ｄの一端、及び導電層６２８ｅの他端上に設けられる酸化物半導体層６３０ａと、導電層６２８ｄ、６２８ｅ及び酸化物半導体層６３０ａ上に設けられる絶縁層６２９と、絶縁層６２９を介して酸化物半導体層６３０ａ上に設けられる導電層６３１ａとを含む。なお、トランジスタ１１において、導電層６３１ａは、ゲートとして機能し、絶縁層６２９は、ゲート絶縁膜として機能し、導電層６２８ｄ、６２８ｅのそれぞれは、ソース又はドレインとして機能する。
【０１０４】
また、トランジスタ１２は、絶縁層６０１上に設けられる単結晶シリコン層を母体とする一対の高濃度不純物領域６１８ａ、６１８ｂ、一対の低濃度不純物領域６１９ａ、６１９ｂ、及びチャネル領域６２０ａと、一対の低濃度不純物領域６１９ａ、６１９ｂ及びチャネル領域６２０ａ上に設けられる絶縁層６１３ａと、絶縁層６１３ａを介してチャネル領域６２０ａ上に設けられる導電層６１４ａと、絶縁層６１３ａを介して一対の低濃度不純物領域６１９ａ、６１９ｂ上に設けられるサイドウォール６１７ａ、６１７ｂと、一対の高濃度不純物領域６１８ａ、６１８ｂに電気的に接続された一対の導電層６２８ａ、６２８ｂとを含む。なお、トランジスタ１２において、導電層６１４ａは、ゲートとして機能し、絶縁層６１３ａは、ゲート絶縁膜として機能し、導電層６２８ａ、６２８ｂのそれぞれは、ソース又はドレインとして機能する。
【０１０５】
同様に、トランジスタ１３は、絶縁層６０１上に設けられる単結晶シリコン層を母体とする一対の高濃度不純物領域６１８ｃ、６１８ｄ、一対の低濃度不純物領域６１９ｃ、６１９ｄ、及びチャネル領域６２０ｂと、一対の低濃度不純物領域６１９ｃ、６１９ｄ及びチャネル領域６２０ｂ上に設けられる絶縁層６１３ｂと、絶縁層６１３ｂを介してチャネル領域６２０ｂ上に設けられる導電層６１４ｂと、絶縁層６１３ｂを介して一対の低濃度不純物領域６１９ｃ、６１９ｄ上に設けられるサイドウォール６１７ｃ、６１７ｄと、一対の高濃度不純物領域６１８ｃ、６１８ｄに電気的に接続された一対の導電層６２８ｂ、６２８ｃとを含む。なお、トランジスタ１３において、導電層６１４ｂは、ゲートとして機能し、絶縁層６１３ｂは、ゲート絶縁膜として機能し、導電層６２８ｂ、６２８ｃのそれぞれは、ソース又はドレインとして機能する。
【０１０６】
また、容量素子１４は、単結晶シリコンを母体とする高濃度不純物領域６１８ｅと、高濃度不純物領域６１８ｅ上に設けられた絶縁層６２６及び絶縁層６２７と、絶縁層６２７上に設けられた導電層６２８ｅとを含む。なお、容量素子１４において、導電層６２８ｅは、一方の電極として機能し、絶縁層６２６及び絶縁層６２７は、誘電体として機能し、高濃度不純物領域６１８ｅは、他方の電極として機能する。
【０１０７】
なお、図１（Ａ）に示した半導体装置を設計する場合、容量素子１４の一方の電極が電気的に接続するノードａの電位の下降が、少なくともトランジスタ１３のゲートが電気的に接続するノードｂの電位の下降よりも抑制される必要がある。その点を考慮し、図９に示す容量素子１４においては、トランジスタ１２、１３のゲート絶縁膜として機能する絶縁層６２６に加えて絶縁層６２７を誘電体として利用している。すなわち、容量素子１４の誘電体としてトランジスタ１３のゲート絶縁膜に加えて他の絶縁層を適用することで、容量素子１４の一対の電極間に生じるリーク電流に起因したノードａの電位の下降を、トランジスタ１３におけるゲートリーク電流に起因したノードｂの電位の下降よりも抑制することが可能である。
【０１０８】
なお、導電層６２８ｆは、絶縁層６２９及び絶縁層６３２に設けられたコンタクトホールにおいてデータ線２３として機能する導電層２３０に接続されている。また、導電層６３１ｂは、絶縁層６３２に設けられたコンタクトホールにおいて信号線２１として機能する導電層２１０に接続されている。また、導電層６３１ａは、絶縁層６３２に設けられたコンタクトホールにおいて信号線２０として機能する導電層２００に接続されている。また、高濃度不純物領域６１８ｅは、絶縁層６２６及び絶縁層６２７に設けられたコンタクトホールにおいて固定電位線２５として機能する導電層２５０に接続されている。
【０１０９】
また、導電層６２８ａは、ビット線２２として機能する導電層２２０の一部である。また、導電層６１４ａは、ワード線２４として機能する導電層２４０の一部である。また、導電層６２８ｃは、固定電位線２５として機能する導電層２５０の一部である。
【０１１０】
また、基板６０３上に単結晶シリコン層を形成する方法としては、スマートカット（登録商標）に代表されるＵＮＩＢＯＮＤ（登録商標）、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）（登録商標）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などを用いることができる。
【０１１１】
＜変形例＞
上述した半導体装置は、本発明の一態様であり、当該半導体装置と異なる点を有する半導体装置も本発明には含まれる。
【０１１２】
例えば、当該半導体装置として、図１０に示す構成を有する半導体装置を適用することが可能である。端的に述べると、図１０に示す半導体装置は、図１（Ａ）に示す半導体装置においてトランジスタ１２とトランジスタ１３を置換した半導体装置である。具体的に述べると、図１０に示す半導体装置においては、トランジスタ１３のソース及びドレインの一方がビット線２２に電気的に接続される点、トランジスタ１２のソース及びドレインの一方がトランジスタ１３のソース及びドレインの他方に電気的に接続される点、並びにトランジスタ１２のソース及びドレインの他方が固定電位線２５に電気的に接続される点が図１（Ａ）に示す半導体装置と異なる。
【０１１３】
なお、図１０に示す半導体装置は、図１（Ｂ）に示す動作例と同じ動作を行うことが可能である。
【０１１４】
また、当該半導体装置として、図１１（Ａ）に示す構成を有する半導体装置を適用することも可能である。端的に述べると、図１１（Ａ）に示す半導体装置は、図１（Ａ）に示す半導体装置においてトランジスタ１２を削除した半導体装置である。具体的に述べると、図１１（Ａ）に示す半導体装置においては、トランジスタ１３のソース及びドレインの一方がビット線２２に電気的に接続される点並びに容量素子１４の他方の電極がワード線２４に電気的に接続される点が図１（Ａ）に示す半導体装置と異なる。図１１（Ａ）に示す半導体装置は、トランジスタ数を低減することができるため好ましい。
【０１１５】
ただし、図１１（Ａ）に示す半導体装置は、図１（Ａ）及び図１０に示した半導体装置とは、動作が異なる。図１１（Ｂ）は、図１１（Ａ）に示す半導体装置の動作例を示す図である。図１１（Ｂ）に示す動作例は、読み出し期間Ｔ４における動作が図１（Ｂ）に示す動作例と異なる。具体的には、読み出し期間Ｔ４において信号線２０の電位がハイレベルの電位を維持する。これにより、容量素子１４を介した容量結合により、ノードａ及びノードｂの電位がさらに上昇することになる。このとき、トランジスタ１３がオン状態となり、当該半導体装置において保持された情報の判別を行うことが可能である。
【０１１６】
ここで、図１１（Ａ）に示す半導体装置は、図１１（Ｂ）に示す動作例における読み出し期間Ｔ４においてのみトランジスタ１３がオン状態となるように設計する必要がある。換言すると、図１１（Ｂ）に示す動作例における書き込み期間Ｔ１において、ノードｂの電位はハイレベルの電位に上昇するが、当該電位でもトランジスタ１３がオフ状態を維持する必要がある。加えて、書き込み期間Ｔ１においてノードｂの電位がロウレベルの電位のままであっても読み出し期間Ｔ４において容量素子１４を介した容量結合によりノードｂの電位は上昇するが、当該電位でもトランジスタ１３がオフ状態を維持する必要がある。すなわち、トランジスタ１３のしきい値電圧は、データ線２３に供給される電位の最大値と固定電位線２５の電位との電位差、及び、ワード線２４に供給される電位の最大値と最小値との電位差のそれぞれよりも高く、且つ、当該２つの電位差の和よりも低くなる必要がある。
【０１１７】
また、図９（Ａ）、（Ｂ）においては、単結晶シリコンによってチャネル領域が形成されるトランジスタ及び酸化物半導体によってチャネル領域が形成されるトランジスタの双方を用いて半導体装置を構成するレイアウトの具体例について示したが、当該半導体装置は、酸化物半導体によってチャネル領域が形成されるトランジスタのみによって構成することも可能である。そのような半導体装置のレイアウトの具体例について図１２（Ａ）、（Ｂ）を参照して説明する。
【０１１８】
図１２（Ａ）は、図１（Ａ）に示した半導体装置のレイアウトの具体例を示す上面図であり、図１２（Ｂ）は、図１２（Ａ）のＥ−Ｆ線及びＧ−Ｈ線における断面図を示す図である。
【０１１９】
図１２（Ａ）、（Ｂ）に示す半導体装置は、基板７０３上に設けられた酸化物半導体によってチャネル領域が形成されるトランジスタ１０〜１３と、容量素子１４とを有する。
【０１２０】
具体的には、トランジスタ１０は、基板７０３上に設けられる導電層７２８ａ、７２８ｂと、基板７０３、導電層７２８ａの一端、及び導電層７２８ｂの一端上に設けられる酸化物半導体層７３０ａと、導電層７２８ａ、７２８ｂ及び酸化物半導体層７３０ａ上に設けられる絶縁層７２９と、絶縁層７２９を介して酸化物半導体層７３０ａ上に設けられる導電層７３１ａとを含む。なお、トランジスタ１０において、導電層７３１ａは、ゲートとして機能し、絶縁層７２９は、ゲート絶縁膜として機能し、導電層７２８ａ、７２８ｂのそれぞれは、ソース又はドレインとして機能する。
【０１２１】
また、トランジスタ１１は、基板７０３上に設けられる導電層７２８ｂ、７２８ｃと、基板７０３、導電層７２８ｂの他端、及び導電層７２８ｃの一端上に設けられる酸化物半導体層７３０ｂと、導電層７２８ｂ、７２８ｃ及び酸化物半導体層７３０ｂ上に設けられる絶縁層７２９と、絶縁層７２９を介して酸化物半導体層７３０ｂ上に設けられる導電層７３１ｂとを含む。なお、トランジスタ１１において、導電層７３１ｂは、ゲートとして機能し、絶縁層７２９は、ゲート絶縁膜として機能し、導電層７２８ｂ、７２８ｃのそれぞれは、ソース又はドレインとして機能する。
【０１２２】
また、トランジスタ１２は、基板７０３上に設けられる導電層７２８ｄ、７２８ｅと、基板７０３、導電層７２８ｄの一端、及び導電層７２８ｅの一端上に設けられる酸化物半導体層７３０ｃと、導電層７２８ｄ、７２８ｅ及び酸化物半導体層７３０ｃ上に設けられる絶縁層７２９と、絶縁層７２９を介して酸化物半導体層７３０ｃ上に設けられる導電層７３１ｃとを含む。なお、トランジスタ１２において、導電層７３１ｃは、ゲートとして機能し、絶縁層７２９は、ゲート絶縁膜として機能し、導電層７２８ｄ、７２８ｅのそれぞれは、ソース又はドレインとして機能する。
【０１２３】
また、トランジスタ１３は、基板７０３上に設けられる導電層７２８ｅ、７２８ｆと、基板７０３、導電層７２８ｅの他端、及び導電層７２８ｆの一端上に設けられる酸化物半導体層７３０ｄと、導電層７２８ｅ、７２８ｆ及び酸化物半導体層７３０ｄ上に設けられる絶縁層７２９と、絶縁層７２９を介して酸化物半導体層７３０ｄ上に設けられる導電層７３１ｄとを含む。なお、トランジスタ１３において、導電層７３１ｄは、ゲートとして機能し、絶縁層７２９は、ゲート絶縁膜として機能し、導電層７２８ｅ、７２８ｆのそれぞれは、ソース又はドレインとして機能する。
【０１２４】
また、容量素子１４は、導電層７２８ｂと、導電層７２８ｂ上に設けられた絶縁層７２９及び絶縁層７３２と、絶縁層７３２上に設けられた固定電位線２５として機能する導電層２５１の一部とを含む。なお、容量素子１４において、導電層７２８ｂは、一方の電極として機能し、絶縁層７２９及び絶縁層７３２は、誘電体として機能し、導電層２５１の一部は、他方の電極として機能する。
【０１２５】
なお、図１（Ａ）に示した半導体装置を設計する場合、容量素子１４の一方の電極が電気的に接続するノードａの電位の下降が、少なくともトランジスタ１３のゲートが電気的に接続するノードｂの電位の下降よりも抑制される必要がある。その点を考慮し、図１２に示す容量素子１４においては、トランジスタ１０〜１３のゲート絶縁膜として機能する絶縁層７２９に加えて絶縁層７３２を誘電体として利用している。すなわち、容量素子１４の誘電体としてトランジスタ１３のゲート絶縁膜に加えて他の絶縁層を適用することで、容量素子１４の一対の電極間に生じるリーク電流に起因したノードａの電位の下降を、トランジスタ１３におけるゲートリーク電流に起因したノードｂの電位の下降よりも抑制することが可能である。
【０１２６】
なお、導電層７２８ａは、絶縁層７２９及び絶縁層７３２に設けられたコンタクトホールにおいてデータ線２３として機能する導電層２３１に接続されている。また、導電層７３１ａは、絶縁層７３２に設けられたコンタクトホールにおいて信号線２１として機能する導電層２１１に接続されている。また、導電層７３１ｂは、絶縁層７３２に設けられたコンタクトホールにおいて信号線２０として機能する導電層２０１に接続されている。また、導電層７２８ｃは、絶縁層７２９に設けられたコンタクトホールにおいて導電層７３１ｄに接続されている。また、導電層７２８ｄは、絶縁層７２９及び絶縁層７３２に設けられたコンタクトホールにおいてビット線２２として機能する導電層２２１に接続されている。また、導電層７２８ｆは、絶縁層７２９及び絶縁層７３２に設けられたコンタクトホールにおいて固定電位線２５として機能する導電層２５１に接続されている。
【０１２７】
図１２に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタによって半導体装置を構成することで、作製工程の低減によるコストの低減及び歩留まりの向上が図れる。
【０１２８】
（実施の形態２）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）ｃ軸配向を有した結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
【０１２９】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０１３０】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１３１】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０１３２】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１３３】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０１３４】
ＣＡＡＣに含まれる結晶構造の一例について図１３乃至図１５を用いて詳細に説明する。なお、特に断りがない限り、図１３乃至図１５は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
【０１３５】
図１３（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１３（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１３（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１３（Ａ）に示す小グループは電荷が０である。
【０１３６】
図１３（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１３（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１３（Ｂ）に示す構造をとりうる。図１３（Ｂ）に示す小グループは電荷が０である。
【０１３７】
図１３（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１３（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１３（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１３（Ｃ）に示す小グループは電荷が０である。
【０１３８】
図１３（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１３（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１３（Ｄ）に示す小グループは電荷が＋１となる。
【０１３９】
図１３（Ｅ）に、２個のＺｎを含む小グループを示す。図１３（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１３（Ｅ）に示す小グループは電荷が−１となる。
【０１４０】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１４１】
ここで、これらの小グループ同士が結合する規則について説明する。図１３（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１４２】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１４３】
図１４（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１４（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１４４】
図１４（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１４（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１４（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１４５】
図１４（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１４６】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１３（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１４７】
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１４８】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｏ系の材料などを用いた場合も同様である。
【０１４９】
例えば、図１５（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０１５０】
図１５（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１５１】
図１５（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１５（Ｃ）は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１５２】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１５３】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１５（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１５４】
（実施の形態３）
本実施の形態では、トランジスタの電界効果移動度に関して説明する。
【０１５５】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０１５６】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、
【０１５７】
【数６】
【０１５８】
と表現できる。ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、
【０１５９】
【数７】
【０１６０】
と表される。ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、
【０１６１】
【数８】
【０１６２】
である。ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、
【０１６３】
【数９】
【０１６４】
となる。式（Ａ５）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０１６５】
このようにして求めた欠陥密度等をもとに式（Ａ２）および式（Ａ３）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０１６６】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、
【０１６７】
【数１０】
【０１６８】
で表される。ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（Ａ６）の第２項が増加するため、移動度μ１は低下することがわかる。
【０１６９】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１６に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０１７０】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０１７１】
図１６で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０１７２】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１７乃至図１９に示す。なお、計算に用いたトランジスタの断面構造を図２０に示す。図２０に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃを有する。半導体領域１１０３ａおよび半導体領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０１７３】
図２０（Ａ）に示すトランジスタは、下地絶縁層１１０１と、下地絶縁層１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート電極１１０５を有する。ゲート電極１１０５の幅を３３ｎｍとする。
【０１７４】
ゲート電極１１０５と半導体領域１１０３ｂの間には、ゲート絶縁膜１１０４を有し、また、ゲート電極１１０５の両側面には側壁絶縁層１１０６ａおよび側壁絶縁層１１０６ｂ、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配線との短絡を防止するための絶縁層１１０７を有する。側壁絶縁層の幅は５ｎｍとする。また、半導体領域１１０３ａおよび半導体領域１１０３ｃに接して、ソース１１０８ａおよびドレイン１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０１７５】
図２０（Ｂ）に示すトランジスタは、下地絶縁層１１０１と、酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート電極１１０５とゲート絶縁膜１１０４と側壁絶縁層１１０６ａおよび側壁絶縁層１１０６ｂと絶縁層１１０７とソース１１０８ａおよびドレイン１１０８ｂを有する点で図２０（Ａ）に示すトランジスタと同じである。
【０１７６】
図２０（Ａ）に示すトランジスタと図２０（Ｂ）に示すトランジスタの相違点は、側壁絶縁層１１０６ａおよび側壁絶縁層１１０６ｂの下の半導体領域の導電型である。図２０（Ａ）に示すトランジスタでは、側壁絶縁層１１０６ａおよび側壁絶縁層１１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃであるが、図２０（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。すなわち、図２０（Ｂ）に示す半導体層において、半導体領域１１０３ａ（半導体領域１１０３ｃ）とゲート電極１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁層１１０６ａ（側壁絶縁層１１０６ｂ）の幅と同じである。
【０１７７】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１７は、図２０（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０１７８】
図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０１７９】
図１８は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとしたものである。
【０１８０】
また、図１９は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。
【０１８１】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０１８２】
なお、移動度μのピークは、図１７では８０ｃｍ２／Ｖｓ程度であるが、図１８では６０ｃｍ２／Ｖｓ程度、図１９では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０１８３】
（実施の形態４）
本実施の形態では、酸化物半導体としてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体を用いたトランジスタについて説明する。
【０１８４】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０１８５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０１８６】
例えば、図２１（Ａ）乃至図２１（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０１８７】
図２１（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２１（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０１８８】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２１（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０１８９】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０１９０】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０１９１】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２１（Ａ）と図２１（Ｂ）の対比からも確認することができる。
【０１９２】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０１９３】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０１９４】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０１９５】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０１９６】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０１９７】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０１９８】
試料１のプラスＢＴ試験の結果を図２２（Ａ）に、マイナスＢＴ試験の結果を図２２（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２３（Ａ）に、マイナスＢＴ試験の結果を図２３（Ｂ）に示す。
【０１９９】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０２００】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０２０１】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０２０２】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０２０３】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２０４】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０２０５】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０２０６】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０２０７】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２０８】
図２６に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０２０９】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に基板を意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０２１０】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０２１１】
図２７に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２１２】
具体的には、図２７に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０２１３】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０２１４】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０２１５】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０２１６】
図２４に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２５（Ａ）に基板温度としきい値電圧の関係を、図２５（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０２１７】
図２５（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２１８】
また、図２５（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２１９】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【実施例１】
【０２２０】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図２８を用いて説明する。
【０２２１】
図２８は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図２８（Ａ）にトランジスタの上面図を示す。また、図２８（Ｂ）に図２８（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０２２２】
図２８（Ｂ）に示すトランジスタは、基板１２００と、基板１２００上に設けられた下地絶縁膜１２０２と、下地絶縁膜１２０２の周辺に設けられた保護絶縁膜１２０４と、下地絶縁膜１２０２および保護絶縁膜１２０４上に設けられた高抵抗領域１２０６ａおよび低抵抗領域１２０６ｂを有する酸化物半導体膜１２０６と、酸化物半導体膜１２０６上に設けられたゲート絶縁膜１２０８と、ゲート絶縁膜１２０８を介して酸化物半導体膜１２０６と重畳して設けられたゲート電極１２１０と、ゲート電極１２１０の側面と接して設けられた側壁絶縁膜１２１２と、少なくとも低抵抗領域１２０６ｂと接して設けられた一対の電極１２１４と、少なくとも酸化物半導体膜１２０６、ゲート電極１２１０および一対の電極１２１４を覆って設けられた層間絶縁膜１２１６と、層間絶縁膜１２１６に設けられた開口部を介して少なくとも一対の電極１２１４の一方と接続して設けられた配線１２１８と、を有する。
【０２２３】
なお、図示しないが、層間絶縁膜１２１６および配線１２１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１２１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【実施例２】
【０２２４】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０２２５】
図２９は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図２９（Ａ）はトランジスタの上面図である。また、図２９（Ｂ）は図２９（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０２２６】
図２９（Ｂ）に示すトランジスタは、基板１６００と、基板１６００上に設けられた下地絶縁膜１６０２と、下地絶縁膜１６０２上に設けられた酸化物半導体膜１６０６と、酸化物半導体膜１６０６と接する一対の電極１６１４と、酸化物半導体膜１６０６および一対の電極１６１４上に設けられたゲート絶縁膜１６０８と、ゲート絶縁膜１６０８を介して酸化物半導体膜１６０６と重畳して設けられたゲート電極１６１０と、ゲート絶縁膜１６０８およびゲート電極１６１０を覆って設けられた層間絶縁膜１６１６と、層間絶縁膜１６１６に設けられた開口部を介して一対の電極１６１４と接続する配線１６１８と、層間絶縁膜１６１６および配線１６１８を覆って設けられた保護膜１６２０と、を有する。
【０２２７】
基板１６００としてはガラス基板を、下地絶縁膜１６０２としては酸化シリコン膜を、酸化物半導体膜１６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極１６１４としてはタングステン膜を、ゲート絶縁膜１６０８としては酸化シリコン膜を、ゲート電極１６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１６２０としてはポリイミド膜を、それぞれ用いた。
【０２２８】
なお、図２９（Ａ）に示す構造のトランジスタにおいて、ゲート電極１６１０と一対の電極１６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１６０６に対する一対の電極１６１４のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０２２９】
１０ トランジスタ
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ 容量素子
２０ 信号線
２１ 信号線
２２ ビット線
２３ データ線
２４ ワード線
２５ 固定電位線
５０ 基板
５１ 下地層
５２ ゲート層
５３ ゲート絶縁膜
５４ 酸化物半導体層
５５ａ ソース層
５５ｂ ドレイン層
５６ 保護絶縁層
５７ 平坦化絶縁層
５８ａ 導電層
５８ｂ 導電層
２００ 導電層
２０１ 導電層
２１０ 導電層
２１１ 導電層
２２０ 導電層
２２１ 導電層
２３０ 導電層
２３１ 導電層
２４０ 導電層
２４１ 導電層
２５０ 導電層
２５１ 導電層
６０１ 絶縁層
６０３ 基板
６１３ａ 絶縁層
６１３ｂ 絶縁層
６１４ａ 導電層
６１４ｂ 導電層
６１７ａ サイドウォール
６１７ｂ サイドウォール
６１７ｃ サイドウォール
６１７ｄ サイドウォール
６１８ａ 高濃度不純物領域
６１８ｂ 高濃度不純物領域
６１８ｃ 高濃度不純物領域
６１８ｄ 高濃度不純物領域
６１８ｅ 高濃度不純物領域
６１９ａ 低濃度不純物領域
６１９ｂ 低濃度不純物領域
６１９ｃ 低濃度不純物領域
６１９ｄ 低濃度不純物領域
６２０ａ チャネル領域
６２０ｂ チャネル領域
６２６ 絶縁層
６２７ 絶縁層
６２８ａ 導電層
６２８ｂ 導電層
６２８ｃ 導電層
６２８ｄ 導電層
６２８ｅ 導電層
６２８ｆ 導電層
６２９ 絶縁層
６３０ａ 酸化物半導体層
６３０ｂ 酸化物半導体層
６３１ａ 導電層
６３１ｂ 導電層
６３２ 絶縁層
７０３ 基板
７２８ａ 導電層
７２８ｂ 導電層
７２８ｃ 導電層
７２８ｄ 導電層
７２８ｅ 導電層
７２８ｆ 導電層
７２９ 絶縁層
７３０ａ 酸化物半導体層
７３０ｂ 酸化物半導体層
７３０ｃ 酸化物半導体層
７３０ｄ 酸化物半導体層
７３１ａ 導電層
７３１ｂ 導電層
７３１ｃ 導電層
７３１ｄ 導電層
７３２ 絶縁層
８０１ 測定系
８１１ トランジスタ
８１２ トランジスタ
８１３ 容量素子
８１４ トランジスタ
８１５ トランジスタ
１１０１ 下地絶縁層
１１０２ 埋め込み絶縁物
１１０３ａ 半導体領域
１１０３ｂ 半導体領域
１１０３ｃ 半導体領域
１１０４ ゲート絶縁膜
１１０５ ゲート電極
１１０６ａ 側壁絶縁層
１１０６ｂ 側壁絶縁層
１１０７ 絶縁層
１１０８ａ ソース
１１０８ｂ ドレイン
１２００ 基板
１２０２ 下地絶縁膜
１２０４ 保護絶縁膜
１２０６ 酸化物半導体膜
１２０８ ゲート絶縁膜
１２１０ ゲート電極
１２１２ 側壁絶縁膜
１２１４ 電極
１２１６ 層間絶縁膜
１２１８ 配線
１６００ 基板
１６０２ 下地絶縁膜
１６０６ 酸化物半導体膜
１６０８ ゲート絶縁膜
１６１０ ゲート電極
１６１４ 電極
１６１６ 層間絶縁膜
１６１８ 配線
１６２０ 保護膜
【特許請求の範囲】
【請求項１】
第１のトランジスタと、
ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの一方に電気的に接続された第２のトランジスタと、
ゲートが前記第２のトランジスタのソース及びドレインの他方に電気的に接続された第３のトランジスタと、
一方の電極が前記第１のトランジスタのソース及びドレインの一方並びに前記第２のトランジスタのソース及びドレインの一方に電気的に接続された容量素子と、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする半導体装置。
【請求項２】
ゲートが第１の信号線に電気的に接続され、ソース及びドレインの一方がデータ線に電気的に接続された第１のトランジスタと、
ゲートが第２の信号線に電気的に接続され、ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、
ゲートが前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が固定電位線に電気的に接続された第３のトランジスタと、
ゲートがワード線に電気的に接続され、ソース及びドレインの一方がビット線に電気的に接続され、ソース及びドレインの他方が前記第３のトランジスタのソース及びドレインの他方に電気的に接続された第４のトランジスタと、
一方の電極が前記第１のトランジスタのソース及びドレインの他方並びに前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、他方の電極が前記固定電位線に電気的に接続された容量素子と、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする半導体装置。
【請求項３】
ゲートが第１の信号線に電気的に接続され、ソース及びドレインの一方がデータ線に電気的に接続された第１のトランジスタと、
ゲートが第２の信号線に電気的に接続され、ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、
ゲートが前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がビット線に電気的に接続された第３のトランジスタと、
ゲートがワード線に電気的に接続され、ソース及びドレインの一方が前記第３のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が固定電位線に電気的に接続された第４のトランジスタと、
一方の電極が前記第１のトランジスタのソース及びドレインの他方並びに前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、他方の電極が前記固定電位線に電気的に接続された容量素子と、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする半導体装置。
【請求項４】
ゲートが第１の信号線に電気的に接続され、ソース及びドレインの一方がデータ線に電気的に接続された第１のトランジスタと、
ゲートが第２の信号線に電気的に接続され、ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、
ゲートが前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がビット線に電気的に接続され、ソース及びドレインの他方が固定電位線に電気的に接続された第３のトランジスタと、
一方の電極が前記第１のトランジスタのソース及びドレインの他方並びに前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、他方の電極がワード線に電気的に接続された容量素子と、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記第３のトランジスタのチャネル領域が単結晶シリコンによって形成されることを特徴とする半導体装置。
【請求項６】
請求項１乃至４のいずれか一項において、
前記第３のトランジスタのチャネル領域が前記酸化物半導体によって形成されることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記容量素子が前記第３のトランジスタのゲート絶縁膜として機能する第１の絶縁層及び前記第１の絶縁層と異なる絶縁層である第２の絶縁層を誘電体として含むことを特徴とすることを特徴とする半導体装置。
【請求項１】
第１のトランジスタと、
ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの一方に電気的に接続された第２のトランジスタと、
ゲートが前記第２のトランジスタのソース及びドレインの他方に電気的に接続された第３のトランジスタと、
一方の電極が前記第１のトランジスタのソース及びドレインの一方並びに前記第２のトランジスタのソース及びドレインの一方に電気的に接続された容量素子と、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする半導体装置。
【請求項２】
ゲートが第１の信号線に電気的に接続され、ソース及びドレインの一方がデータ線に電気的に接続された第１のトランジスタと、
ゲートが第２の信号線に電気的に接続され、ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、
ゲートが前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が固定電位線に電気的に接続された第３のトランジスタと、
ゲートがワード線に電気的に接続され、ソース及びドレインの一方がビット線に電気的に接続され、ソース及びドレインの他方が前記第３のトランジスタのソース及びドレインの他方に電気的に接続された第４のトランジスタと、
一方の電極が前記第１のトランジスタのソース及びドレインの他方並びに前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、他方の電極が前記固定電位線に電気的に接続された容量素子と、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする半導体装置。
【請求項３】
ゲートが第１の信号線に電気的に接続され、ソース及びドレインの一方がデータ線に電気的に接続された第１のトランジスタと、
ゲートが第２の信号線に電気的に接続され、ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、
ゲートが前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がビット線に電気的に接続された第３のトランジスタと、
ゲートがワード線に電気的に接続され、ソース及びドレインの一方が前記第３のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が固定電位線に電気的に接続された第４のトランジスタと、
一方の電極が前記第１のトランジスタのソース及びドレインの他方並びに前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、他方の電極が前記固定電位線に電気的に接続された容量素子と、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする半導体装置。
【請求項４】
ゲートが第１の信号線に電気的に接続され、ソース及びドレインの一方がデータ線に電気的に接続された第１のトランジスタと、
ゲートが第２の信号線に電気的に接続され、ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、
ゲートが前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がビット線に電気的に接続され、ソース及びドレインの他方が固定電位線に電気的に接続された第３のトランジスタと、
一方の電極が前記第１のトランジスタのソース及びドレインの他方並びに前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、他方の電極がワード線に電気的に接続された容量素子と、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記第３のトランジスタのチャネル領域が単結晶シリコンによって形成されることを特徴とする半導体装置。
【請求項６】
請求項１乃至４のいずれか一項において、
前記第３のトランジスタのチャネル領域が前記酸化物半導体によって形成されることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記容量素子が前記第３のトランジスタのゲート絶縁膜として機能する第１の絶縁層及び前記第１の絶縁層と異なる絶縁層である第２の絶縁層を誘電体として含むことを特徴とすることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図１４】
【図１５】
【公開番号】特開２０１２−２５６８１８（Ｐ２０１２−２５６８１８Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１７７５９３（Ｐ２０１１−１７７５９３）
【出願日】平成２３年８月１５日（２０１１．８．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年８月１５日（２０１１．８．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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