【課題】オン抵抗が低く耐圧および信頼性が高い電界効果トランジスタを提供する。
【解決手段】基板１上に形成されたキャリア走行層３と、前記キャリア走行層上に形成され前記キャリア走行層よりもバンドギャップエネルギーが高いキャリア供給層４ａ、４ｂと、前記キャリア供給層から前記キャリア走行層の表面または内部に到る深さまで形成されたリセス部５と、前記キャリア供給層上に形成されたドレイン電極１１と、前記リセス部に形成され、前記ドレイン電極側のキャリア供給層と重畳するように延設したゲート電極７と、前記リセス部の底面と前記ゲート電極との間に形成された第１絶縁膜６と、前記ゲート電極と前記ドレイン電極側のキャリア供給層との間に形成され前記第１絶縁膜よりも誘電率が高い第２絶縁膜８ａとを備える。 （もっと読む）

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８及びソース電極３４はドレイン電極３６を囲み、ソース電極３４の上部に、ゲート電極３８の上方を通過してドレイン電極３６側に庇状に突き出したフィールドプレート１７０が形成され、ＧａＮ系エピタキシャル基板３２の表面層とフィールドプレート１７０との間に、誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート１７０の直下領域においてフィールドプレート終端面と面一状態となるように切れ込み、その下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びている。 （もっと読む）

【課題】良好な特性を有しながら、半導体製造工程における半導体製造装置と半導体装置とへの金属汚染を抑制するような構造を有する半導体装置、および、その製造方法を提供する。
【解決手段】本発明の半導体装置は、ｎＭＯＳ ＳＧＴ２２０であり、第１の平面状シリコン層上２３４に垂直に配置された第１の柱状シリコン層２３２表面に並んで配置された、第１のｎ^＋型シリコン層１１３と、金属を含む第１のゲート電極２３６と、第２のｎ^＋型シリコン層１５７とから構成される。そして、第１の絶縁膜１２９が、第１のゲート電極２３６と第１の平面状シリコン層２３４との間に、第２の絶縁膜１６２が第１のゲート電極２３６の上面に配置されている。また、金属を含む第１のゲート電極２３６が、第１のｎ^＋型シリコン層１１３、第２のｎ^＋型シリコン層１５７、第１の絶縁膜１２９、および、第２の絶縁膜１６２に囲まれている。 （もっと読む）

【課題】オフセット構造の薄膜トランジスタを提供する。
【解決手段】ゲート電極と、それぞれゲート電極と一部重畳する第１活性領域及び第２活性領域を備える活性層と、ゲート電極と活性層との間のゲート絶縁膜と、第１活性領域とそれぞれ電気的に連結された第１ソース/ドレイン電極及び第２ソース/ドレイン電極、第２活性領域とそれぞれ電気的に連結された第３ソース/ドレイン電極及び第４ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるが、第１ソース/ドレイン電極ないし第４ソース/ドレイン電極のいずれか二つは、ゲート電極と一部重畳し、他の二つは、ゲート電極とオフセットされており、ソース/ドレイン電極の配置は、ソース/ドレイン電極層の中心に対称である薄膜トランジスタである。 （もっと読む）

【課題】半導体装置の製造工程において、十分にゲッタリング効果を得ることができる半導体基板を提供する。
【解決手段】半導体からなる基板本体８と、前記基板本体８上に形成されたリンを含有したシリコン酸化膜からなる絶縁層６と、該絶縁層６上に設けられた半導体層７と、を備えることを特徴とする半導体基板３を提供する。また、半導体からなる基板本体８と、前記基板本体８上に形成されたリンを含有したシリコン酸化膜からなる絶縁層６と、該絶縁層６上に設けられた半導体層７を備える半導体基板３と、前記半導体層７上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体層７内であって、前記ゲート電極に対して自己整合となる位置に設けられた不純物拡散領域と、を有することを特徴とする半導体装置を提供する。 （もっと読む）

【課題】新規なＦｉｎＦＥＴ構造及びその製造方法を提供する。
【解決手段】シングルゲートフィンＦＥＴ構造１００は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する２つの徐々に細くなる首部を有するアクティブフィン構造を含む。２つのソース／ドレイン領域１０２，１０４が、２つの拡大された頭部にそれぞれドープされる。絶縁領域２６が、２つのソース／ドレイン領域の間に挿入される。溝分離構造２４が、音叉形状のフィン構造の一方の側に配置される。片面サイドウォールゲート電極１２ｂが、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置される。 （もっと読む）

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８の上部に、ドレイン電極３６側及びソース電極３４側に庇状に突き出したフィールドプレート４０が形成され、基板３２の表面層とフィールドプレート４０との間に誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート４０のドレイン電極３６側及びソース電極３４側の終端面と面一状態となるように切れ込み、ドレイン電極３６側の下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びており、且つ、ソース電極３４側の下端からソース電極３４に接続するようにソース電極３４に向かって延びている。 （もっと読む）

【課題】第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供することを目的とする。
【解決手段】第１、第２素子形成領域２０、３０に形成された半導体素子のうち、第１素子形成領域２０に形成された半導体素子を外部機器と接続し、第１素子形成領域２０と第２素子形成領域３０との間に、第１導電型層６０と、当該第１導電型層６０に挟まれる第２導電型層６１とを配置し、第１、第２導電型層６０、６１の間に、オフ時に半導体層１２の表面から埋込絶縁膜１１に達し、第１、第２素子形成領域２０、３０との間を仕切る空乏層６３、６４を構成する。 （もっと読む）

【課題】ヘテロ構造ナノワイアを有するトンネル電界効果トランジスタと集積されたナノワイアを有する相補型トンネル電界効果トランジスタの製造方法を提供する。
【解決手段】犠牲材料２１の層を有するチャネル材料３４の層を含むスタック２４を形成する工程と、チャネル材料３４の層と犠牲材料２１の層から、少なくとも１つのナノワイヤ３０を形成するために、スタック２４から材料を除去する工程と、第１ドーパント型の少なくとも１つのナノワイヤ３０中の犠牲材料２１を第１ドーパント型のヘテロ接合材料４１で置き換えて、その後に、第２ドーパント型の少なくとも１つのナノワイア中の犠牲材料を、第２ドーパント材料のヘテロ接合材料５２で置き換える工程を含み、相補型ＴＦＥＴの容易な製造が可能となる。 （もっと読む）

【課題】電磁波又は光が照射されても広義のリーク電流が増大せず、書き込み状態及び消去状態の安定した判別を可能とする。
【解決手段】電磁波シールド性能及び遮光性能を持つ層３０及び３１のどちらにも半導体層６０の領域面積よりも大きい領域面積を持たせ、且つこの層３０及び３１を、半導体層６０の上下を挟み込むように設けることで、電磁波及び光が半導体層６０に侵入することを防ぐことができる。この結果、広義のリーク電流が格段に低減され、書き込み状態及び消去状態の判別を安定して行うことができる。 （もっと読む）

【課題】電気光学装置において画素の狭ピッチ化、高精細化と共に高開口率を実現する。
【解決手段】ＴＦＴ（３０）の半導体層（１ａ）は、交差部（Ｃｒ）に重なる開孔部（３
５）内から開孔部（３５）外にまで連続的に形成されると共に、開孔部（３５）の底面に
露出するデータ線（６）の表面部分と電気的に接続される第１のソースドレイン領域（１
ｂ）と、開孔部（３５）の側壁に配置されたチャネル領域（１ａ'）と、開孔部（３５）
外に形成され画素電極（９）と電気的に接続される第２のソースドレイン領域（１ｃ）と
を有し、ＴＦＴ（３０）のゲート電極（３ａ）は、少なくともチャネル領域（１ａ'）に
重なるように開孔部（３５）内に形成され、走査線（１１）と電気的に接続される。 （もっと読む）

【課題】高集積なＣＭＯＳ型ＳＲＡＭを提供する。
【解決手段】第１の第１導電型半導体１３７と、第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体１０４と、第１の第１導電型半導体１３７と第１の第２導電型半導体１０４との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、第１の第１導電型半導体１３７の上下に配置された第１の第２導電型高濃度半導体１８２と、第２の第２導電型高濃度半導体１４１と、第１の第２導電型半導体１０４の上下に配置された第１の第１導電型高濃度半導体１８６と、第２の第１導電型高濃度半導体１４３と、第１の柱を取り囲む第１のゲート絶縁物１７６と、第１のゲート導電体１６７と、を有するインバータを用いてＳＲＡＭを構成する。 （もっと読む）

【課題】良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。さらに、これらの微細化を達成した半導体装置の良好な特性を維持しつつ、３次元高集積化を図ることを目的の一つとする。
【解決手段】絶縁層中に埋め込まれた配線と、絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、酸化物半導体層と重畳して設けられたゲート電極と、酸化物半導体層と、ゲート電極との間に設けられたゲート絶縁層と、を有し、絶縁層は、配線の上面の一部を露出するように形成され、配線は、その上面の一部が絶縁層の表面の一部より高い位置に存在し、且つ、絶縁層から露出した領域において、ソース電極またはドレイン電極と電気的に接続し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。 （もっと読む）

【課題】 ミリ波以上の周波数において、安定して、高い利得および動作周波数が得られる電界効果トランジスタを提供する。
【解決手段】 基板１１上の動作層１３の上に、ソース電極１４、ドレイン電極１５、ゲート電極１８、絶縁膜１７が形成され、
ゲート電極１８は、ソース電極１４とドレイン電極１５の間に配置され、
絶縁膜１７は、ゲート電極１８とドレイン電極１５の間に配置され、
フィールドプレート電極１９は、絶縁膜１７上に形成され、かつ、ソース電極１４と電気的に接続され、
ゲート電極１８上部は、ソース電極１４側およびドレイン電極１５側に突出し、
フィールドプレート電極１９下端は、ゲート電極１８下端よりも下方に配置され、
フィールドプレート電極１９上端は、ゲート電極１９上部においてドレイン電極１５側に最も突出した部分よりも下方に配置されている電界効果トランジスタ。 （もっと読む）

【課題】過度な酸化により生じるナノワイヤの断線を防止できるナノワイヤトランジスタ及びその製造方法を提案する。
【解決手段】配線形成シリコン層４を酸化させて極めて細いナノワイヤ11を形成する際、シリコン窒化膜20を配線形成シリコン層４の上部となるシリコン酸化薄膜23に予め形成しておき、シリコン窒化膜20によって配線形成シリコン層４の酸化を抑制させつつ、ソース電極形成部12とドレイン電極形成部13とナノワイヤ11とを配線形成シリコン層４に形成するようにした。このように、配線形成シリコン層４が過度に酸化されることをシリコン窒化膜20により抑制させることで、所望の領域のみ酸化させることができ、かくして、過度に酸化されることにより生じるナノワイヤ11の断線を防止できる。 （もっと読む）

【課題】面積を縮小させることが出来、また歩留まりを向上させる半導体装置及びそれを用いた論理回路を提供すること。
【解決手段】第１トランジスタＴｒ１と第２トランジスタＴｒ２とが形成され、前記第１トランジスタＴｒ１はソース及びドレインとして機能する第１拡散層群１０３と、第１ゲート電極１０２と、第２ゲート電極１０４とを備え、前記第２トランジスタＴｒ２はソース及びドレインとして機能する第２拡散層群２０１と、電荷を蓄積可能な浮遊ゲート２０２と、第３ゲート電極２００とを備え第２ゲート電極２００は、前記第１トランジスタＴｒ１の閾値Ｖｔｈを制御可能とし、この第２ゲート電極１０４の電位は、前記浮遊ゲート２０２が蓄積する電荷量に応じた値である。 （もっと読む）

【課題】作製工程を複雑化させることなく、高集積化を実現することが可能な、ＤＲＡＭ混載の集積回路の提供。
【解決手段】ＤＲＡＭを有する集積回路であって、ＤＲＡＭには、薄膜トランジスタを備えたメモリセルが複数設けられており、薄膜トランジスタは、活性層と、活性層が有するチャネル形成領域を間に挟んで重なり合っている第１の電極及び第２の電極とを有しており、データに従って薄膜トランジスタのドレイン電圧を制御することで、チャネル形成領域における正孔の蓄積の有無を選択し、正孔の蓄積の有無を把握することでデータを読み出すことを特徴とする集積回路。 （もっと読む）

【課題】集積度が高くリソグラフィーコストが低いｎ型及びｐ型ＦＥＴの積層構造を有した半導体装置を提供すること。
【解決手段】半導体装置１００は、半導体基板１上にそれぞれ離隔しつつ列状に形成された第１グループの複数の柱状ゲート電極１０と、前記半導体基板１上であって前記第１グループの隣接する柱状ゲート電極１０間に形成された第１導電型の第１半導体層１２と、前記第１半導体層の上であって前記第１グループの隣接する柱状ゲート電極間に形成された第１絶縁層２０と、前記第１絶縁層２０の上であって前記第１グループの隣接する柱状ゲート電極１０間に形成された前記第１導電型と異なる第２導電型の第２半導体層１３とを備え、前記第１半導体層１２をチャネルとする前記第１導電型の第１ＭＯＳＦＥＴが形成され、前記第２半導体層１３をチャネルとする前記第２導電型の第２ＭＯＳＦＥＴが形成されている。 （もっと読む）

【課題】圧力センサとその製造方法において、従来よりも微小な領域の圧力を測定できるようにすること。
【解決手段】チャンネルとしてグラフェン層３を備えたトランジスタTRと、トランジスタTRのゲート５上に片方の端部が接続された圧電材料を含むナノワイヤ８とを有する圧電センサ１０による。 （もっと読む）

【課題】アクティブマトリクス型の液晶表示装置の画面の大面積化を可能とするゲート電
極とゲート配線を提供することを第１の課題とする。
【解決手段】同一基板上に表示領域と、表示領域の周辺に設けられた駆動回路と、を有し
、表示領域は、第１の薄膜トランジスタを有し、駆動回路は、第２の薄膜トランジスタを
有し、第１の薄膜トランジスタと第２の薄膜トランジスタは、リンがドープされたシリコ
ンでなるゲート電極を有し、ゲート電極は、チャネル形成領域の外側に設けられた接続部
でアルミニウムまたは銅を主成分とする層とタンタル、タングステン、チタン、モリブデ
ンから選ばれた少なくとも１種を主成分とする層とを有する配線と電気的に接続する。 （もっと読む）