【課題】歩留まりに優れた半導体装置を提供する。
【解決手段】ゲート電極１４０は素子形成領域１０４に形成されている。サイドウォール層１６０は、ゲート電極１４０の側壁を覆っている。拡散領域１７０は素子形成領域１０４に位置する基板１００に形成され、トランジスタ１１０のソース及びドレインとなる。絶縁層２００は、素子形成領域１０４上、及びゲート電極１４０上に形成されている。コンタクト２１０は絶縁層２００に形成され、拡散領域１７０に接続している。ゲート電極１４０のうちコンタクト２１０と隣に位置する部分は、サイドウォール層１６０より低く形成されている。絶縁層２００は、ゲート電極１４０のうちコンタクト２１０と隣に位置する部分上かつ、サイドウォール層１６０同士の間に形成されている間隙に埋設される。 （もっと読む）

【課題】急峻なＳ値特性を有するとともに、ソース／ドレイン領域が同じ導電型となる対称構造を有する電界効果トランジスタを提供する。
【解決手段】本実施形態による電界効果トランジスタは、半導体層と、前記半導体層に離間して設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域および前記ドレイン領域側の前記ゲート電極の少なくとも一方の側面に設けられた高誘電体のゲート側壁と、を備え、前記ソース領域および前記ドレイン領域は前記ゲート電極の対応する側面から離れている。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】チャネル領域に歪みを加える領域内の格子位置に存在する炭素量を多くすることができる半導体装置の製造方法を提供する。
【解決手段】半導体基板のうちゲート電極5両側にエクステンション領域7s、7d、ポケット領域8s、8dを形成し、ゲート電極５側面にサイドウォール9を形成し、半導体基板１のうちサイドウォール9、ゲート電極5から露出した領域をエッチングして凹部1s、1dを形成し、凹部1s、1d内に第３不純物を含む半導体層11s,11dを形成し、第１熱処理により第３不純物を活性化してゲート電極5の両側方にソース／ドレイン領域11s,11dを形成し、半導体層11s,11d内に炭素を有する第４不純物をイオン注入して半導体層11s,11dをアモルファス領域13s,13dとなし、第２熱処理によりアモルファス領域13s,13d内結晶の格子位置での炭素の結合性を高めてゲート電極5の両側方に歪発生領域14s,14dを形成する工程を有する。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】薄膜領域ＴＡ１中に第１の素子領域、第２の素子領域および第１の分離領域を有し、厚膜領域ＴＡ２中に第３の素子領域、第４の素子領域および第２の分離領域を有する半導体装置を次のように製造する。（ａ）絶縁層１ｂを介してシリコン層１ｃが形成された基板を準備する工程と、（ｂ）基板の第１の分離領域および第２の分離領域のシリコン層中に素子分離絶縁膜３を形成する工程と、を有するよう製造する。さらに、（ｃ）薄膜領域ＴＡ１にハードマスクを形成する工程と、（ｄ）ハードマスクから露出した、第３の素子領域および第４の素子領域のシリコン層上に、それぞれシリコン膜７を形成する工程と、（ｅ）第３の素子領域および第４の素子領域のシリコン膜７間に、素子分離絶縁膜１１を形成する工程と、を有するよう製造する。 （もっと読む）

【課題】 本発明は、メタルソース／ドレインを有するＭＯＳトランジスタにおいて、メタルソース／ドレインの位置制御且つショットキーバリアハイトの制御の両者を実現できる技術を提供することを課題とする。
【解決手段】 ＳＯＩ層上にゲート電極構造を形成する工程と、該ゲート電極構造をマスクにＳＯＩ層上に窒素添加Ｎｉ膜を成膜する工程と、窒素添加Ｎｉ膜上にＴｉＮ膜を形成する工程と、窒素雰囲気中でアニールしＳＯＩ層中にＭＯＳトランジスタのソース及びドレインとなるエピタキシャルＮｉＳｉ_２層を形成する工程と、ＴｉＮと残ったＮｉ膜を除去する工程と、該ゲート電極構造をマスクに該エピタキシャルＮｉＳｉ_２層中にＰイオンを注入する工程と、該Ｐイオンを活性化アニールする工程とを含むＭＯＳトランジスタの製造方法。 （もっと読む）

【課題】 ＴｉＣ膜を含む半導体構造を形成する方法を提供する。
【解決手段】 高誘電率（ｋ）の誘電体１４および界面層１２を含む積層体を基板１０の表面上に設けるステップと、Ｈｅによって希釈された炭素（Ｃ）源およびＡｒを含む雰囲気において、Ｔｉターゲットをスパッタすることにより、前記積層体上にＴｉＣ膜１６を形成するステップとを含む、半導体構造を形成する方法である。 （もっと読む）

【課題】メタルソース／ドレインを有する極薄SOIMOSトランジスタにおいて、ゲート電極／ゲート絶縁膜の側壁につけた保護膜エッジからゲートエッジまでソース／ドレインの位置の制御とショットキーバリアハイトの制御の両者が実現できるＭＯＳトランジスタの製造方法を提供する。
【解決手段】ＳＯＩ層上にゲート電極を形成する工程と、該ゲート電極の側面にスペーサーを形成する工程と、該ゲート電極及び該保護膜をマスクにＳＯＩ層上に窒素添加Ｎｉ膜を成膜する工程と該Ｎｉ膜上にＴｉＮ膜を形成する工程と、窒素中でアニールしＳＯＩ層中にソース及びドレインとなるエピタキシャルＮｉＳｉ_２層を形成する工程と、ＴｉＮと残ったＮｉ膜を除去する工程と、該ゲート電極及び該保護膜をマスクに該エピタキシャルＮｉＳｉ_２層中にＰイオンを注入する工程と、該Ｐイオンを活性化する工程とを含むＭＯＳトランジスタの製造方法。 （もっと読む）

【課題】トランジスタ領域におけるゲート間距離などのレイアウトに依存することなく、半導体層のチャネル領域に有効に応力を作用させることができる半導体装置を実現する。
【解決手段】ＭＯＳトランジスタを備える半導体装置の構成として、素子分離層４で素子分離されたトランジスタ領域を有する半導体層３と、トランジスタ領域で半導体層３の第１の面上にゲート絶縁膜５を介して形成されたゲート電極６と、トランジスタ領域で半導体層３の第１の面と反対側の第２の面上に形成された応力膜３１とを備え、応力膜３１は、シリサイド膜を用いて形成されている。
【選択図】図１３
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【課題】 半導体装置の小型化を実現する。
【解決手段】 第１の絶縁膜上に、島状の半導体層及び前記半導体層を囲む第２の絶縁膜を形成し、前記半導体層の上面と平面的に重なるようにして導電膜からなる抵抗素子（例えばポリシリコン抵抗素子）を配置する。 （もっと読む）

【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。 （もっと読む）

【課題】寄生バイポーラトランジスタのゲインを低下することにより、誤動作や動作特性の変動が少ない半導体装置及びその製造方法を得る。
【解決手段】シリコン層３の上面上には、シリコン酸化膜６が部分的に形成されている。シリコン酸化膜６上には、ポリシリコンから成るゲート電極７が部分的に形成されている。ゲート電極７の下方に存在する部分のシリコン酸化膜６は、ゲート絶縁膜として機能する。ゲート電極７の側面には、シリコン酸化膜８を挟んで、シリコン窒化膜９が形成されている。シリコン酸化膜８及びシリコン窒化膜９は、シリコン酸化膜６上に形成されている。ゲート長方向に関するシリコン酸化膜８の幅Ｗ１は、シリコン酸化膜６の膜厚Ｔ１よりも大きい。 （もっと読む）

【課題】低電圧領域として使用されるＳＯＩ型ＭＩＳＦＥＴと、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても半導体装置全体を縮小でき、更にプロセスが複雑化することなく作製できる半導体装置と製造方法を提供する。
【解決手段】単結晶半導体基板1、単結晶半導体基板から薄い埋め込み絶縁膜4で分離された薄い単結晶半導体薄膜（ＳＯＩ層）3を持つＳＯＩ基板を用い、ＳＯＩ型ＭＩＳＦＥＴ100およびバルク型ＭＩＳＦＥＴ200のウエル拡散層領域6と、ドレイン領域9、11、14、16と、ゲート絶縁膜5と、ゲート電極20とを同一工程にて形成する。バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。 （もっと読む）

【課題】トンネルトランジスタにおいて、その寄生容量を低減したゲート電極を提供する。
【解決手段】ゲート絶縁膜２０１を介して形成されたゲート電極２０２を挟むように形成された、第１導電型のソース領域１２１及び前記第１導電型とは逆導電型の第２導電型のドレイン領域１２２と、基板１０１内において前記ソース領域１２１と前記ドレイン領域１２２との間に形成された、第２導電型のチャネル領域１２３とを備える。そして、前記ゲート絶縁膜２０１は、前記ソース領域上に位置し、チャネル幅方向に平行な第１のエッジＥ１と、前記チャネル領域上又は前記ソース領域上に位置し、チャネル幅方向に平行な第２のエッジＥ２とを有し、第１の膜厚を有する第１の絶縁膜部分を有する。さらに、前記ゲート絶縁膜２０１は、前記第１の絶縁膜部分に対して前記ドレイン領域側に位置し、前記第１の膜厚よりも厚い第２の膜厚を有する第２の絶縁膜部分を有する。 （もっと読む）

【課題】ｐｎ接合におけるリーク電流を抑制する。
【解決手段】Ｎ⁻型半導体層１０と、シリサイド層２０ｓがその表面に形成されたＰ⁻型半導体層２０とが、絶縁体９上に形成される。半導体層１０にはＰＭＯＳトランジスタを、半導体層２０にはＮＭＯＳトランジスタを、それぞれ形成することができる。半導体層１０，２０がｐｎ接合Ｊ５０ａを形成する場合、これはシリサイド層２０ｓの端部から近く、結晶欠陥が小さい位置に存在するので、ここにおけるリーク電流は非常に小さい。半導体層１０，２０が形成するｐｎ接合は、シリサイド層２０ｓの端部から２μｍ以下の距離にあることが望ましい。 （もっと読む）

【課題】低電圧領域として使用されるＳＯＩ型ＭＩＳＦＥＴと、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても半導体装置全体を縮小でき、更にプロセスが複雑化することなく作製できる半導体装置と製造方法を提供する。
【解決手段】単結晶半導体基板1、単結晶半導体基板から薄い埋め込み絶縁膜4で分離された薄い単結晶半導体薄膜（ＳＯＩ層）3を持つＳＯＩ基板を用い、ＳＯＩ型ＭＩＳＦＥＴ100およびバルク型ＭＩＳＦＥＴ200のウエル拡散層領域6と、ドレイン領域9、11、14、16と、ゲート絶縁膜5と、ゲート電極20とを同一工程にて形成する。バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。 （もっと読む）

【課題】フィン高さの改良を図れるフィンの形成方法を提供すること。
【解決手段】実施形態のフィン形成の方法は、まず、半導体基板上に多層構造を形成する。前記半導体構造は、前記半導体基板上の第１の層、前記第１の層上の第２の層および前記第２の層上の第３の層を具備する。次に、前記半導体基板および前記半導体構造の複数の部分からなる複数のフィンを形成するために、前記半導体基板の複数の上部および前記半導体構造の複数の部分を除去する。次に、前記第２の層および前記第３の層の酸化速度を前記第１の層よりも酸化速度よりも小さくしながら、前記第１の層を選択的に酸化する。次に、前記選択的な酸化の後に前記複数のフィン間の空隙を絶縁材料で充填する。そして、フィンを露出させるために少なくとも前記絶縁材料の一部をリセスし、前記フィンの少なくとも一つの側面または前記フィンの上面をチャネル領域にする。 （もっと読む）

【課題】照射された水素イオンの単結晶半導体基板からの脱離を抑制する。
【解決手段】半導体基板中に炭素イオンを照射し、当該炭素イオンが照射された半導体基板中に、水素イオンを照射することにより、当該半導体基板中に脆化領域を形成し、当該半導体基板の表面及びベース基板の表面を対向させ、接触させることにより、当該半導体基板及び当該ベース基板を貼り合わせ、貼り合わせた当該半導体基板及び当該ベース基板を加熱し、当該脆化領域において分離させることにより、当該ベース基板上に半導体層を形成するＳＯＩ基板の作製に関する。 （もっと読む）

【課題】さらなるＤＲＡＭの大記憶容量化を図る。
【解決手段】半導体記憶装置が、単結晶半導体材料を含む基板の一部を有する駆動回路と、当該駆動回路上に設けられる多層配線層と、当該多層配線層上に設けられるメモリセルアレイ層とを有する。すなわち、当該半導体記憶装置においては、駆動回路と、メモリセルアレイとが重畳して設けられる。したがって、単結晶半導体材料を含む基板に駆動回路及びメモリセルアレイを同一平面に設ける場合と比較して、当該半導体記憶装置の集積度を高めることが可能となる。 （もっと読む）

【課題】集積回路の動作速度の向上に有利な技術を提供する。
【解決手段】ｎ型トランジスタおよびｐ型トランジスタがシリコンの（５５１）面に形成された半導体装置において、前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが前記ｐ型トランジスタの拡散領域に接触するシリサイド層の厚さよりも薄い。 （もっと読む）