【課題】 本発明は、メタルソース／ドレインを有するＭＯＳトランジスタにおいて、メタルソース／ドレインの位置制御且つショットキーバリアハイトの制御の両者を実現できる技術を提供することを課題とする。
【解決手段】 ＳＯＩ層上にゲート電極構造を形成する工程と、該ゲート電極構造をマスクにＳＯＩ層上に窒素添加Ｎｉ膜を成膜する工程と、窒素添加Ｎｉ膜上にＴｉＮ膜を形成する工程と、窒素雰囲気中でアニールしＳＯＩ層中にＭＯＳトランジスタのソース及びドレインとなるエピタキシャルＮｉＳｉ_２層を形成する工程と、ＴｉＮと残ったＮｉ膜を除去する工程と、該ゲート電極構造をマスクに該エピタキシャルＮｉＳｉ_２層中にＰイオンを注入する工程と、該Ｐイオンを活性化アニールする工程とを含むＭＯＳトランジスタの製造方法。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタの製造方法に関するものである。
【背景技術】
【０００２】
MOSトランジスタの性能向上は、素子の微細化により実現されてきた。ゲート長が30nm以下のナノメータスケールのMOSトランジスタにおいて、短チャネル効果を抑制するため、従来のバルクSi基板から極薄のSOI基板に置き換える必要がある。さらに、ソース／ドレイン部分の寄生抵抗を下げるため、従来のpn接合から、メタルソース／ドレインへ置き換える必要がある。
【０００３】
次世代のMOSトランジスタは、極薄のSOI基板に素子を作製し、極薄SOI層中にメタルソース／ドレインを有する構造となる。つまり、メタルソース／ドレインを有する極薄SOI MOSトランジスタとなる。
メタルソース／ドレインは、メタルとシリコンを反応させたメタルシリサイドが有望である。メタルシリサイドは、これまでのプロセスとも親和性が高く、さらに、低温でメタルシリサイドを形成できるので、プロセスを低温化できるメリットがある。一方、メタルシリサイド形成において、メタルとシリコンの反応が早く、その制御が難しい課題もある。極薄SOI層中にメタルシリサイドを形成する場合、バルクSiに比べ反応するSi量が限定されるので、Si量が少ない極薄のSOI層中でメタルシリサイドの位置制御が重要な課題となる。
【０００４】
非特許文献１では、メタルシリサイドにSi基板との格子ミスマッチが小さいエピタキシャルNiSi₂を用いている。シリサイドアニール時間を変化させることにより、SOI層中でエピタキシャルNiSi₂の成長を、縦方向（<100>方向）、そして、横方向（<111>方向）でそれぞれ制御できることを報告している。このエピタキシャルNiSi₂成長を用いた位置制御は、接合制御技術として期待できる。
【０００５】
しかし、エピタキシャルNiSi₂成長を利用した接合位置制御は、位置は制御できるが、ショットキーバリアハイトが高く、MOSトランジスタのソース/ドレインとして十分に機能しない課題がある。
【０００６】
メタルシリサイドにおいてショットキーバリアハイトを制御、低減する方法としては、
（１）Ｙ、Ｅｒ、Ｙｂなどの元素添加（非特許文献２参照）
（２）ドーパント偏析による（シリサイド形成前にイオン注入）（非特許文献３参照）
が提案されているが、次のような問題点がある。
【０００７】
（１）では、Ｙ、Ｅｒ、Ｙｂなどの元素添加によりショットキーバリアハイトの制御が可能であるが、相分離しショットキーバリアハイトが変化する。
（２）では、シリサイド形成前のイオン注入によるショットキーバリアハイト制御の場合、雪かき効果によるショットキーバリアハイト制御となり、その精密な制御が困難である。
極薄SOI層中においてメタルシリサイドの位置制御を行い且つショットキーバリアハイトを精密に制御できる技術はまだ確立されていない。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】第５７回応用物理学関係連合講演会 講演予稿集17a-D-5（２０１０春）
【非特許文献２】IEDM Tech.Dig., p. 135, 2007.
【非特許文献３】2004 Symp.on VLSI Tech. Dig., p. 168, 2004.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、メタルソース／ドレインを有するＭＯＳトランジスタにおいて、メタルソース／ドレインの位置制御且つショットキーバリアハイトの制御の両者を実現できる技術を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記の課題は、以下のＭＯＳトランジスタの製造方法によって解決される。
ＳＯＩ層上にゲート電極構造を形成する工程と、該ゲート電極構造をマスクにＳＯＩ層上に窒素添加Ｎｉ膜を成膜する工程と、窒素添加Ｎｉ膜上にＴｉＮ膜を形成する工程と、窒素雰囲気中でアニールしＳＯＩ層中にＭＯＳトランジスタのソース及びドレインとなるエピタキシャルＮｉＳｉ_２層を形成する工程と、ＴｉＮと残ったＮｉ膜を除去する工程と、該ゲート電極構造をマスクに該エピタキシャルＮｉＳｉ_２層中にＰイオンを注入する工程と、該Ｐイオンを活性化アニールする工程とを含むＭＯＳトランジスタの製造方法。
【発明の効果】
【００１１】
本発明によれば、エピタキシャルNiSi₂ソース／ドレインの形成時のアニール時間を変化させ、さらに、Ｐイオン注入を行うことにより、ＭＯＳトランジスタの接合位置制御とショットキーバリアハイトを制御することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施の形態における製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図２】図１に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図３】図２に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図４】図３に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図５】図４に続く製造工程中のＭＯＳトランジスタの要部を模式的に示す断面図である。
【図６】別に作製したＭＯＳトランジスタの断面TEM像を示す説明図である。
【図７】電子線回折像と各面の長さを示す説明図である。
【図８】ドーパント注入前のＭＯＳトランジスタのドレイン電流−ゲート電圧特性を示す説明図である。
【図９】ドーパント注入後のＭＯＳトランジスタのドレイン電流−ゲート電圧特性を示す説明図である。
【図１０】Ｐイオン注入ドーズ量とショットキー抵抗の関係を示す説明図である。
【図１１】Ｐイオン注入ドーズ量とショットキーバリアハイト（Φ_Bn）の関係を示す説明図である。
【図１２】ＭＯＳトランジスタの飽和ドレイン電流（I_{D Sat}）とゲート長の関係を示す説明図である。
【図１３】各ゲート長のＭＯＳトランジスタにおけるI_{D Sat}とΦ_Bnの関係を示す説明図である。
【図１４】ゲート長90nmのＭＯＳトランジスタにおけるI_{D Sat}とΦ_Bnの関係（実測値とシミュレーションの比較）を示す説明図である。
【発明を実施するための形態】
【００１３】
以下、図１〜５にしたがって本発明に係るＭＯＳトランジスタの製造方法の一例を説明する。
基板上にＢＯＸを介してSOI層を形成したＳｉ基板を用意し、図１に示すように、極薄SOI層を素子分離するため、レジストでパターニングを行い、ドライエッチングによりメサ加工を行う。
次に、図２に示すように、ゲート絶縁膜（SiO₂膜）とゲート電極（Poly-Si）を形成する。その後、図３に示すように、電子ビーム描画装置でゲート描画を行い、ゲート加工を行う。図４に示すように、ゲート加工後、残ったゲート絶縁膜を1%ふっ酸溶液で除去する。
【００１４】
次に、窒素添加したNi膜をスパッタ法で形成する。その後、キャップ膜のTiN膜をスパッタ法で形成する。次に急速加熱アニール法を用いて、500℃、N₂雰囲気で1〜300分アニールを行いSOI層中にNiSi₂からなるメタルソース／ドレインを形成する。
その後、HSO₄/H₂O₂溶液でキャップ膜のTiNと未反応なNi膜を除去する。次に基板全面に減圧CVD法でSiO₂膜の形成を行う。次に、図５に示すように、Ｐ（燐）イオンを注入して、その後、600℃、N₂雰囲気で30分アニールを行い、不純物の活性化を行う。
【００１５】
図６に別に作製したSOI MOSトランジスタの断面TEM像を示す。今回作製した厚さ6nmと非常に薄いSOI層中にNiSi₂が精密に形成されていることが分かる。
さらに、図７に電子線回折像と各面の間隔を示す。メタルソース／ドレインとチャネル部分の電子線回折像から、SOI層中に形成されたエピタキシャルNiSi₂は、Si基板との格子ミスマッチ1.1 %以下と小さいことが分かった。
【００１６】
図８にドーパント注入前のドレイン電流−ゲート電圧特性を示す。ドーパントを導入しない場合、ゲート長が40nm〜1μmと変化したとしても、通常の反転領域でトランジスタ動作が見られない。シリサイド形成アニール時間を変化させ、接合位置を動かしたとしても、同様な結果となる。
次に、ドーパントを導入した場合、図９に示すように、通常の反転領域で正常なトランジスタ動作が観測される。この結果から分かるように、Ｐイオンを導入にすることにより、正常なソース／ドレインとして機能していることが分かる。
【００１７】
次に、シリサイドアニール時間１分の時のＰイオン注入ドーズ量を変化させた時、エピタキシャルNiSi₂ソース／ドレインのショットキーバリアハイトとショットキー抵抗に及ぼす影響を評価した結果を図１０と図１１に示す。さらに、この時のMOSトランジスタの電気特性に及ぼす影響を図１２〜図１４に示す。
【００１８】
図１０にＰイオン注入ドーズ量とΦ_Bnの関係を示す。注入ドーズ量によりΦ_Bnが変化し、ドーズ量が増えるとΦ_Bnが低下する。次に、図１１に示すように、イオン注入ドーズ量が増えるとR_Schottkyが低減する。
つまり、これらの結果から、Φ_BnとR_Schottky共にＰイオン注入ドーズ量で制御できることが分かる。
【００１９】
図１２にMOSトランジスタの飽和ドレイン電流（I_{D Sat}）とゲート長の関係を示す。
図１３に各ゲート長におけるI_{D Sat}とΦ_Bnの関係を示す。いずれのΦ_Bnにおいてもゲート長の微細化と共にI_{D Sat.}が増加することが分かる。Φ_Bn低減によりI_{D Sat.}が増加する、ゲート長が小さくなるとその変化が顕著になる。ショットキー抵抗が下がり、ドレイン電流増加による電圧降下が増えたためである。
【００２０】
図１４にゲート長90nmのMOSトランジスタにおけるI_{D Sat}とΦ_Bnの関係（実測値とシミュレーションの比較）を示す。シミュレーション結果は実験値とおおむね再現できており、極限のオーミックレベルまでΦ_Bnを0.1eV以下に低減しても、I_{D Sat.}の増加が予測される。
本発明に係るＭＯＳトランジスタの製造方法が従来のＭＯＳトランジスタの製造方法に比べ、エピタキシャルNiSi₂構造を維持しながら、接合位置とドーパント量によりΦ_Bnを精密に制御できる点が優れている。
【００２１】
なお、上記の実施例は、あくまでも本発明の理解を容易にするためのものであり、この実施例に限定されるものではない。すなわち、本発明の技術思想に基づく変形、他の態様は、当然本発明に包含されるものである。

【特許請求の範囲】
【請求項１】
ＳＯＩ層上にゲート電極構造を形成する工程と、該ゲート電極構造をマスクにＳＯＩ層上に窒素添加Ｎｉ膜を成膜する工程と、窒素添加Ｎｉ膜上にＴｉＮ膜を形成する工程と、窒素雰囲気中でアニールしＳＯＩ層中にＭＯＳトランジスタのソース及びドレインとなるエピタキシャルＮｉＳｉ_２層を形成する工程と、ＴｉＮと残ったＮｉ膜を除去する工程と、該ゲート電極構造をマスクに該エピタキシャルＮｉＳｉ_２層中にＰイオンを注入する工程と、該Ｐイオンを活性化アニールする工程とを含むＭＯＳトランジスタの製造方法。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【公開番号】特開２０１２−１９０８６０（Ｐ２０１２−１９０８６０Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５０９０７（Ｐ２０１１−５０９０７）
【出願日】平成２３年３月９日（２０１１．３．９）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り　平成２２年１２月１５日　独立行政法人産業技術総合研究所主催の「２０１０年　半導体ＭＩＲＡＩプロジェクト成果報告会」において文書をもって発表
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度独立行政法人新エネルギー・産業技術総合開発機構委託研究「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト／次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト（一般会計）／新構造極限ＣＭＯＳトランジスタ関連技術開発」産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】