【課題】ゲート電極に注入された不純物に起因するゲートリークを低減させる。
【解決手段】ゲート電極１４が形成されたアクティブ領域による被覆率が５０％以上かつその面積が０．０２ｍｍ^２以上の領域において、多結晶シリコン膜１４´に炭素１５を導入してから、多結晶シリコン膜１４´にリン１６を導入し、多結晶シリコン膜１４´をパターニングすることにより、ゲート絶縁膜１３上にゲート電極１４を形成する。 （もっと読む）

【課題】ポリシリコンゲート電極の意図しないフルシリサイド化を防止する。
【解決手段】基板１７上に、ゲート絶縁膜１２およびシリコン層１０をこの順に積層した積層体（１０、１２）を形成する工程と、積層体（１０、１２）の側壁沿いにＳｉＮ膜を有するオフセットスペーサ１３を形成する工程と、その後、シリコン層１０の上面を、薬液を用いて洗浄する工程と、その後、少なくともシリコン層１０の上面を覆う金属膜１９を形成する工程と、その後、加熱する工程と、を有し、オフセットスペーサ１３が有するＳｉＮ膜は、ＡＬＤ法を用いて４５０℃以上で成膜されたＳｉＮ膜、または、１Ｇｐａ以上の引張／圧縮応力を有するＳｉＮ膜であり、前記薬液は、重量比率で、ＨＦ／Ｈ_２Ｏ＝１／１００以上であるＤＨＦ、または、バッファードフッ酸である半導体装置の製造方法を提供する。 （もっと読む）

【課題】 フィン型ＭＩＳトランジスタ、プレーナ型ＭＩＳトランジスタ及び抵抗素子を集積化した半導体装置において、的確な製造方法を提供する。
【解決手段】 フィン部１０ａを形成する工程と、フィン部の側面に第１のゲート絶縁膜１４及び第１のゲート電極膜１５を形成する工程と、フィン部並びにフィン部の側面に形成された第１のゲート絶縁膜及び第１のゲート電極膜を囲み、第１のゲート電極膜に接する半導体導電部１６ａを形成する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、第２のゲート絶縁膜２０及び第２のゲート電極膜２１を形成する工程と、半導体導電部上及び抵抗素子形成領域に形成された第２のゲート絶縁膜及び第２のゲート電極膜を除去する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、抵抗素子用の半導体膜を形成する工程とを備える。 （もっと読む）

【課題】横方向延伸を減少し、素子サイズを小さくすることができる半導体装置を提供する。
【解決手段】半導体基板上に延伸し、ＳＴＩ領域を間に有する第１および第２のフィンを形成する。ＳＴＩ領域の上面と第１および第２のフィンの上面の間の寸法を第１の高さとし、ＳＴＩ領域の第１と第２のフィンとの間の間隙内に誘電材料を堆積し、ＳＴＩ領域の上面上に上面を有して、誘電材料の上面と第１および第２のフィンの上面との寸法を第２の高さとし、第２の高さは、第１の高さより低くなるように誘電材料を堆積した後、第１および第２のフィン上でそれぞれ誘電体の上方に、第１および第２のフィン延伸をエピタキシャル成長で形成する。 （もっと読む）

【課題】トンネルＦＥＴの閾値ばらつきの抑制をはかる。
【解決手段】Ｓｉ_1-x Ｇｅ_x （０＜ｘ≦１）の第１の半導体層１３上にゲート絶縁膜２１を介して形成されたゲート電極２２と、Ｇｅを主成分とする第２の半導体と金属との化合物で形成されたソース電極２４と、第１の半導体と金属との化合物で形成されたドレイン電極２５と、ソース電極２４と第１の半導体層１３との間に形成されたＳｉ薄膜２６とを具備した半導体装置であって、ゲート電極２２に対しソース電極２４のゲート側端部とドレイン電極２５のゲート側端部とは非対称の位置関係にあり、ドレイン電極２５のゲート側の端部の方がソース電極２４のゲート側の端部よりも、ゲート電極２２の端部からゲート外側方向に遠く離れている。 （もっと読む）

【課題】貼り合わせＳＯＩ基板を使用せずに、容易なプロセスにより、高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】ｐ型のＳｉ基板１上に、一部に空孔４を有するシリコン酸化膜２が設けられ、空孔４を挟んでシリコン酸化膜２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられ、シリコン窒化膜３により素子分離されている。空孔４に自己整合して、ＳＯＩＣ基板５上にゲート酸化膜１０を介してゲート電極１１が設けられ、ゲート電極１１の側壁にサイドウォール１２が設けられ、ＳＯＩＣ基板５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ型ソースドレイン領域（６、９）が設けられ、ｎ型ソースドレイン領域には、バリアメタル１５を有する導電プラグ１６を介してバリアメタル１８を有するＣｕ配線１９が接続されている構造からなるＮチャネルのＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】低容量且つ高温特性が良好な素子分離領域を有する高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】半導体基板１にウエル領域２が設けられ、ウエル領域２内には上部、下部及び側面にシリコン酸化膜３を有し、内部が空孔４に形成されたトレンチ素子分離領域が選択的に設けられ、トレンチ素子分離領域により画定されたウエル領域２が設けられた半導体基板１上にゲート酸化膜９を介してゲート電極１０が設けられ、ゲート電極１０の側壁にサイドウォール１１が設けられ、ウエル領域２が設けられた半導体基板１には、ゲート電極１０に自己整合して低濃度のソースドレイン領域（６、７）及びサイドウォール１１に自己整合して高濃度のソースドレイン領域（５、８）が設けられ、高濃度のソースドレイン領域にはそれぞれバリアメタル１４を有する導電プラグ１５を介してバリアメタル１７を有する配線１８が接続されている構造からなるＭＩＳ電界効果トランジスタ。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得るとともに、ここに提示される更なる構造及び方法は、更なる利益を生み出すように単独あるいはＤＤＣとともに使用され得る。
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幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】高誘電率ゲート絶縁膜を備える半導体装置の閾値電圧を適切に制御すること。
【解決手段】半導体装置の形成方法は、仕事関数メタルを含むダミーメタルゲート層をベース絶縁膜の直上に形成することと、アニーリングによって仕事関数メタルをベース絶縁膜中に拡散させることと、ウェットエッチングによってダミーメタルゲート層を除去することと、ベース絶縁膜２１１、２１２上に高誘電率ゲート絶縁膜２１３、２１３を形成することと、高誘電率ゲート絶縁膜２１３上にメタルゲート２１４、２１５を形成することと、を含む。 （もっと読む）

【課題】比誘電率が高くリーク電流の少ない絶縁膜を提供する。
【解決手段】基板と、前記基板上に形成されたソース電極、ドレイン電極、及びゲート電極と、前記ゲート電極に所定の電圧を印加することによりソース電極とドレイン電極との間にチャネルが形成される半導体層を有し、前記ゲート電極と前記半導体層の間にゲート絶縁層と、を備え、前記ゲート絶縁層は、アルカリ土類金属の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含むアモルファス複合金属酸化物絶縁膜により形成されていることを特徴とする電界効果型トランジスタを提供することにより上記課題を解決する。 （もっと読む）

【課題】側面に（１１０）面が形成されたＧｅ若しくはＳｉＧｅのフィン構造を実現することができ、ＦｉｎＦＥＴ等の素子特性の向上に寄与する。
【解決手段】Ｇｅ若しくはＳｉＧｅのフィン構造部を有する半導体装置であって、Ｓｉ基板１０の表面部に、一方向に長いストライプ領域を挟むように埋め込み形成され且つ基板表面よりも高い位置まで形成された素子分離絶縁膜１２と、ストライプ領域上に形成され、且つ最上面が前記素子分離絶縁膜の最上面よりも低い位置にあるＳｉＧｅバッファ層１４と、バッファ層１４上に形成され、該層１４よりも一方向と直交する方向の幅が狭く基板面と垂直な（１１０）面を有するＧｅフィン構造１６と、を備えた。 （もっと読む）

【課題】 ＭＯＳトランジスタを備える半導体素子を提供する。
【解決手段】 半導体素子は、半導体基板の所定領域に形成されて活性領域を区画する素子分離膜を有する。第１活性領域９ａ及び第２活性領域９ｂは（１００）面の中心上面９ｔ及び中心上面９ｔから素子分離膜１４に向けて延びる傾斜エッジ面９ｅを有する。第１活性領域９ａ及び第２活性領域９ｂの中心上面９ｔ及び傾斜エッジ面９ｅは第１半導体パターン１５ａ及び第２半導体パターン１５ｂで覆われる。第１半導体パターン１５ａ及び第２半導体パターン１５ｂは中心上面９ｔに平行な（１００）面の平坦な上面１５ｔ及び平坦な上面に実質的に垂直な側壁１５ｓを有する。第１半導体パターン１５ａ及び第２半導体パターン１５ｂの上部を通って側壁に交差する方向に第１ゲートパターン２６ａ及び第２ゲートパターン２６ｂが配置される。 （もっと読む）

量子井戸トランジスタは、ゲルマニウムの量子井戸チャネル領域を有する。シリコンを含有したエッチング停止領域が、チャネル近くへのゲート誘電体の配置を容易にする。ＩＩＩ−Ｖ族材料のバリア層がチャネルに歪みを付与する。チャネル領域の上及び下の傾斜シリコンゲルマニウム層によって性能が向上される。複数のゲート誘電体材料によって、ｈｉｇｈ−ｋ値のゲート誘電体の使用が可能になる。
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【課題】基板中に形成されたトレンチ中に、単結晶のゲルマニウムまたはシリコンゲルマニウムを形成する改良された方法を提供する。
【解決手段】誘電体分離３（例えばＳＴＩ）を有する基板１を準備する工程と、基板材料１（例えばＳｉ）のトレンチエッチング４を行う工程と、トレンチ４内への充填層５（例えばＧｅ）の選択成長を行う工程と、略溶融温度での充填層６の加熱により、充填層５（例えばＧｅ）の再結晶化７により達成される。 （もっと読む）

半導体へテロ構造内に形成されたデバイスへの低抵抗自己整合コンタクトを供する方法が開示されている。当該方法はたとえば、III-V族及びSiGe/Ge材料系において作製される量子井戸トランジスタのゲート、ソース、及びドレイン領域へのコンタクトを形成するのに用いられてよい。ゲートへのソース/ドレインコンタクト間に比較的大きな空間を生成してしまう従来のコンタクト作製処理の流れとは異なり、当該方法により供されたソースとドレインのコンタクトは自己整合され、各コンタクトは、ゲート電極に対して位置合わせされ、かつ、スペーサ材料を介して前記ゲート電極から分離される。
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非平面（ノンプレーナ）ゲルマニウム量子井戸構造を形成する技術が開示される。量子井戸構造は、ＩＶ族又はＩＩＩ−Ｖ族の半導体材料を用いて実現されることができ、ゲルマニウムフィン構造を含む。一例において、非平面量子井戸デバイスが提供され、このデバイスは、基板（例えば、シリコン上にＳｉＧｅ又はＧａＡｓのバッファを有する）と、ＩＶ族又はＩＩＩ−Ｖ族材料のバリア層（例えば、ＳｉＧｅ、ＧａＡｓ又はＡｌＧａＡｓ）と、ドーピング層（例えば、デルタ／変調ドープされる）と、アンドープのゲルマニウム量子井戸層とを有する量子井戸構造を含む。アンドープのゲルマニウムフィン構造が量子井戸構造内に形成され、該フィン構造上に頂部バリア層が堆積される。ゲートメタルが、フィン構造を横切って堆積される。ドレイン／ソース領域がフィン構造のそれぞれのエンドに形成され得る。
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サブストレートとサブストレートの上に形成された半導体ボディを有する半導体デバイスである。半導体ボディはソース領域とドレイン領域を有している。ソース領域、ドレイン領域、またはその組み合わせは、第一の側面、第二の側面、及び上面を有している。第一の側面は第二の側面と向かい合っており、上面は底面と向かい合っている。ソース領域、ドレイン領域、またはその組み合わせは、実質的に全ての第一の側面の上に、実質的に全ての第二の側面の上に、そして上面の上に、形成されたメタル層を有している。
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本発明の実施例として、半導体装置上のエピタキシャル領域を示した。ある実施例では、エピタキシャル領域は、成膜−エッチングプロセスを経て基板に成膜される。周期的な成膜−エッチングプロセスの間に、スペーサの下側に形成されるキャビティは、エピタキシャルキャップ層によって埋め戻される。エピタキシャル領域およびエピタキシャルキャップ層は、チャネル領域での電子移動度を改善し、短チャネル効果が抑制され、寄生抵抗が低下する。
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制御されたチャネル歪みおよび接合抵抗を有するＮＭＯＳトランジスタ、およびその製造方法が、本明細書で提供される。いくつかの実施形態において、ＮＭＯＳトランジスタを形成するための方法は、（ａ）ｐ型シリコン区域を有する基板を準備すること、（ｂ）ｐ型シリコン区域の上にシリコンシード層を堆積すること、（ｃ）シリコン、シリコンおよび格子調整元素またはシリコンおよびｎ型ドーパントを備えるシリコン含有バルク層をシリコンシード層の上に堆積すること、（ｄ）（ｃ）で堆積されたシリコン含有バルク層に欠けている格子調整元素またはｎ型ドーパントのうちの少なくとも１つをシリコン含有バルク層の中に注入すること、（ｅ）（ｄ）の注入の後、シリコン含有バルク層をエネルギービームを用いてアニールすることを含むことができる。いくつかの実施形態において、基板は、その中に画定されたソース／ドレイン区域を有する、部分的に製造されたＮＭＯＳトランジスタデバイスを備えることができる。
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