【課題】チャネル領域に歪みを印加することによりデバイス特性を改善した半導体装置を提供すること。
【解決手段】第一半導体からなる半導体基板１と、半導体基板１上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極３と、ゲート絶縁膜２を介したゲート電極３下のチャネル領域４と、チャネル領域４に隣接する不純物原子が注入されたソース／ドレイン拡散層領域５，６と、を有し、ソース／ドレイン拡散層領域５，６に第一半導体と格子定数の異なる第二半導体の結晶からなる一軸歪み誘発層７を含み、一軸歪み誘発層７の底部と半導体基板１との界面で格子不整合が起こっており、一軸歪み誘発層７を形成した際に生じる半導体基板１との格子整合に起因する歪みが緩和している。 （もっと読む）

【課題】素子分離構造の面積を増大させることなく、素子分離構造の表面の後退量を低減させる。
【解決手段】半導体基板１１の表面よりも低い位置に埋め込み絶縁層１２を埋め込み、埋め込み絶縁層１２と材料の異なるキャップ絶縁層１３を半導体基板１１と埋め込み絶縁層１２と間の段差１２ａの肩の部分にかからないようにして埋め込み絶縁層１２上に形成する。 （もっと読む）

【課題】ＥＯＴの増大及びキャリア移動度の低下を抑制しつつ、半導体基板表面に形成されている酸化膜と高誘電率絶縁膜との界面に、しきい値電圧を低減する電気双極子を形成可能な金属を添加する。
【解決手段】半導体基板１００上にゲート絶縁膜１４０を介してゲート電極１５０が形成されている。ゲート絶縁膜１４０は、酸素含有絶縁膜１０１と、第１の金属を含む高誘電率絶縁膜１０２とを有する。高誘電率絶縁膜１０２は、第１の金属とは異なる第２の金属をさらに含む。高誘電率絶縁膜１０２における第２の金属の組成比が最大になる位置は、高誘電率絶縁膜１０２と酸素含有絶縁膜１０１との界面及び高誘電率絶縁膜１０２とゲート電極１５０との界面のそれぞれから離れている。 （もっと読む）

【課題】 非対称型半導体デバイス、及びその製造の際にスペーサ・スキームを用いる方法を提供する
【解決手段】 高ｋゲート誘電体の表面上に配置された非対称型ゲート・スタックを含む半構造体が提供される。非対称型ゲート・スタックは、第１の部分と第２の部分とを含み、第１の部分は、第２の部分とは異なる閾値電圧を有する。本発明の非対称型ゲート・スタックの第１の部分は、下から上に、閾値電圧調整材料及び少なくとも第１の導電性スペーサを含み、本発明の非対称型ゲート・スタックの第２の部分は、ゲート誘電体の上の少なくとも第２の導電性スペーサを含む。幾つかの実施形態において、第２の導電性スペーサは、下にある高ｋゲート誘電体と直接接触しており、他の実施形態においては、第１及び第２の導電性スペーサは、前記閾値電圧調整材料と直接接触している。 （もっと読む）

【課題】 トランジスタのスイッチング速度低下を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】 本発明では、半導体基板１００上にゲート絶縁膜１０４を形成する工程と、ゲート絶縁膜１０４上に金属膜１０７を形成する工程と、金属膜１０７上に金属シリコン化合物膜１０８を連続して堆積する工程と、金属シリコン化合物膜１０８上にシリコン膜１１０を形成する工程と、金属膜１０７、金属シリコン化合物膜１０８及びシリコン膜１１０を加工する工程と、を備える。 （もっと読む）

【課題】所望のＭＯＳトランジスタのみにチャネル領域に引っ張り応力を印加してキャリア移動度を向上させ、且つ、製造工程の複雑化を抑える。
【解決手段】シリコン基板１０上にｎＭＯＳトランジスタのゲート絶縁膜１３およびゲート電極１４を非単結晶シリコンで形成し、ゲート電極１４をマスクとして例えばＡｓやＳｂ等の比較的質量数が大きい（質量数７０以上）ｎ型ドーパントを注入することで、ｎＭＯＳトランジスタのソースドレイン領域を形成する。それにより、ゲート電極１４は非晶質化する。そして、ゲート電極１４が再結晶化する温度（約５５０℃）以下の温度条件でゲート電極１４を覆うようにシリコン酸化膜４０を形成し、その後１０００℃程度の加熱処理を行う。それにより、ゲート電極１４内に強い圧縮応力が残留すると共に、その下のチャネル領域には強い引っ張り応力が印加され、当該ｎＭＯＳトランジスタのキャリア移動度は向上する。 （もっと読む）

【課題】Ｇｅを含むチャネル形成領域を有する電界効果トランジスタにおいて、基板リーク電流を低減する。
【解決手段】半導体装置１５０は、Ｇｅを含む第１導電型の第１の半導体領域１０１と、第１の半導体領域１０１上にゲート絶縁膜１２１を介して形成されたゲート電極１２２と、第１の半導体領域１０１におけるゲート電極１２２の両側方に形成された第２導電型の拡散領域１０７と、第１の半導体領域１０１と拡散領域１０７との間に形成された第１導電型の第２の半導体領域１０８とを備える。第２の半導体領域１０８は、第１の半導体領域１０１におけるゲート電極１２２下方のチャネル形成領域よりも高い濃度のＳｉを含有する。 （もっと読む）

【課題】III−V族化合物半導体を含むトランジスタとその形成方法を提供する。
【解決手段】基板２０、前記基板上にあり、III族とV族元素を含む第１のIII−V族化合物半導体材料で形成されたチャネル層２６、前記チャネル層の上方の高ドープ半導体層３０、前記高ドープ半導体層を穿通して形成され前記高ドープ半導体層の側壁に接触したゲート誘電体５０、及び前記ゲート誘電体の下部部分上のゲート電極５２を含み、ゲート誘電体５０が前記ゲート電極の側壁上の側壁部分を有している集積回路構造。 （もっと読む）

【課題】 金属酸化膜半導体電界効果トランジスタ内にデバイス性能を改善するゲート構造体を提供する。
【解決手段】 基板のｐ型デバイス領域の上にＧｅ含有層を形成することを含む、半導体デバイスを形成する方法が提供される。その後、基板の第２の部分内に第１の誘電体層が形成され、基板の第２の部分内の第１の誘電層及び基板の第１の部分の上を覆うように、第２の誘電体層が形成される。次に、基板のｐ型デバイス領域及びｎ型デバイス領域の上にゲート構造体を形成することができ、ｎ型デバイス領域へのゲート構造体は希土類金属を含む。 （もっと読む）

【課題】相異なるスレショルド電圧を有する電界効果トランジスタを提供する。
【解決手段】ドープ半導体ウエル上に、複数種のゲート・スタック（１００〜６００）が形成される。ドープ半導体ウエル（２２、２４）上に、高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体（３０Ｌ）が形成される。一つのデバイス領域中に金属ゲート層（４２Ｌ）が形成され、他のデバイス領域（２００、４００、５００、６００）ではｈｉｇｈ−ｋゲート誘電体は露出される。該他のデバイス領域中に、相異なる厚さを有するスレショルド電圧調整酸化物層が形成される。次いで、スレショルド電圧調整酸化物層を覆って導電性ゲート材料層（７２Ｌ）が形成される。電界効果トランジスタの一つの型は、ｈｉｇｈ−ｋゲート誘電体部分を包含するゲート誘電体を包含する。電界効果トランジスタの他の型は、ｈｉｇｈ−ｋゲート誘電体部分と、相異なる厚さを有する第一スレショルド電圧調整酸化物部分とを包含するゲート誘電体を包含する。相異なるゲート誘電体スタックと、同一のドーパント濃度を有するドープ半導体ウエルを用いることによって、相異なるスレショルド電圧を有する電界効果トランジスタが提供される。 （もっと読む）

【課題】ＳｉＧｅのチャネルを有する半導体装置の高性能化及び高信頼化をはかる。
【解決手段】シリコンを主成分とする半導体基板１０１の一主面に設けられ、素子分離絶縁膜１０２によって区画された素子形成領域１０３と、チャネル領域となるＳｉ及びＧｅを主成分とし素子形成領域１０３上に設けられた半導体膜１０４と、半導体膜１０４上にゲート絶縁膜１０５を介して設けられたゲート電極１０６と、チャネル領域を挟んで半導体膜１０４及び基板１０１に形成されＳ／Ｄ領域１１０と、ゲート電極１０６の両側面に設けられた側壁絶縁膜１０９と、Ｓ／Ｄ領域１１０上の側壁絶縁膜１０９で区画されたＳ／Ｄコンタクト領域上に半導体膜１０４と金属との反応により形成され、且つＳ／Ｄコンタクト領域以外の半導体膜１０４よりも薄い膜厚に形成された金属化合物膜１１１とを備えた。 （もっと読む）

【課題】Ｈｉｇｈ−ｋ金属ゲート・トランジスタに対するスレショルド電圧制御および駆動電流改良のための方法および構造体を提供する。
【解決手段】デバイスを形成する方法は、基板を用意するステップと、基板上に界面層を形成するステップと、界面層上にＨｉｇｈ−ｋ誘電体層を堆積するステップと、Ｈｉｇｈ−ｋ誘電体層上に酸素除去層を堆積するステップと、アニールを実施するステップとを含む。Ｈｉｇｈ−ｋ金属ゲート・トランジスタは、基板と、基板上の界面層と、界面層上のＨｉｇｈ−ｋ誘電体層と、Ｈｉｇｈ−ｋ誘電体層上の酸素除去層とを含む。 （もっと読む）

【課題】 混合信号適用例を含むアナログ及びデジタル適用例用のＩＧＦＥＴを与える半導体製造プラットフォームに適した対称的及び非対称的の両方の絶縁ゲート電界効果トランジスタ（「ＩＧＦＥＴ」）が、高性能を達成する上で空のウエル領域を使用する。
【解決手段】 各空のウエルの上部近くにおいては半導体ウエルドーパントが比較的少量である。各ＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４又は２３６）は、空のウエル（１８０，１８２，１９２，１９４，２０４又は２０６）のボディ物質のチャンネルゾーンによって横方向に分離された一対のソース／ドレインゾーンを有している。ゲート電極が該チャンネルゾーン上方でゲート誘電体層の上側に位置している。各ソース／ドレインゾーン（２４０，２４２，２８０，２８２，５２０，５２２，５５０，５５２，７２０．７２２、７５２又は７５２）が主要部分（２４０Ｍ，２４２Ｍ，２８０Ｍ，２８２Ｍ，５２０Ｍ，５２２Ｍ，５５０Ｍ，５５２Ｍ，７２０Ｍ，７２２Ｍ，７５２Ｍ又は７５２Ｍ）及び一層軽度にドープした横方向延長部（２４０Ｅ，２４２Ｅ，２８０Ｅ，２８２Ｅ，５２０Ｅ，５２２Ｅ，５５０Ｅ，５５２Ｅ，７２０Ｅ，７２２Ｅ，７５２Ｅ又は７５２Ｅ）を有している。代替的に又は付加的に、該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）が該ソース／ドレインゾーンの内の一方に沿って延在する。存在する場合には、該ポケット部分は典型的に該ＩＧＦＥＴを非対称的装置とさせる。 （もっと読む）

【課題】 一群の高性能同極性絶縁ゲート電界効果トランジスタ（１００，１０８，１１２，１１６，１２０及び１２４又は１０２，１１０，１１４、１１８，１１２及び１２６）が、アナログ及び／又はデジタル適用例用の広く多様なトランジスタを提供する半導体製造プラットフォームに適した横方向ソース／ドレイン延長部、ハローポケット、及びゲート誘電体厚さの選択可能な異なる構成を有している。
【解決手段】 各トランジスタは、一対のソース／ドレインゾーン、ゲート誘電体層、及びゲート電極を有している。各ソース／ドレインゾーンは主要部分及び一層軽度にドープした横方向延長部を有している。該トランジスタの内の一つのソース／ドレインゾーンの内の一つの横方向延長部が該トランジスタの別のもののソース／ドレインゾーンの内の一つの横方向延長部よりも一層高度にドープされており又は／及びそれよりも上部半導体表面下側により少ない深さに延在している。 （もっと読む）

【課題】 半導体ボディの上部表面に沿って設けられた絶縁ゲート電界効果トランジスタ（１００）は、チャンネルゾーン（２４４）によって横方向に分離された一対のソース／ドレインゾーン（２４０及び２４２）を有している。
【解決手段】 ゲート電極（２６２）が該チャンネルゾーン上方でゲート誘電体層（２６０）の上側に存在している。各ソース／ドレインゾーンは、主要部分（２０４Ｍ又は２４２Ｍ）及び該主要部分と横方向に連続的であり且つ該ゲート電極下側を横方向に延在する一層軽度にドープした横方向延長部（２４０Ｅ又は２４２Ｅ）を包含している。該横方向延長部は、該チャンネルゾーンを上部半導体表面に沿って終端させており、異なる原子量の一対の半導体ドーパントによって夫々ほぼ画定される。該トランジスタが非対称的装置であり、該ソース／ドレインゾーンはソース及びドレインを構成する。該ソースの横方向延長部は該ドレインの横方向延長部よりも一層軽度にドープされており且つ一層高い原子量のドーパントで画定される。 （もっと読む）

【課題】 半導体ボディの上部表面に沿って設けられている非対称的絶縁ゲート電界効果トランジスタ（１００Ｕ又は１０２Ｕ）は、該トランジスタボディ物質のチャンネルゾーン（２４４又は２８４）によって横方向に分離された第１及び第２ソース／ドレインゾーン（２４０及び２４２又は２８０及び２８２）を包含している。
【解決手段】 ゲート電極（２６２又は３０２）がチャンネルゾーン上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の横方向に隣接した物質よりも一層高度にドープした該ボディ物質のポケット部分（２５０又は２９０）が該Ｓ／Ｄゾーンの内のほぼ第１のもののみに沿って該チャンネルゾーン内に延在している。該ポケット部分の垂直ドーパント分布は、互いに離隔されている夫々の位置（ＰＨ−１乃至ＰＨ−３）において複数個の局所的最大（３１６−１乃至３１６−３）に到達すべく調節されている。該調節は、典型的に、該ポケット部分の垂直方向ドーパント分布が上部半導体表面近くで比較的平坦であるように実施される。その結果、該トランジスタのリーク電流は減少されている。 （もっと読む）

低減された均等酸化物厚さ（ＥＯＴ）を持つｈｉｇｈ−ｋゲートスタックを形成する方法を提供し、該方法は：シリコン含有基板を準備し；前記シリコン含有基板上に境界層を形成し、前記境界層が第一の等価酸化物厚さを有し；前記境界層上に第一のｈｉｇｈ−ｋ膜を堆積し；前記第一のｈｉｇｈ−ｋ膜及び前記境界層を、前記第一の等価酸化物厚さと等しいかそれより小さい第二の等価酸化物厚さを持つ変性境界層を形成する温度で熱処理し；及び前記変性境界層上に第二のｈｉｇｈ−ｋ膜を堆積する方法である。ひとつの実施態様によると、前記第一のｈｉｇｈ−ｋ膜がランタン酸化物を含み、前記第二のｈｉｇｈ−ｋ膜がハフニウムシリケートを含む。
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【課題】 絶縁ゲート電界効果トランジスタ（１１０，１１４又は１２２）のゲート誘電体層（５００，５６６又は７００）は、垂直濃度分布を有する窒素を含有している。
【解決手段】 該垂直濃度分布は、上側に位置しているゲート電極（５０２，５６８又は７０２）内のボロンが該ゲート誘電体層を介して下側のチャンネルゾーン（４８４，５５４又は６８４）内に著しく浸透することを防止し同時に該ゲート誘電体層から下側に存在する半導体ボディ内への窒素の移動を回避するために特別に調整されている。該チャンネルゾーン内の不所望のボロンから及び該半導体ボディにおける不所望の窒素から発生する場合がある損傷は実質的に回避される。 （もっと読む）

【課題】 絶縁ゲート電界効果トランジスタ（１００Ｗ）は、半導体ボディのボディ物質（１８０）のチャンネルゾーン（２４４）によって横方向に分離されているソース（９８０）及びドレイン（２４２）を有している。
【解決手段】 ゲート電極（２６２）が該チャンネルゾーンの上方でゲート誘電体層（２６０）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０）が、通常、該ソースのみにほぼ沿って延在しており、従って該ＩＧＦＥＴは非対称的装置である。該ソースを画定する半導体ドーパントはソース延長部を画定する場合に複数の局所的濃度最大に到達する。２つのこの様な局所的濃度最大に到達する半導体ドーパントで該ソース延長部を画定する場合に関与する手順は、３個の絶縁ゲート電界効果トランジスタ用の相互に異なる特性のソース／ドレイン延長部を２つのソース／ドレイン延長部ドーピング操作のみで画定することを可能とする。 （もっと読む）

【課題】 電界効果型トランジスタの動作速度を向上させる半導体装置の製造方法、及び半導体装置を提供する。
【解決手段】 ゲルマニウム基板の上にシリコンゲルマニウムを含むエピタキシャル成長層を形成する工程と、エピタキシャル成長層上に酸化物層を形成する工程と、エピタキシャル成長層を熱処理する熱処理工程と、を含み、熱処理工程における熱処理は、加熱温度が６００℃以上９００℃以下であり、ゲルマニウム基板の上にシリコンゲルマニウムからなるエピタキシャル成長層を形成する工程は、エピタキシャル成長層にシリコンが５％以上２０％以下、及びゲルマニウムが８０％以上９５％以下の割合で含有するように形成する。 （もっと読む）