半導体装置及びその製造方法
【課題】Ｇｅを含むチャネル形成領域を有する電界効果トランジスタにおいて、基板リーク電流を低減する。
【解決手段】半導体装置１５０は、Ｇｅを含む第１導電型の第１の半導体領域１０１と、第１の半導体領域１０１上にゲート絶縁膜１２１を介して形成されたゲート電極１２２と、第１の半導体領域１０１におけるゲート電極１２２の両側方に形成された第２導電型の拡散領域１０７と、第１の半導体領域１０１と拡散領域１０７との間に形成された第１導電型の第２の半導体領域１０８とを備える。第２の半導体領域１０８は、第１の半導体領域１０１におけるゲート電極１２２下方のチャネル形成領域よりも高い濃度のＳｉを含有する。
【解決手段】半導体装置１５０は、Ｇｅを含む第１導電型の第１の半導体領域１０１と、第１の半導体領域１０１上にゲート絶縁膜１２１を介して形成されたゲート電極１２２と、第１の半導体領域１０１におけるゲート電極１２２の両側方に形成された第２導電型の拡散領域１０７と、第１の半導体領域１０１と拡散領域１０７との間に形成された第１導電型の第２の半導体領域１０８とを備える。第２の半導体領域１０８は、第１の半導体領域１０１におけるゲート電極１２２下方のチャネル形成領域よりも高い濃度のＳｉを含有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネルがＳｉＧｅ層によって形成されたＰ型電界効果型トランジスタ（Ｐ型ＦＥＴ）であって、基板リーク電流の低減が可能なトランジスタとその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上に１億個以上の電界効果型トランジスタ（ＦＥＴ、Feild Effect Transistor ）を搭載することも可能となっている。高性能なトランジスタを実現するためには、ゲート長の縮小に加えて、ゲート絶縁膜の薄膜化も求められている。
【０００３】
従来、ゲート絶縁膜には、シリコン酸化膜又はその窒化膜であるシリコン酸窒化膜が用いられてきた。しかし、ＥＯＴ（Equivalent Oxide Thickness、シリコン酸化膜換算膜厚）が２ｎｍ以下である薄膜領域になると、ゲートリーク電流が増大し、回路の消費電力が増大する。このため、ゲートリーク電流を低減しつつ、ＥＯＴ薄膜化を実現するために、高誘電率ゲート絶縁膜に関心が寄せられている。
【０００４】
また、更なるＥＯＴ薄膜化のために、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するトランジスタについて多くの研究開発がなされている。これは、ゲート電極として従来のシリコン電極に代えて窒化チタン、窒化タンタル等のメタル材料を用い、高誘電率ゲート絶縁膜と組み合わせた構造である。
【０００５】
高誘電率ゲート絶縁膜／メタルゲート電極構造を実現する上での重要となる点の一つに、トランジスタのしきい値電圧制御がある。従来用いられていたシリコン電極の場合、不純物イオン注入によってシリコン電極の仕事関数を調整し、Ｎ型ＦＥＴ、Ｐ型ＦＥＴそれぞれに適したしきい値電圧を実現してきた。具体的に、Ｎ型ＦＥＴに対しては、シリコン電極にヒ素、リン等のＮ型不純物を注入することにより仕事関数の低減を図り、Ｐ型ＦＥＴに対しては、シリコン電極にボロン等のＰ型不純物を注入することによって仕事関数の増大を図ってきた。
【０００６】
しかしながら、メタル電極については、不純物注入による仕事関数制御ができない。このため、トランジスタのしきい値電圧制御が重要となっている。
【０００７】
Ｐ型ＦＥＴのしきい値電圧制御の手段（特に、低減の手段）として、トランジスタのチャネル領域を、従来はＳｉ（シリコン）からなる層であったのに代えて、Ｇｅ（ゲルマニウム）を含むＳｉ1-x Ｇｅx （０＜ｘ≦１）からなる層として形成することが提案されている（非特許文献１）。尚、本明細書中において、Ｓｉ1-x Ｇｅx （０＜ｘ≦１）の意味で単にＳｉＧｅと表記する場合がある。
【０００８】
このような技術によると、例えば、半導体基板に形成されたＰ型ＦＥＴにおいて、半導体基板の表面から５０ｎｍ程度の範囲（チャネル領域の構成される部分を含む範囲）をＳｉＧｅによって形成する。
【０００９】
このようにすると、以下に説明するメカニズムにより、しきい値電圧が低減される。
【００１０】
まず、Ｓｉのエネルギーバンドギャップは１．１２ｅＶであるのに比べ、Ｇｅのエネルギーバンドギャップは０．６６ｅＶと小さい。また、ＳｉとＧｅとの混晶であるＳｉＧｅのエネルギーバンドギャップは、Ｇｅの組成比ｘに応じて、０．６６〜１．１２ｅＶの間にて連続的に変化する。
【００１１】
また、Ｓｉ及びＧｅは、ほぼ同じ電子親和力を有する。このため、Ｇｅの組成比ｘの変化に伴うＳｉＧｅのエネルギーバンドギャップの変動は、主に、価電子帯のエネルギーの変動に起因する。つまり、ＳｉＧｅの価電子帯のエネルギーは、Ｓｉの価電子帯のエネルギーに比べて高くなる。
【００１２】
この結果、Ｓｉチャネルに代えてＳｉＧｅチャネルを形成することにより、しきい値電圧を低減することが可能となる。尚、しきい値電圧を有意に低減するためには、Ｇｅを１０％よりも多く含む（０．１＜ｘ≦１）ようにする。また、代表的な組成はＸ＝０．５の場合、つまり、Ｓｉ：Ｇｅ＝１：１となる場合である。非特許文献１には、２５０〜３００ｍＶのしきい値電圧の低減が報告されている。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】H. R. Harris et al., Symp. VLSI Technology, p.154, 2007.
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記のようにチャネル部をＳｉ1-x Ｇｅx （０．１＜ｘ≦１）からなる領域に構成する方法を用いてしきい値電圧制御を行った場合、基板リーク電流が増大するという問題が発生する。よって、その解決が課題となっている。
【００１５】
以上に鑑み、本発明の目的は、ＳｉＧｅチャネル構造を有するＰ型ＦＥＴにおいて、基板リーク電流の増大を抑制することが可能なトランジスタとその製造方法とを提供することにある。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本願発明者は、非特許文献１の方法によってしきい値電圧を制御する場合に基板リーク電流が増大する理由について検討した。
【００１７】
まず、ＦＥＴにおいて、ゲート電極下方のチャネル部をＳｉＧｅによって構成すると、ＦＥＴが有する拡散層（ソース・ドレイン領域、エクステンション領域等）についてもＳｉＧｅからなるものとして形成されることになる。
【００１８】
また、基板リーク電流は、拡散層領域と、チャネル部を含むウェル領域とによって形成されるＰＮ接合に対し、逆バイアスが加えられた場合に発生するリーク電流である。その大きさは、ＰＮ接合部におけるエネルギーバンドギャップの大きさに依存し、エネルギーバンドギャップが小さいほど増大する。
【００１９】
よって、ＳｉＧｅチャネルを形成した場合、Ｓｉチャネルの場合に比べた基板リーク電流の増大の程度は、ＰＮ接合部におけるエネルギーバンドギャップの大きさに依存し、更には、Ｇｅの組成比ｘに依存することになる。
【００２０】
そこで、本願発明者は、拡散層領域とウェル領域とによって形成されるＰＮ接合部におけるＳｉ濃度（含有率）を、チャネル部に比べて高くすることにより、しきい値電圧を低減すると共に基板リーク電流の増大を抑制することを考案した。
【００２１】
具体的に、本発明に係る半導体装置は、Ｇｅを含む第１導電型の第１の半導体領域と、第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、第１の半導体領域におけるゲート電極の両側方に形成された第２導電型の拡散領域と、第１の半導体領域と拡散領域との間に形成された第１導電型の第２の半導体領域とを備え、第２の半導体領域は、第１の半導体領域におけるゲート電極下方のチャネル形成領域よりも高い濃度のＳｉを含有する。
【００２２】
このような半導体装置によると、Ｇｅを含む第１の半導体領域にチャネルが形成されることによりしきい値電圧を制御（低減）しながら、ＰＮ接合の部分においてチャネル形成領域よりもＳｉ濃度が高くなっている（言い換えると、Ｇｅ濃度が低くなっている）ことにより、基板リーク電流の増大を抑制することができる。
【００２３】
尚、第１の半導体領域はＮ型であり、拡散領域はＰ型であることが好ましい。
【００２４】
Ｇｅを含むチャネル（ＳｉＧｅチャネル）とすることによるしきい値電圧の低減は、Ｐ型ＦＥＴにおいて特に有用である。よって、第１の半導体領域がＮ型不純物を含むことによりＮ型となっており、拡散領域がＰ型不純物を含むことによりＰ型となっている場合に、本発明の半導体装置の効果が顕著に得られる。
【００２５】
また、拡散領域は、ボロン及びインジウムの少なくとも一方を不純物として含有することが好ましい。また、第１の半導体領域は、ヒ素及びリンの少なくとも一方を不純物として含有することが好ましい。各領域に含まれる不純物として、このような元素を用いることができる。
【００２６】
また、拡散領域は、ソース・ドレイン領域及びエクステンション領域の少なくとも一方であることが好ましい。
【００２７】
基板リーク電流が発生する箇所の例としては、ソース・ドレイン領域及びエクステンション領域の底部及び側部のＰＮ接合が挙げられる。よって、拡散領域がソース・ドレイン領域及びエクステンション領域のいずれか一方又は両方であるようにすると、基板リーク電流を抑制することができる。
【００２８】
また、第２の半導体領域は、第１の半導体領域と拡散領域との間の全体に形成されていても良い。また、第２の半導体領域は、前記第１の半導体領域と前記拡散領域との間の一部に形成されていても良い。
【００２９】
つまり、基板リーク電流が発生するＰＮ接合の全体についてＳｉ濃度を高くするのであっても良いし、特に基板リーク電流の多い部分についてＳｉ濃度を高くするのであっても良い。
【００３０】
このように、個々の半導体装置の特性等に合わせて適切な箇所に第２の半導体領域を配置することにより、基板リーク電流を抑制することができる。
【００３１】
また、第２の半導体領域及びチャネル形成領域は、いずれもＳｉ1-x Ｇｅx （０＜ｘ≦１）からなり、第２の半導体領域におけるｘは、チャネル領域におけるｘよりも０．１以上小さいことが好ましい。
【００３２】
Ｓｉ1-x Ｇｅx （０＜ｘ≦１）において、Ｇｅの組成比であるｘが小さいほどＳｉの濃度が高いのであるから、第２の半導体領域においてｘが小さいことが求められる。特に、０．１以上小さい場合に、基板リーク電流を抑制する効果がより確実に得られる。
【００３３】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、基板上に、Ｇｅを含む第１導電型の第１の半導体領域を形成する工程（ａ）と、第１の半導体領域上に、ゲート絶縁膜を介してゲート電極を形成する工程（ｂ）と、第１の半導体領域におけるゲート電極の両側方に、第２導電型の拡散領域を形成する工程（ｃ）と、第１の半導体領域におけるゲート電極の両側方に、第１導電型の第２の半導体領域を形成する工程（ｄ）とを備え、第２の半導体領域は、少なくとも第１の半導体領域と拡散領域との間に位置していると共に、第１の半導体領域におけるゲート電極下方のチャネル形成領域よりも高い濃度のＳｉを含有する。
【００３４】
本発明の半導体装置の製造方法によると、本発明の半導体装置を製造することができる。つまり、Ｇｅを含むチャネル形成領域を備えることによりしきい値電圧を低減しながら、ＰＮ接合の部分においてＳｉ濃度が高くなっていることにより基板リーク電流が抑制された半導体装置を製造することができる。
【００３５】
尚、拡散領域は、ソース・ドレイン領域及びエクステンション領域の少なくとも一方であることが好ましい。また、拡散領域は、ボロン及びインジウムの少なくとも一方をイオン注入することにより形成されることが好ましい。具体的な拡散領域として、このようになっていても良い。
【００３６】
また、第２の半導体領域は、Ｓｉイオンの注入により形成しても良い。
【００３７】
チャネル形成領域よりもＳｉ濃度が高い第２の半導体領域を形成するために、このようにしても良い。
【発明の効果】
【００３８】
Ｓｉ1-x Ｇｅx （０．１＜ｘ≦１）からなる領域にチャネルを形成することによりしきい値電圧を制御（低減）しながら、基板リーク電流が発生するＰＮ接合部分のＳｉ濃度を高くすることにより基板リーク電流を抑制することができる。
【図面の簡単な説明】
【００３９】
【図１】図１は、第１の実施形態の半導体装置の要部断面を模式的に示す図である。
【図２】図２（ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造方法の各工程を示す図である。
【図３】図３（ａ）〜（ｃ）は、図２（ｃ）に続いて、第１の実施形態における半導体装置の製造方法の各工程を示す図である。
【図４】図４は、第２の実施形態の半導体装置の要部断面を模式的に示す図である。
【図５】図５（ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造方法の各工程を示す図である。
【図６】図６（ａ）〜（ｃ）は、図５（ｃ）に続いて、第１の実施形態における半導体装置の製造方法の各工程を示す図である。
【発明を実施するための形態】
【００４０】
（第１の実施形態）
以下、第１の実施形態における例示的半導体装置１５０について、その要部断面を模式的に示す図である図１を参照しながら説明する。
【００４１】
図１に示すように、半導体装置１５０は、シリコンからなる半導体基板１００を用いて形成されており、Ｐ型ＦＥＴ構造を有する。半導体基板１００上には、Ｓｉ1-x Ｇｅx （０＜ｘ≦１）からなる第１の半導体領域１０１が形成されている。第１の半導体領域１０１は、膜厚が例えば９０ｎｍであり、リン、ヒ素等のＮ型不純物（ウェル形成、しきい値電圧制御用のチャネル不純物）を含むことによりＮ型になっている。第１の半導体領域１０１の上には、ゲート絶縁膜１２１を介してゲート電極１２２が形成されている。また、ゲート電極１２２及びゲート絶縁膜１２１の両側面を覆うように、シリコン酸化膜からなるサイドウォールスペーサー１０６が形成されている。尚、ゲート絶縁膜１２１は、酸化膜１０２上に、高誘電率絶縁膜１０３が積層された構造である。また、ゲート電極１２２は、金属を含む材料からなるメタルゲート電極、例えば窒化チタン膜１０４の上に、ポリシリコン、アモルファスシリコン等のシリコン膜１０５が積層された構造である。
【００４２】
第１の半導体領域１０１におけるゲート電極１２２の両側方には、エクステンション領域１０７が形成されている。エクステンション領域１０７は、Ｐ型不純物であるボロンを含むことによりＰ型であり、深さは１５ｎｍ程度である。
【００４３】
更に、エクステンション領域１０７の外側には、Ｐ型のソース・ドレイン領域１０９（ソース領域及びドレイン領域を合わせてこのように呼ぶ）が接合深さ６０ｎｍ程度に形成されている。
【００４４】
また、エクステンション領域１０７と第１の半導体領域１０１との間に、エクステンション領域１０７を覆うように、Ｎ型の第２の半導体領域１０８が形成されている。第２の半導体領域１０８の深さは２０ｎｍ程度であり、エクステンション領域１０７に対して５ｎｍ程度外側に形成されている。
【００４５】
ここで、第１の半導体領域１０１を構成するＳｉ1-x Ｇｅx （０＜ｘ≦１）について、例えば、Ｘ＝０．５（つまり、Ｇｅが５０％）であってもよい。
【００４６】
半導体装置１５０に構成されたＰ型ＦＥＴが動作する際には、ゲート電極１２２下方における第１の半導体領域１０１の部分にチャネルが形成される。チャネル形成領域がＧｅを含むことにより、Ｓｉチャネルの場合に比べてしきい値電圧が低減している。
【００４７】
尚、少しでもＧｅが含まれていればしきい値電圧は低減されるが、実質的に低減の効果を得るためには、１０％程度は含まれていることが好ましい。また、Ｓｉを含まず、Ｇｅのみとなっていても構わない。つまり、０．１＜ｘ≦１を満たすことが好ましい。
【００４８】
このようなチャネル形成領域に比べて、第２の半導体領域１０８におけるＳｉ濃度が高くなっている。具体的には、例えば、Ｓｉ濃度が５０％（Ｇｅの組成比によって記すとｘ＝０．５）であるチャネル形成領域に対して、第２の半導体領域１０８のＳｉ濃度は７５％（Ｇｅの組成比によって記すとｘ＝０．２５）である。
【００４９】
このように、エクステンション領域１０７の底部及び側部のＰＮ接合部は、第２の半導体領域１０８が形成されていることにより、チャネル形成領域に比べてＳｉ濃度が高く（言い換えると、Ｇｅ濃度が低く）なっている。この結果、エクステンション領域１０７のＰＮ接合部において発生する基板リーク電流を約一桁低減することができる。
【００５０】
尚、チャネル形成領域（第１の半導体領域１０１）においてｘ＝０．５の場合（Ｓｉ濃度では５０％の場合）を一例として説明したが、これには限らない。０＜ｘ≦１の範囲におけるいずれの値である場合にも、チャネル形成領域に比べてＰＮ接合部分（第２の半導体領域１０８）におけるＳｉ濃度が高くなっていれば、基板リーク電流を低減することができる。
【００５１】
また、第２の半導体領域１０８のＳｉ濃度が２５％高くなっている（Ｇｅ組成比ｘが０．２５小さくなっている）例を説明したが、これには限らない。Ｓｉ濃度の差がより小さい場合にも基板リーク電流は低減される。但し、第２の半導体領域１０８がチャネル形成領域に比べて１０％以上高いＳｉ濃度（ｘが０．１以上小さいＧｅ組成）を有していると、有意に基板リーク電流を抑制することができ、望ましい。チャネル形成領域のＳｉ濃度が５０％である場合、第２の半導体領域１０８のＳｉ濃度を６０％〜１００％とすることにより、基板リーク電流は３分の１〜１００分の１程度に低減される。
【００５２】
また、以上の例の場合、Ｓｉ濃度の高い第２の半導体領域１０８は、エクステンション領域１０７の全体を覆うように（エクステンション領域１０７と第１の半導体領域１０１の間の全体に位置するように）形成されている。しかしながら、これには限らない。重要なのは、基板リーク電流の多く発生するＰＮ接合部についてＳｉ濃度を高めることである。このため、エクステンション領域１０７の側面部（チャネル形成領域側の部分）において基板リーク電流が多く発生するのであれば、エクステンション領域１０７の側面とチャネル形成領域（ゲート電極１２２下方の第１の半導体領域１０１）との間に第２の半導体領域１０８を形成する。同様に、エクステンション領域１０７の底部において基板リーク電流が多く発生するのであれば、この部分に第２の半導体領域１０８を形成する。これにより、基板リーク電流を抑制することができる。
【００５３】
また、第１の半導体領域１０１の厚さが９０ｎｍ程度である場合を説明したが、これには限らない。エクステンション領域１０７の一部分でもＧｅを含む第１の半導体領域１０１とのＰＮ接合を有していると、該ＰＮ接合部において基板リーク電流が増大する。これを抑制するために、Ｓｉ濃度の高い第２の半導体領域１０８を設ける。従って、第１の半導体領域１０１がエクステンション領域１０７よりも薄い場合にも、基板リーク電流を低減する効果を得ることはできる。
【００５４】
また、以上では、Ｇｅを含む第１の半導体領域１０１上に酸化膜１０２が形成されている例を説明した。しかし、これには限らない。例えば、第１の半導体領域１０１上にＳｉ層を形成し、その上に酸化膜１０２を形成することもできる。これにより、Ｓｉキャップ付きのＳｉＧｅチャネルを有するＰ型ＦＥＴ構造とすることができる。
【００５５】
また、以上では、エクステンション領域１０７に対して５ｎｍ程度外側まで第２の半導体領域１０８が設けられているが、この値には限らず、エクステンション領域１０７を覆うように第２の半導体領域１０８を設けることが要点である。
【００５６】
次に、本実施形態における例示的半導体装置１５０の製造方法について、その工程を示す図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）を参照して説明する。
【００５７】
まず、図２（ａ）に示すように、シリコンからなる半導体基板１００上に、第１の半導体領域１０１を膜厚９０ｎｍに堆積する。第１の半導体領域１０１は、Ｓｉ1-x Ｇｅx においてＧｅ組成比ｘ＝０．５（Ｓｉ濃度として記せば５０％）であるＳｉＧｅ層とする。このためには、ＣＶＤ（chemical vapor deposition）法を用いてシリコンからなる半導体基板１００上にエピタキシャル成長しても良い。この際の条件としては、Ｓｉ系ガスにＳｉＨ4 、Ｇｅ系ガスにＧｅＨ4 を用い、堆積温度を５００℃、ガス圧を２０Torr（２６６６Ｐａ）とする。また、ウェル形成及びしきい値電圧制御のため、第１の半導体領域１０１は、リン、ヒ素等のＮ型不純物を含有させてＮ型の層として形成する。
【００５８】
次に、図２（ｂ）に示すように、第１の半導体領域１０１上に、ゲート絶縁膜１２１を介してゲート電極１２２を形成する。このためには、まず、第１の半導体領域１０１表面のＳｉＧｅをオゾンにより酸化させることにより、膜厚１ｎｍの酸化膜１０２を形成する。次に、該酸化膜１０２上に、例えばハフニウムを含む膜厚２ｎｍの高誘電率絶縁膜１０３を堆積する。続いて、高誘電率絶縁膜１０３上に、メタルゲートとして膜厚１０ｎｍの窒化チタン膜１０４を堆積し、更にその上に、膜厚１００ｎｍのシリコン膜１０５を堆積する。この後、レジストパターニング、ゲートドライエッチング等を行なうことにより、図２（ｂ）に示す酸化膜１０２と高誘電率絶縁膜１０３からなるゲート絶縁膜１２１及び窒化チタン膜１０４とシリコン膜１０５からなるゲート電極１２２の構造を得る。
【００５９】
次に、図２（ｃ）に示すように、半導体装置１５０製造における特徴となるＳｉの注入を行なう。具体的には、加速エネルギー１５ｋｅＶ、注入ドーズ量３×１０16atoms／cm2の条件により、ゲート電極１２２をマスクとしてＳｉのイオン注入を行なう。これにより、第１の半導体領域１０１におけるゲート電極１２２の両側方に、表面から深さ２０ｎｍ程度のＳｉ濃度が２５％増加して７５％となった（Ｇｅ濃度が２５％に低減した）Ｎ型の第２の半導体領域１０８が形成される。
【００６０】
尚、イオン注入の際、Ｓｉはゲート電極１２２の下方にも回り込む。但し、回り込み両、つまりゲート電極１２２下方へのオーバーラップ量は、深さに比べて小さく、１０ｎｍ以下である。
【００６１】
次に、図３（ａ）に示すように、エクステンション注入を行なう。具体的には、注入する不純物としてボロンを用い、加速エネルギー０．３ｋｅＶ、注入ドーズ量５×１０14atoms／cm2の条件によりゲート電極１２２をマスクとしてイオン注入を行なう。これにより、第１の半導体領域１０１におけるゲート電極１２２の両側方にＰ型のエクステンション領域１０７を形成する。注入直後の接合深さは１０ｎｍ以下と非常に浅いが、後述する活性化アニールによりボロンが拡散し、最終的な接合深さは１５ｎｍ程度となる。このため、エクステンション領域１０７は、深さが２０ｎｍ程度である第２の半導体領域１０８よりも５ｎｍ浅く形成されることになる。
【００６２】
次に、図３（ｂ）に示すように、ゲート電極１２２及びゲート絶縁膜１２１の側面を覆うサイドウォールスペーサー１０６を形成する。このためには、エクステンション領域１０７を形成した後、半導体基板１００上に膜厚７０ｎｍ程度のシリコン酸化膜を堆積する。続いて、ドライエッチングにより全面エッチバックを行なうことにより、ゲート電極１２２の側面上に幅７０ｎｍ程度のシリコン酸化膜からなるサイドウォールスペーサー１０６を形成する。
【００６３】
次に、図３（ｃ）に示すように、ソース・ドレイン領域１０９を形成する。このために、不純物としてボロンを用い、加速エネルギー１．５ｋｅＶ、注入ドーズ量４×１０15atoms／cm2の条件により、ゲート電極１２２及びサイドウォールスペーサー１０６をマスクとしてイオン注入を行なう。これにより、第１の半導体領域１０１におけるサイドウォールスペーサー１０６の外側方の部分にＰ型のソース・ドレイン領域１０９が形成される。続いて、１０００℃、０秒（目標到達温度に達した後、直ちに降温する）の条件のスパイクアニールを行なうことにより、エクステンション領域１０７及びソース・ドレイン領域１０９の不純物を活性化させる。このアニールにより、接合深さ６０ｎｍのソース・ドレイン領域１０９が形成される。
【００６４】
以上により、半導体装置１５０が製造される。本実施形態の場合、エクステンション領域１０７を形成する前に、エクステンション領域１０７が形成される領域を覆うように、Ｓｉ濃度が高い第２の半導体領域１０８を形成することを特徴としている。これにより、エクステンション領域１０７の底部及び側部のＰＮ接合部において発生する基板リーク電流を低減している。本実施形態の例では、チャネル形成領域（第１の半導体領域１０１）におけるＳｉ濃度５０％に対してＰＮ接合部（第２の半導体領域１０８）におけるＳｉ濃度は７５％であり、２５％の差があることから、基板リーク電流は一桁程度低減している。
【００６５】
尚、以上に説明したように先に第２の半導体領域１０８を形成すると、Ｓｉ注入によるプリアモルファス化によって短チャネル特性を改善する効果が期待できる。しかしながら、以上とは異なる工程順として、先にエクステンション領域１０７を形成し、その後に第２の半導体領域１０８を形成することもできる。この場合にも、基板リーク電流を低減する効果は得られる。
【００６６】
また、Ｓｉ1-x Ｇｅx （０＜ｘ≦１）層である第１の半導体領域１０１の形成条件、Ｓｉイオンの注入条件、エクステンション領域１０７の注入条件、サイドウォールスペーサー１０６の形成条件、ソース・ドレイン領域１０９の注入条件、活性化アニールの条件等について、いずれも例示するものであって、上記の記載には限定されない。
【００６７】
また、以上の説明では、Ｓｉ濃度の高い第２の半導体領域１０８は、エクステンション領域１０７の全体を覆うように形成している。しかし、基板リーク電流の発生箇所に合わせて配置しても良い。エクステンション領域１０７の側面部（チャネル形成領域の側）において基板リーク電流が多く発生するのであれば、Ｓｉ注入時に角度注入を行なってゲート電極１２２の下方に対する第２の半導体領域１０８のオーバーラップ量を増加させることもできる。これにより、エクステンション領域１０７の側面部におけるＳｉ濃度を増大させることができる。また、エクステンション領域１０７の底部において基板リーク電流が多く発生するのであれば、Ｓｉ注入時の加速エネルギーをより大きくすることにより、特にエクステンション領域１０７の底部にＳｉ濃度の高い領域を形成しても良い。
【００６８】
また、図２（ａ）の工程の後、図２（ｂ）に示す酸化膜１０２を形成する間に、第１の半導体領域１０１上に膜厚２ｎｍ程度のＳｉキャップ層を堆積するようにしても良い。これにより、酸化膜１０２の品質を向上することができる。
【００６９】
（第２の実施形態）
以下、第２の実施形態における例示的半導体装置１５１について、その要部断面を模式的に示す図である図４を参照しながら説明する。ここで、半導体装置１５１の構成のうち、第１の実施形態の半導体装置１５０と共通の部分については同じ符号を用いることにより詳しい説明を省略し、相違点を主に説明する。
【００７０】
第１の実施形態の半導体装置１５０の場合、Ｐ型のエクステンション領域１０７を覆うように、Ｓｉ濃度がチャネル形成領域に比べて高いＮ型の第２の半導体領域１０８を有している。これに対し、本実施形態の半導体装置１５１の場合には、Ｐ型のソース・ドレイン領域１０９を覆うように、Ｓｉ濃度がチャネル形成領域に比べて高いＮ型の第２の半導体領域１２８が形成されている。
【００７１】
ここで、ソース・ドレイン領域１０９の深さは６０ｎｍ程度、第２の半導体領域１２８の深さは７０ｎｍ程度である。また、第１の実施形態と同様、チャネル形成領域（ゲート電極１２２下方の第１の半導体領域１０１）においてＳｉ濃度は５０％である。第２の半導体領域１２８のＳｉ濃度は７５％である。
【００７２】
このような構成により、本実施形態の半導体装置１５１において、ソース・ドレイン領域１０９の底部及び側部のＰＮ接合部（ソース・ドレイン領域１０９と、ウェル及びチャネル形成領域とのＰＮ接合部）における基板リーク電流を抑制することができる。
【００７３】
尚、ソース・ドレイン領域１０９全体を第２の半導体領域１２８が覆うことは必須ではなく、基板リーク電流が多く発生する箇所のみに第２の半導体領域を設けても良い。例えば、ソース・ドレイン領域１０９の底部のみ又は側部のみに設けることもできる。
【００７４】
また、エクステンション領域１０７及びソース・ドレイン領域１０９の両方を覆うように、Ｓｉ濃度の高い領域を設けても良い。つまり、第１の実施形態における第２の半導体領域１０８と、第２の実施形態における第２の半導体領域１２８とを両方備えるような半導体装置としても良い。この場合、エクステンション領域１０７及びソース・ドレイン領域１０９の両方について、ＰＮ接合部における基板リーク電流を低減することができる。
【００７５】
また、チャネル形成領域に比べて第２の半導体領域１２８のＳｉ濃度を２５％高くしているが、これは必須ではない。Ｓｉ濃度を１０％高くする（チャネル形成領域においてＳｉが５０％であるのに対し、第２の半導体領域１２８においてＳｉを６０％とする）だけでも、基板リーク電流を３分の１程度に抑制することができる。
【００７６】
また、第１の半導体領域１０１の厚さが９０ｎｍであること、第２の半導体領域１２８がソース・ドレイン領域１０９から１０ｎｍ外側にまで形成されていること等についても例示であって、これらに限定されることはない。
【００７７】
次に、本実施形態における例示的半導体装置１５１の製造方法について、その工程を示す図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）を参照して説明する。
【００７８】
図５（ａ）及び（ｂ）の工程は、第１の実施形態において説明した図２（ａ）及び（ｂ）の工程と同様である。これらの工程により、シリコンからなる半導体基板１００上にＳｉＧｅ（Ｇｅ組成５０％）からなる第１の半導体領域１０１が形成される。また、その上に、酸化膜１０２及び高誘電率絶縁膜１０３の積層されたゲート絶縁膜１２１を介して、窒化チタン膜１０４及びシリコン膜１０５の積層されたゲート電極１２２が形成される。
【００７９】
この後、図５（ｃ）のように、エクステンション領域１０７を形成する。このためには、不純物としてボロンを用い、加速エネルギー０．３ｋｅＶ、注入ドーズ量５×１０14atoms／cm2の条件によりゲート電極１２２をマスクとしてイオン注入を行なう。これにより、第１の半導体領域１０１におけるゲート電極１２２の両側方にエクステンション領域１０７が形成される。注入直後の接合深さは１０ｎｍ以下と非常に浅いが、後述する活性化アニールによりボロンが拡散し、最終的な接合深さは１５ｎｍ程度となる。
【００８０】
次に、図６（ａ）に示すように、ゲート電極１２２及びゲート絶縁膜１２１の側面を覆うサイドウォールスペーサー１０６を形成する。このためには、Ｐ型のエクステンション領域１０７を形成した後、半導体基板１００上に膜厚７０ｎｍ程度のシリコン酸化膜を堆積する。続いて、ドライエッチングにより全面エッチバックを行なうことにより、ゲート電極１２２の側面上に幅７０ｎｍ程度のシリコン酸化膜からなるサイドウォールスペーサー１０６を形成する。
【００８１】
次に、図６（ｂ）に示すように、半導体装置１５１製造における特徴となるＳｉの注入を行なう。具体的には、加速エネルギー５５ｋｅＶ、注入ドーズ量７．２×１０16atoms／cm2の条件により、ゲート電極１２２をマスクとしてＳｉのイオン注入を行なう。これにより、第１の半導体領域１０１におけるサイドウォールスペーサー１０６の外側方に、表面から深さ７０ｎｍ程度のＳｉ濃度が７５％に増加した（Ｇｅ濃度が２５％に低減した）第２のＮ型の半導体領域１２８が形成される。
【００８２】
尚、イオン注入の際、Ｓｉはサイドウォールスペーサー１０６の下方にも回り込む。但し、回り込み量、つまりサイドウォールスペーサー１０６下方へのオーバーラップ量は、垂直方向に比べて小さく、２０ｎｍ程度である。
【００８３】
次に、図６（ｃ）に示すように、ソース・ドレイン領域１０９を形成する。このためには、不純物としてボロンを用い、加速エネルギー１．５ｋｅＶ、注入ドーズ量４×１０15atoms／cm2の条件により、ゲート電極１２２及びサイドウォールスペーサー１０６をマスクとしてイオン注入を行なう。これにより、第１の半導体領域１０１におけるサイドウォールスペーサー１０６の外側方の部分にＰ型のソース・ドレイン領域１０９が形成される。続いて、１０００℃、０秒の条件のスパイクアニールを行なうことにより、エクステンション領域１０７及びソース・ドレイン領域１０９の不純物を活性化させる。このアニールにより、接合深さ６０ｎｍのソース・ドレイン領域１０９が形成される。これは、深さが７０ｎｍである第２の半導体領域１２８よりも１０ｎｍ浅いことになる。
【００８４】
以上により、半導体装置１５１が製造される。本実施形態の場合、ソース・ドレイン領域１０９を形成する前に、ソース・ドレイン領域１０９が形成される領域を覆うように、Ｓｉ濃度が高い第２の半導体領域１２８を形成することを特徴としている。これにより、ソース・ドレイン領域１０９の底部及び側部のＰＮ接合部において発生する基板リーク電流を低減している。
【００８５】
尚、以上とは異なる工程順として、先にソース・ドレイン領域１０９を形成し、その後に第２の半導体領域１２８を形成することもできる。
【００８６】
また、第１の半導体領域１０１の形成条件、Ｓｉイオンの注入条件、エクステンション領域１０７の注入条件、サイドウォールスペーサー１０６の形成条件、ソース・ドレイン領域１０９の注入条件、活性化アニールの条件等について、いずれも例示するものであって、上記の記載には限定されない。
【００８７】
また、ソース・ドレイン領域１０９の全体を覆うように第２の半導体領域１２８を形成することは必須ではない。例えば、Ｓｉ注入時に角度注入を行なってサイドウォールスペーサー１０６の下方に対する第２の半導体領域１２８のオーバーラップ量を増加させても良い。これにより、ソース・ドレイン領域１０９の側面部におけるＳｉ濃度を増大させることができる。その結果、側面部が主要なリーク源である場合の基板リーク電流の低減が可能となる。また、ソース・ドレイン領域１０９の底部において基板リーク電流が多く発生するのであれば、Ｓｉ注入時の加速エネルギーをより大きくすることにより、特にソース・ドレイン領域１０９の底部にＳｉ濃度の高い領域を形成しても良い。
【００８８】
更に、エクステンション領域１０７及びソース・ドレイン領域１０９の両方を覆うように、Ｓｉ濃度の高い領域を設けても良い。このためには、例えば、第１の実施形態における図２（ａ）〜（ｃ）と図３（ａ）及び（ｂ）までの工程を終えた後、第２の実施形態における図６（ｂ）及び（ｃ）と同様の工程を行なえばよい。これにより、エクステンション領域１０７及びソース・ドレイン領域１０９の両方について、基板リーク電流を抑制した半導体装置を製造することができる。
【００８９】
また、図５（ａ）の工程の後、図５（ｂ）に示す酸化膜１０２を形成する間に、第１の半導体領域１０１上に膜厚２ｎｍ程度のＳｉキャップ層を堆積するようにしても良い。これにより、酸化膜１０２の品質を向上することができる。
【００９０】
また、エクステンション領域１０７、ソース・ドレイン領域１０９の形成等に用いるＰ型不純物としてボロンを例示したが、これに代えてインジウムを用いても良い。更には、ボロン及びインジウムの両方を用いても良い。
【産業上の利用可能性】
【００９１】
本発明の半導体装置は、Ｇｅを含む第１の半導体領域をチャネル形成領域とすることによりしきい値電圧を低減すると共に、ＰＮ接合部においてＳｉ濃度を高くすることにより基板リーク電流を低減することができ、トランジスタの低消費電力化に有用である。
【符号の説明】
【００９２】
１００ 半導体基板
１０１ 第１の半導体領域
１０２ 酸化膜
１０３ 高誘電率絶縁膜
１０４ 窒化チタン膜
１０５ シリコン膜
１０６ サイドウォールスペーサー
１０７ エクステンション領域
１０８、１２８ 第２の半導体領域
１０９ ソース・ドレイン領域
１２１ ゲート絶縁膜
１２２ ゲート電極
１５０、１５１ 半導体装置
【技術分野】
【０００１】
本発明は、チャネルがＳｉＧｅ層によって形成されたＰ型電界効果型トランジスタ（Ｐ型ＦＥＴ）であって、基板リーク電流の低減が可能なトランジスタとその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上に１億個以上の電界効果型トランジスタ（ＦＥＴ、Feild Effect Transistor ）を搭載することも可能となっている。高性能なトランジスタを実現するためには、ゲート長の縮小に加えて、ゲート絶縁膜の薄膜化も求められている。
【０００３】
従来、ゲート絶縁膜には、シリコン酸化膜又はその窒化膜であるシリコン酸窒化膜が用いられてきた。しかし、ＥＯＴ（Equivalent Oxide Thickness、シリコン酸化膜換算膜厚）が２ｎｍ以下である薄膜領域になると、ゲートリーク電流が増大し、回路の消費電力が増大する。このため、ゲートリーク電流を低減しつつ、ＥＯＴ薄膜化を実現するために、高誘電率ゲート絶縁膜に関心が寄せられている。
【０００４】
また、更なるＥＯＴ薄膜化のために、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するトランジスタについて多くの研究開発がなされている。これは、ゲート電極として従来のシリコン電極に代えて窒化チタン、窒化タンタル等のメタル材料を用い、高誘電率ゲート絶縁膜と組み合わせた構造である。
【０００５】
高誘電率ゲート絶縁膜／メタルゲート電極構造を実現する上での重要となる点の一つに、トランジスタのしきい値電圧制御がある。従来用いられていたシリコン電極の場合、不純物イオン注入によってシリコン電極の仕事関数を調整し、Ｎ型ＦＥＴ、Ｐ型ＦＥＴそれぞれに適したしきい値電圧を実現してきた。具体的に、Ｎ型ＦＥＴに対しては、シリコン電極にヒ素、リン等のＮ型不純物を注入することにより仕事関数の低減を図り、Ｐ型ＦＥＴに対しては、シリコン電極にボロン等のＰ型不純物を注入することによって仕事関数の増大を図ってきた。
【０００６】
しかしながら、メタル電極については、不純物注入による仕事関数制御ができない。このため、トランジスタのしきい値電圧制御が重要となっている。
【０００７】
Ｐ型ＦＥＴのしきい値電圧制御の手段（特に、低減の手段）として、トランジスタのチャネル領域を、従来はＳｉ（シリコン）からなる層であったのに代えて、Ｇｅ（ゲルマニウム）を含むＳｉ1-x Ｇｅx （０＜ｘ≦１）からなる層として形成することが提案されている（非特許文献１）。尚、本明細書中において、Ｓｉ1-x Ｇｅx （０＜ｘ≦１）の意味で単にＳｉＧｅと表記する場合がある。
【０００８】
このような技術によると、例えば、半導体基板に形成されたＰ型ＦＥＴにおいて、半導体基板の表面から５０ｎｍ程度の範囲（チャネル領域の構成される部分を含む範囲）をＳｉＧｅによって形成する。
【０００９】
このようにすると、以下に説明するメカニズムにより、しきい値電圧が低減される。
【００１０】
まず、Ｓｉのエネルギーバンドギャップは１．１２ｅＶであるのに比べ、Ｇｅのエネルギーバンドギャップは０．６６ｅＶと小さい。また、ＳｉとＧｅとの混晶であるＳｉＧｅのエネルギーバンドギャップは、Ｇｅの組成比ｘに応じて、０．６６〜１．１２ｅＶの間にて連続的に変化する。
【００１１】
また、Ｓｉ及びＧｅは、ほぼ同じ電子親和力を有する。このため、Ｇｅの組成比ｘの変化に伴うＳｉＧｅのエネルギーバンドギャップの変動は、主に、価電子帯のエネルギーの変動に起因する。つまり、ＳｉＧｅの価電子帯のエネルギーは、Ｓｉの価電子帯のエネルギーに比べて高くなる。
【００１２】
この結果、Ｓｉチャネルに代えてＳｉＧｅチャネルを形成することにより、しきい値電圧を低減することが可能となる。尚、しきい値電圧を有意に低減するためには、Ｇｅを１０％よりも多く含む（０．１＜ｘ≦１）ようにする。また、代表的な組成はＸ＝０．５の場合、つまり、Ｓｉ：Ｇｅ＝１：１となる場合である。非特許文献１には、２５０〜３００ｍＶのしきい値電圧の低減が報告されている。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】H. R. Harris et al., Symp. VLSI Technology, p.154, 2007.
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記のようにチャネル部をＳｉ1-x Ｇｅx （０．１＜ｘ≦１）からなる領域に構成する方法を用いてしきい値電圧制御を行った場合、基板リーク電流が増大するという問題が発生する。よって、その解決が課題となっている。
【００１５】
以上に鑑み、本発明の目的は、ＳｉＧｅチャネル構造を有するＰ型ＦＥＴにおいて、基板リーク電流の増大を抑制することが可能なトランジスタとその製造方法とを提供することにある。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本願発明者は、非特許文献１の方法によってしきい値電圧を制御する場合に基板リーク電流が増大する理由について検討した。
【００１７】
まず、ＦＥＴにおいて、ゲート電極下方のチャネル部をＳｉＧｅによって構成すると、ＦＥＴが有する拡散層（ソース・ドレイン領域、エクステンション領域等）についてもＳｉＧｅからなるものとして形成されることになる。
【００１８】
また、基板リーク電流は、拡散層領域と、チャネル部を含むウェル領域とによって形成されるＰＮ接合に対し、逆バイアスが加えられた場合に発生するリーク電流である。その大きさは、ＰＮ接合部におけるエネルギーバンドギャップの大きさに依存し、エネルギーバンドギャップが小さいほど増大する。
【００１９】
よって、ＳｉＧｅチャネルを形成した場合、Ｓｉチャネルの場合に比べた基板リーク電流の増大の程度は、ＰＮ接合部におけるエネルギーバンドギャップの大きさに依存し、更には、Ｇｅの組成比ｘに依存することになる。
【００２０】
そこで、本願発明者は、拡散層領域とウェル領域とによって形成されるＰＮ接合部におけるＳｉ濃度（含有率）を、チャネル部に比べて高くすることにより、しきい値電圧を低減すると共に基板リーク電流の増大を抑制することを考案した。
【００２１】
具体的に、本発明に係る半導体装置は、Ｇｅを含む第１導電型の第１の半導体領域と、第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、第１の半導体領域におけるゲート電極の両側方に形成された第２導電型の拡散領域と、第１の半導体領域と拡散領域との間に形成された第１導電型の第２の半導体領域とを備え、第２の半導体領域は、第１の半導体領域におけるゲート電極下方のチャネル形成領域よりも高い濃度のＳｉを含有する。
【００２２】
このような半導体装置によると、Ｇｅを含む第１の半導体領域にチャネルが形成されることによりしきい値電圧を制御（低減）しながら、ＰＮ接合の部分においてチャネル形成領域よりもＳｉ濃度が高くなっている（言い換えると、Ｇｅ濃度が低くなっている）ことにより、基板リーク電流の増大を抑制することができる。
【００２３】
尚、第１の半導体領域はＮ型であり、拡散領域はＰ型であることが好ましい。
【００２４】
Ｇｅを含むチャネル（ＳｉＧｅチャネル）とすることによるしきい値電圧の低減は、Ｐ型ＦＥＴにおいて特に有用である。よって、第１の半導体領域がＮ型不純物を含むことによりＮ型となっており、拡散領域がＰ型不純物を含むことによりＰ型となっている場合に、本発明の半導体装置の効果が顕著に得られる。
【００２５】
また、拡散領域は、ボロン及びインジウムの少なくとも一方を不純物として含有することが好ましい。また、第１の半導体領域は、ヒ素及びリンの少なくとも一方を不純物として含有することが好ましい。各領域に含まれる不純物として、このような元素を用いることができる。
【００２６】
また、拡散領域は、ソース・ドレイン領域及びエクステンション領域の少なくとも一方であることが好ましい。
【００２７】
基板リーク電流が発生する箇所の例としては、ソース・ドレイン領域及びエクステンション領域の底部及び側部のＰＮ接合が挙げられる。よって、拡散領域がソース・ドレイン領域及びエクステンション領域のいずれか一方又は両方であるようにすると、基板リーク電流を抑制することができる。
【００２８】
また、第２の半導体領域は、第１の半導体領域と拡散領域との間の全体に形成されていても良い。また、第２の半導体領域は、前記第１の半導体領域と前記拡散領域との間の一部に形成されていても良い。
【００２９】
つまり、基板リーク電流が発生するＰＮ接合の全体についてＳｉ濃度を高くするのであっても良いし、特に基板リーク電流の多い部分についてＳｉ濃度を高くするのであっても良い。
【００３０】
このように、個々の半導体装置の特性等に合わせて適切な箇所に第２の半導体領域を配置することにより、基板リーク電流を抑制することができる。
【００３１】
また、第２の半導体領域及びチャネル形成領域は、いずれもＳｉ1-x Ｇｅx （０＜ｘ≦１）からなり、第２の半導体領域におけるｘは、チャネル領域におけるｘよりも０．１以上小さいことが好ましい。
【００３２】
Ｓｉ1-x Ｇｅx （０＜ｘ≦１）において、Ｇｅの組成比であるｘが小さいほどＳｉの濃度が高いのであるから、第２の半導体領域においてｘが小さいことが求められる。特に、０．１以上小さい場合に、基板リーク電流を抑制する効果がより確実に得られる。
【００３３】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、基板上に、Ｇｅを含む第１導電型の第１の半導体領域を形成する工程（ａ）と、第１の半導体領域上に、ゲート絶縁膜を介してゲート電極を形成する工程（ｂ）と、第１の半導体領域におけるゲート電極の両側方に、第２導電型の拡散領域を形成する工程（ｃ）と、第１の半導体領域におけるゲート電極の両側方に、第１導電型の第２の半導体領域を形成する工程（ｄ）とを備え、第２の半導体領域は、少なくとも第１の半導体領域と拡散領域との間に位置していると共に、第１の半導体領域におけるゲート電極下方のチャネル形成領域よりも高い濃度のＳｉを含有する。
【００３４】
本発明の半導体装置の製造方法によると、本発明の半導体装置を製造することができる。つまり、Ｇｅを含むチャネル形成領域を備えることによりしきい値電圧を低減しながら、ＰＮ接合の部分においてＳｉ濃度が高くなっていることにより基板リーク電流が抑制された半導体装置を製造することができる。
【００３５】
尚、拡散領域は、ソース・ドレイン領域及びエクステンション領域の少なくとも一方であることが好ましい。また、拡散領域は、ボロン及びインジウムの少なくとも一方をイオン注入することにより形成されることが好ましい。具体的な拡散領域として、このようになっていても良い。
【００３６】
また、第２の半導体領域は、Ｓｉイオンの注入により形成しても良い。
【００３７】
チャネル形成領域よりもＳｉ濃度が高い第２の半導体領域を形成するために、このようにしても良い。
【発明の効果】
【００３８】
Ｓｉ1-x Ｇｅx （０．１＜ｘ≦１）からなる領域にチャネルを形成することによりしきい値電圧を制御（低減）しながら、基板リーク電流が発生するＰＮ接合部分のＳｉ濃度を高くすることにより基板リーク電流を抑制することができる。
【図面の簡単な説明】
【００３９】
【図１】図１は、第１の実施形態の半導体装置の要部断面を模式的に示す図である。
【図２】図２（ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造方法の各工程を示す図である。
【図３】図３（ａ）〜（ｃ）は、図２（ｃ）に続いて、第１の実施形態における半導体装置の製造方法の各工程を示す図である。
【図４】図４は、第２の実施形態の半導体装置の要部断面を模式的に示す図である。
【図５】図５（ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造方法の各工程を示す図である。
【図６】図６（ａ）〜（ｃ）は、図５（ｃ）に続いて、第１の実施形態における半導体装置の製造方法の各工程を示す図である。
【発明を実施するための形態】
【００４０】
（第１の実施形態）
以下、第１の実施形態における例示的半導体装置１５０について、その要部断面を模式的に示す図である図１を参照しながら説明する。
【００４１】
図１に示すように、半導体装置１５０は、シリコンからなる半導体基板１００を用いて形成されており、Ｐ型ＦＥＴ構造を有する。半導体基板１００上には、Ｓｉ1-x Ｇｅx （０＜ｘ≦１）からなる第１の半導体領域１０１が形成されている。第１の半導体領域１０１は、膜厚が例えば９０ｎｍであり、リン、ヒ素等のＮ型不純物（ウェル形成、しきい値電圧制御用のチャネル不純物）を含むことによりＮ型になっている。第１の半導体領域１０１の上には、ゲート絶縁膜１２１を介してゲート電極１２２が形成されている。また、ゲート電極１２２及びゲート絶縁膜１２１の両側面を覆うように、シリコン酸化膜からなるサイドウォールスペーサー１０６が形成されている。尚、ゲート絶縁膜１２１は、酸化膜１０２上に、高誘電率絶縁膜１０３が積層された構造である。また、ゲート電極１２２は、金属を含む材料からなるメタルゲート電極、例えば窒化チタン膜１０４の上に、ポリシリコン、アモルファスシリコン等のシリコン膜１０５が積層された構造である。
【００４２】
第１の半導体領域１０１におけるゲート電極１２２の両側方には、エクステンション領域１０７が形成されている。エクステンション領域１０７は、Ｐ型不純物であるボロンを含むことによりＰ型であり、深さは１５ｎｍ程度である。
【００４３】
更に、エクステンション領域１０７の外側には、Ｐ型のソース・ドレイン領域１０９（ソース領域及びドレイン領域を合わせてこのように呼ぶ）が接合深さ６０ｎｍ程度に形成されている。
【００４４】
また、エクステンション領域１０７と第１の半導体領域１０１との間に、エクステンション領域１０７を覆うように、Ｎ型の第２の半導体領域１０８が形成されている。第２の半導体領域１０８の深さは２０ｎｍ程度であり、エクステンション領域１０７に対して５ｎｍ程度外側に形成されている。
【００４５】
ここで、第１の半導体領域１０１を構成するＳｉ1-x Ｇｅx （０＜ｘ≦１）について、例えば、Ｘ＝０．５（つまり、Ｇｅが５０％）であってもよい。
【００４６】
半導体装置１５０に構成されたＰ型ＦＥＴが動作する際には、ゲート電極１２２下方における第１の半導体領域１０１の部分にチャネルが形成される。チャネル形成領域がＧｅを含むことにより、Ｓｉチャネルの場合に比べてしきい値電圧が低減している。
【００４７】
尚、少しでもＧｅが含まれていればしきい値電圧は低減されるが、実質的に低減の効果を得るためには、１０％程度は含まれていることが好ましい。また、Ｓｉを含まず、Ｇｅのみとなっていても構わない。つまり、０．１＜ｘ≦１を満たすことが好ましい。
【００４８】
このようなチャネル形成領域に比べて、第２の半導体領域１０８におけるＳｉ濃度が高くなっている。具体的には、例えば、Ｓｉ濃度が５０％（Ｇｅの組成比によって記すとｘ＝０．５）であるチャネル形成領域に対して、第２の半導体領域１０８のＳｉ濃度は７５％（Ｇｅの組成比によって記すとｘ＝０．２５）である。
【００４９】
このように、エクステンション領域１０７の底部及び側部のＰＮ接合部は、第２の半導体領域１０８が形成されていることにより、チャネル形成領域に比べてＳｉ濃度が高く（言い換えると、Ｇｅ濃度が低く）なっている。この結果、エクステンション領域１０７のＰＮ接合部において発生する基板リーク電流を約一桁低減することができる。
【００５０】
尚、チャネル形成領域（第１の半導体領域１０１）においてｘ＝０．５の場合（Ｓｉ濃度では５０％の場合）を一例として説明したが、これには限らない。０＜ｘ≦１の範囲におけるいずれの値である場合にも、チャネル形成領域に比べてＰＮ接合部分（第２の半導体領域１０８）におけるＳｉ濃度が高くなっていれば、基板リーク電流を低減することができる。
【００５１】
また、第２の半導体領域１０８のＳｉ濃度が２５％高くなっている（Ｇｅ組成比ｘが０．２５小さくなっている）例を説明したが、これには限らない。Ｓｉ濃度の差がより小さい場合にも基板リーク電流は低減される。但し、第２の半導体領域１０８がチャネル形成領域に比べて１０％以上高いＳｉ濃度（ｘが０．１以上小さいＧｅ組成）を有していると、有意に基板リーク電流を抑制することができ、望ましい。チャネル形成領域のＳｉ濃度が５０％である場合、第２の半導体領域１０８のＳｉ濃度を６０％〜１００％とすることにより、基板リーク電流は３分の１〜１００分の１程度に低減される。
【００５２】
また、以上の例の場合、Ｓｉ濃度の高い第２の半導体領域１０８は、エクステンション領域１０７の全体を覆うように（エクステンション領域１０７と第１の半導体領域１０１の間の全体に位置するように）形成されている。しかしながら、これには限らない。重要なのは、基板リーク電流の多く発生するＰＮ接合部についてＳｉ濃度を高めることである。このため、エクステンション領域１０７の側面部（チャネル形成領域側の部分）において基板リーク電流が多く発生するのであれば、エクステンション領域１０７の側面とチャネル形成領域（ゲート電極１２２下方の第１の半導体領域１０１）との間に第２の半導体領域１０８を形成する。同様に、エクステンション領域１０７の底部において基板リーク電流が多く発生するのであれば、この部分に第２の半導体領域１０８を形成する。これにより、基板リーク電流を抑制することができる。
【００５３】
また、第１の半導体領域１０１の厚さが９０ｎｍ程度である場合を説明したが、これには限らない。エクステンション領域１０７の一部分でもＧｅを含む第１の半導体領域１０１とのＰＮ接合を有していると、該ＰＮ接合部において基板リーク電流が増大する。これを抑制するために、Ｓｉ濃度の高い第２の半導体領域１０８を設ける。従って、第１の半導体領域１０１がエクステンション領域１０７よりも薄い場合にも、基板リーク電流を低減する効果を得ることはできる。
【００５４】
また、以上では、Ｇｅを含む第１の半導体領域１０１上に酸化膜１０２が形成されている例を説明した。しかし、これには限らない。例えば、第１の半導体領域１０１上にＳｉ層を形成し、その上に酸化膜１０２を形成することもできる。これにより、Ｓｉキャップ付きのＳｉＧｅチャネルを有するＰ型ＦＥＴ構造とすることができる。
【００５５】
また、以上では、エクステンション領域１０７に対して５ｎｍ程度外側まで第２の半導体領域１０８が設けられているが、この値には限らず、エクステンション領域１０７を覆うように第２の半導体領域１０８を設けることが要点である。
【００５６】
次に、本実施形態における例示的半導体装置１５０の製造方法について、その工程を示す図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）を参照して説明する。
【００５７】
まず、図２（ａ）に示すように、シリコンからなる半導体基板１００上に、第１の半導体領域１０１を膜厚９０ｎｍに堆積する。第１の半導体領域１０１は、Ｓｉ1-x Ｇｅx においてＧｅ組成比ｘ＝０．５（Ｓｉ濃度として記せば５０％）であるＳｉＧｅ層とする。このためには、ＣＶＤ（chemical vapor deposition）法を用いてシリコンからなる半導体基板１００上にエピタキシャル成長しても良い。この際の条件としては、Ｓｉ系ガスにＳｉＨ4 、Ｇｅ系ガスにＧｅＨ4 を用い、堆積温度を５００℃、ガス圧を２０Torr（２６６６Ｐａ）とする。また、ウェル形成及びしきい値電圧制御のため、第１の半導体領域１０１は、リン、ヒ素等のＮ型不純物を含有させてＮ型の層として形成する。
【００５８】
次に、図２（ｂ）に示すように、第１の半導体領域１０１上に、ゲート絶縁膜１２１を介してゲート電極１２２を形成する。このためには、まず、第１の半導体領域１０１表面のＳｉＧｅをオゾンにより酸化させることにより、膜厚１ｎｍの酸化膜１０２を形成する。次に、該酸化膜１０２上に、例えばハフニウムを含む膜厚２ｎｍの高誘電率絶縁膜１０３を堆積する。続いて、高誘電率絶縁膜１０３上に、メタルゲートとして膜厚１０ｎｍの窒化チタン膜１０４を堆積し、更にその上に、膜厚１００ｎｍのシリコン膜１０５を堆積する。この後、レジストパターニング、ゲートドライエッチング等を行なうことにより、図２（ｂ）に示す酸化膜１０２と高誘電率絶縁膜１０３からなるゲート絶縁膜１２１及び窒化チタン膜１０４とシリコン膜１０５からなるゲート電極１２２の構造を得る。
【００５９】
次に、図２（ｃ）に示すように、半導体装置１５０製造における特徴となるＳｉの注入を行なう。具体的には、加速エネルギー１５ｋｅＶ、注入ドーズ量３×１０16atoms／cm2の条件により、ゲート電極１２２をマスクとしてＳｉのイオン注入を行なう。これにより、第１の半導体領域１０１におけるゲート電極１２２の両側方に、表面から深さ２０ｎｍ程度のＳｉ濃度が２５％増加して７５％となった（Ｇｅ濃度が２５％に低減した）Ｎ型の第２の半導体領域１０８が形成される。
【００６０】
尚、イオン注入の際、Ｓｉはゲート電極１２２の下方にも回り込む。但し、回り込み両、つまりゲート電極１２２下方へのオーバーラップ量は、深さに比べて小さく、１０ｎｍ以下である。
【００６１】
次に、図３（ａ）に示すように、エクステンション注入を行なう。具体的には、注入する不純物としてボロンを用い、加速エネルギー０．３ｋｅＶ、注入ドーズ量５×１０14atoms／cm2の条件によりゲート電極１２２をマスクとしてイオン注入を行なう。これにより、第１の半導体領域１０１におけるゲート電極１２２の両側方にＰ型のエクステンション領域１０７を形成する。注入直後の接合深さは１０ｎｍ以下と非常に浅いが、後述する活性化アニールによりボロンが拡散し、最終的な接合深さは１５ｎｍ程度となる。このため、エクステンション領域１０７は、深さが２０ｎｍ程度である第２の半導体領域１０８よりも５ｎｍ浅く形成されることになる。
【００６２】
次に、図３（ｂ）に示すように、ゲート電極１２２及びゲート絶縁膜１２１の側面を覆うサイドウォールスペーサー１０６を形成する。このためには、エクステンション領域１０７を形成した後、半導体基板１００上に膜厚７０ｎｍ程度のシリコン酸化膜を堆積する。続いて、ドライエッチングにより全面エッチバックを行なうことにより、ゲート電極１２２の側面上に幅７０ｎｍ程度のシリコン酸化膜からなるサイドウォールスペーサー１０６を形成する。
【００６３】
次に、図３（ｃ）に示すように、ソース・ドレイン領域１０９を形成する。このために、不純物としてボロンを用い、加速エネルギー１．５ｋｅＶ、注入ドーズ量４×１０15atoms／cm2の条件により、ゲート電極１２２及びサイドウォールスペーサー１０６をマスクとしてイオン注入を行なう。これにより、第１の半導体領域１０１におけるサイドウォールスペーサー１０６の外側方の部分にＰ型のソース・ドレイン領域１０９が形成される。続いて、１０００℃、０秒（目標到達温度に達した後、直ちに降温する）の条件のスパイクアニールを行なうことにより、エクステンション領域１０７及びソース・ドレイン領域１０９の不純物を活性化させる。このアニールにより、接合深さ６０ｎｍのソース・ドレイン領域１０９が形成される。
【００６４】
以上により、半導体装置１５０が製造される。本実施形態の場合、エクステンション領域１０７を形成する前に、エクステンション領域１０７が形成される領域を覆うように、Ｓｉ濃度が高い第２の半導体領域１０８を形成することを特徴としている。これにより、エクステンション領域１０７の底部及び側部のＰＮ接合部において発生する基板リーク電流を低減している。本実施形態の例では、チャネル形成領域（第１の半導体領域１０１）におけるＳｉ濃度５０％に対してＰＮ接合部（第２の半導体領域１０８）におけるＳｉ濃度は７５％であり、２５％の差があることから、基板リーク電流は一桁程度低減している。
【００６５】
尚、以上に説明したように先に第２の半導体領域１０８を形成すると、Ｓｉ注入によるプリアモルファス化によって短チャネル特性を改善する効果が期待できる。しかしながら、以上とは異なる工程順として、先にエクステンション領域１０７を形成し、その後に第２の半導体領域１０８を形成することもできる。この場合にも、基板リーク電流を低減する効果は得られる。
【００６６】
また、Ｓｉ1-x Ｇｅx （０＜ｘ≦１）層である第１の半導体領域１０１の形成条件、Ｓｉイオンの注入条件、エクステンション領域１０７の注入条件、サイドウォールスペーサー１０６の形成条件、ソース・ドレイン領域１０９の注入条件、活性化アニールの条件等について、いずれも例示するものであって、上記の記載には限定されない。
【００６７】
また、以上の説明では、Ｓｉ濃度の高い第２の半導体領域１０８は、エクステンション領域１０７の全体を覆うように形成している。しかし、基板リーク電流の発生箇所に合わせて配置しても良い。エクステンション領域１０７の側面部（チャネル形成領域の側）において基板リーク電流が多く発生するのであれば、Ｓｉ注入時に角度注入を行なってゲート電極１２２の下方に対する第２の半導体領域１０８のオーバーラップ量を増加させることもできる。これにより、エクステンション領域１０７の側面部におけるＳｉ濃度を増大させることができる。また、エクステンション領域１０７の底部において基板リーク電流が多く発生するのであれば、Ｓｉ注入時の加速エネルギーをより大きくすることにより、特にエクステンション領域１０７の底部にＳｉ濃度の高い領域を形成しても良い。
【００６８】
また、図２（ａ）の工程の後、図２（ｂ）に示す酸化膜１０２を形成する間に、第１の半導体領域１０１上に膜厚２ｎｍ程度のＳｉキャップ層を堆積するようにしても良い。これにより、酸化膜１０２の品質を向上することができる。
【００６９】
（第２の実施形態）
以下、第２の実施形態における例示的半導体装置１５１について、その要部断面を模式的に示す図である図４を参照しながら説明する。ここで、半導体装置１５１の構成のうち、第１の実施形態の半導体装置１５０と共通の部分については同じ符号を用いることにより詳しい説明を省略し、相違点を主に説明する。
【００７０】
第１の実施形態の半導体装置１５０の場合、Ｐ型のエクステンション領域１０７を覆うように、Ｓｉ濃度がチャネル形成領域に比べて高いＮ型の第２の半導体領域１０８を有している。これに対し、本実施形態の半導体装置１５１の場合には、Ｐ型のソース・ドレイン領域１０９を覆うように、Ｓｉ濃度がチャネル形成領域に比べて高いＮ型の第２の半導体領域１２８が形成されている。
【００７１】
ここで、ソース・ドレイン領域１０９の深さは６０ｎｍ程度、第２の半導体領域１２８の深さは７０ｎｍ程度である。また、第１の実施形態と同様、チャネル形成領域（ゲート電極１２２下方の第１の半導体領域１０１）においてＳｉ濃度は５０％である。第２の半導体領域１２８のＳｉ濃度は７５％である。
【００７２】
このような構成により、本実施形態の半導体装置１５１において、ソース・ドレイン領域１０９の底部及び側部のＰＮ接合部（ソース・ドレイン領域１０９と、ウェル及びチャネル形成領域とのＰＮ接合部）における基板リーク電流を抑制することができる。
【００７３】
尚、ソース・ドレイン領域１０９全体を第２の半導体領域１２８が覆うことは必須ではなく、基板リーク電流が多く発生する箇所のみに第２の半導体領域を設けても良い。例えば、ソース・ドレイン領域１０９の底部のみ又は側部のみに設けることもできる。
【００７４】
また、エクステンション領域１０７及びソース・ドレイン領域１０９の両方を覆うように、Ｓｉ濃度の高い領域を設けても良い。つまり、第１の実施形態における第２の半導体領域１０８と、第２の実施形態における第２の半導体領域１２８とを両方備えるような半導体装置としても良い。この場合、エクステンション領域１０７及びソース・ドレイン領域１０９の両方について、ＰＮ接合部における基板リーク電流を低減することができる。
【００７５】
また、チャネル形成領域に比べて第２の半導体領域１２８のＳｉ濃度を２５％高くしているが、これは必須ではない。Ｓｉ濃度を１０％高くする（チャネル形成領域においてＳｉが５０％であるのに対し、第２の半導体領域１２８においてＳｉを６０％とする）だけでも、基板リーク電流を３分の１程度に抑制することができる。
【００７６】
また、第１の半導体領域１０１の厚さが９０ｎｍであること、第２の半導体領域１２８がソース・ドレイン領域１０９から１０ｎｍ外側にまで形成されていること等についても例示であって、これらに限定されることはない。
【００７７】
次に、本実施形態における例示的半導体装置１５１の製造方法について、その工程を示す図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）を参照して説明する。
【００７８】
図５（ａ）及び（ｂ）の工程は、第１の実施形態において説明した図２（ａ）及び（ｂ）の工程と同様である。これらの工程により、シリコンからなる半導体基板１００上にＳｉＧｅ（Ｇｅ組成５０％）からなる第１の半導体領域１０１が形成される。また、その上に、酸化膜１０２及び高誘電率絶縁膜１０３の積層されたゲート絶縁膜１２１を介して、窒化チタン膜１０４及びシリコン膜１０５の積層されたゲート電極１２２が形成される。
【００７９】
この後、図５（ｃ）のように、エクステンション領域１０７を形成する。このためには、不純物としてボロンを用い、加速エネルギー０．３ｋｅＶ、注入ドーズ量５×１０14atoms／cm2の条件によりゲート電極１２２をマスクとしてイオン注入を行なう。これにより、第１の半導体領域１０１におけるゲート電極１２２の両側方にエクステンション領域１０７が形成される。注入直後の接合深さは１０ｎｍ以下と非常に浅いが、後述する活性化アニールによりボロンが拡散し、最終的な接合深さは１５ｎｍ程度となる。
【００８０】
次に、図６（ａ）に示すように、ゲート電極１２２及びゲート絶縁膜１２１の側面を覆うサイドウォールスペーサー１０６を形成する。このためには、Ｐ型のエクステンション領域１０７を形成した後、半導体基板１００上に膜厚７０ｎｍ程度のシリコン酸化膜を堆積する。続いて、ドライエッチングにより全面エッチバックを行なうことにより、ゲート電極１２２の側面上に幅７０ｎｍ程度のシリコン酸化膜からなるサイドウォールスペーサー１０６を形成する。
【００８１】
次に、図６（ｂ）に示すように、半導体装置１５１製造における特徴となるＳｉの注入を行なう。具体的には、加速エネルギー５５ｋｅＶ、注入ドーズ量７．２×１０16atoms／cm2の条件により、ゲート電極１２２をマスクとしてＳｉのイオン注入を行なう。これにより、第１の半導体領域１０１におけるサイドウォールスペーサー１０６の外側方に、表面から深さ７０ｎｍ程度のＳｉ濃度が７５％に増加した（Ｇｅ濃度が２５％に低減した）第２のＮ型の半導体領域１２８が形成される。
【００８２】
尚、イオン注入の際、Ｓｉはサイドウォールスペーサー１０６の下方にも回り込む。但し、回り込み量、つまりサイドウォールスペーサー１０６下方へのオーバーラップ量は、垂直方向に比べて小さく、２０ｎｍ程度である。
【００８３】
次に、図６（ｃ）に示すように、ソース・ドレイン領域１０９を形成する。このためには、不純物としてボロンを用い、加速エネルギー１．５ｋｅＶ、注入ドーズ量４×１０15atoms／cm2の条件により、ゲート電極１２２及びサイドウォールスペーサー１０６をマスクとしてイオン注入を行なう。これにより、第１の半導体領域１０１におけるサイドウォールスペーサー１０６の外側方の部分にＰ型のソース・ドレイン領域１０９が形成される。続いて、１０００℃、０秒の条件のスパイクアニールを行なうことにより、エクステンション領域１０７及びソース・ドレイン領域１０９の不純物を活性化させる。このアニールにより、接合深さ６０ｎｍのソース・ドレイン領域１０９が形成される。これは、深さが７０ｎｍである第２の半導体領域１２８よりも１０ｎｍ浅いことになる。
【００８４】
以上により、半導体装置１５１が製造される。本実施形態の場合、ソース・ドレイン領域１０９を形成する前に、ソース・ドレイン領域１０９が形成される領域を覆うように、Ｓｉ濃度が高い第２の半導体領域１２８を形成することを特徴としている。これにより、ソース・ドレイン領域１０９の底部及び側部のＰＮ接合部において発生する基板リーク電流を低減している。
【００８５】
尚、以上とは異なる工程順として、先にソース・ドレイン領域１０９を形成し、その後に第２の半導体領域１２８を形成することもできる。
【００８６】
また、第１の半導体領域１０１の形成条件、Ｓｉイオンの注入条件、エクステンション領域１０７の注入条件、サイドウォールスペーサー１０６の形成条件、ソース・ドレイン領域１０９の注入条件、活性化アニールの条件等について、いずれも例示するものであって、上記の記載には限定されない。
【００８７】
また、ソース・ドレイン領域１０９の全体を覆うように第２の半導体領域１２８を形成することは必須ではない。例えば、Ｓｉ注入時に角度注入を行なってサイドウォールスペーサー１０６の下方に対する第２の半導体領域１２８のオーバーラップ量を増加させても良い。これにより、ソース・ドレイン領域１０９の側面部におけるＳｉ濃度を増大させることができる。その結果、側面部が主要なリーク源である場合の基板リーク電流の低減が可能となる。また、ソース・ドレイン領域１０９の底部において基板リーク電流が多く発生するのであれば、Ｓｉ注入時の加速エネルギーをより大きくすることにより、特にソース・ドレイン領域１０９の底部にＳｉ濃度の高い領域を形成しても良い。
【００８８】
更に、エクステンション領域１０７及びソース・ドレイン領域１０９の両方を覆うように、Ｓｉ濃度の高い領域を設けても良い。このためには、例えば、第１の実施形態における図２（ａ）〜（ｃ）と図３（ａ）及び（ｂ）までの工程を終えた後、第２の実施形態における図６（ｂ）及び（ｃ）と同様の工程を行なえばよい。これにより、エクステンション領域１０７及びソース・ドレイン領域１０９の両方について、基板リーク電流を抑制した半導体装置を製造することができる。
【００８９】
また、図５（ａ）の工程の後、図５（ｂ）に示す酸化膜１０２を形成する間に、第１の半導体領域１０１上に膜厚２ｎｍ程度のＳｉキャップ層を堆積するようにしても良い。これにより、酸化膜１０２の品質を向上することができる。
【００９０】
また、エクステンション領域１０７、ソース・ドレイン領域１０９の形成等に用いるＰ型不純物としてボロンを例示したが、これに代えてインジウムを用いても良い。更には、ボロン及びインジウムの両方を用いても良い。
【産業上の利用可能性】
【００９１】
本発明の半導体装置は、Ｇｅを含む第１の半導体領域をチャネル形成領域とすることによりしきい値電圧を低減すると共に、ＰＮ接合部においてＳｉ濃度を高くすることにより基板リーク電流を低減することができ、トランジスタの低消費電力化に有用である。
【符号の説明】
【００９２】
１００ 半導体基板
１０１ 第１の半導体領域
１０２ 酸化膜
１０３ 高誘電率絶縁膜
１０４ 窒化チタン膜
１０５ シリコン膜
１０６ サイドウォールスペーサー
１０７ エクステンション領域
１０８、１２８ 第２の半導体領域
１０９ ソース・ドレイン領域
１２１ ゲート絶縁膜
１２２ ゲート電極
１５０、１５１ 半導体装置
【特許請求の範囲】
【請求項１】
Ｇｅを含む第１導電型の第１の半導体領域と、
前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記第１の半導体領域における前記ゲート電極の両側方に形成された第２導電型の拡散領域と、
前記第１の半導体領域と前記拡散領域との間に形成された第１導電型の第２の半導体領域とを備え、
前記第２の半導体領域は、前記第１の半導体領域における前記ゲート電極下方のチャネル形成領域よりも高い濃度のＳｉを含有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の半導体領域はＮ型であり、
前記拡散領域はＰ型であることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記拡散領域は、ボロン及びインジウムの少なくとも一方を不純物として含有することを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記第１の半導体領域は、ヒ素及びリンの少なくとも一方を不純物として含有することを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記拡散領域は、ソース・ドレイン領域及びエクステンション領域の少なくとも一方であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか一つにおいて、
前記第２の半導体領域は、前記第１の半導体領域と前記拡散領域との間の全体に形成されていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか一つにおいて、
前記第２の半導体領域は、前記第１の半導体領域と前記拡散領域との間の一部に形成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか一つにおいて、
前記第２の半導体領域及び前記チャネル形成領域は、いずれもＳｉ1-x Ｇｅx （０＜ｘ≦１）からなり、
前記第２の半導体領域におけるｘは、前記チャネル領域におけるｘよりも０．１以上小さいことを特徴とする半導体装置。
【請求項９】
基板上に、Ｇｅを含む第１導電型の第１の半導体領域を形成する工程（ａ）と、
前記第１の半導体領域上に、ゲート絶縁膜を介してゲート電極を形成する工程（ｂ）と、
前記第１の半導体領域における前記ゲート電極の両側方に、第２導電型の拡散領域を形成する工程（ｃ）と、
前記第１の半導体領域における前記ゲート電極の両側方に、第１導電型の第２の半導体領域を形成する工程（ｄ）とを備え、
前記第２の半導体領域は、少なくとも前記第１の半導体領域と前記拡散領域との間に位置していると共に、前記第１の半導体領域における前記ゲート電極下方のチャネル形成領域よりも高い濃度のＳｉを含有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９において、
前記拡散領域は、ソース・ドレイン領域及びエクステンション領域の少なくとも一方であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９又は１０において、
前記拡散領域は、ボロン及びインジウムの少なくとも一方をイオン注入することにより形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９〜１１のいずれか一つにおいて、
前記第２の半導体領域は、Ｓｉイオンの注入により形成することを特徴とする半導体装置の製造方法。
【請求項１】
Ｇｅを含む第１導電型の第１の半導体領域と、
前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記第１の半導体領域における前記ゲート電極の両側方に形成された第２導電型の拡散領域と、
前記第１の半導体領域と前記拡散領域との間に形成された第１導電型の第２の半導体領域とを備え、
前記第２の半導体領域は、前記第１の半導体領域における前記ゲート電極下方のチャネル形成領域よりも高い濃度のＳｉを含有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の半導体領域はＮ型であり、
前記拡散領域はＰ型であることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記拡散領域は、ボロン及びインジウムの少なくとも一方を不純物として含有することを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記第１の半導体領域は、ヒ素及びリンの少なくとも一方を不純物として含有することを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記拡散領域は、ソース・ドレイン領域及びエクステンション領域の少なくとも一方であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか一つにおいて、
前記第２の半導体領域は、前記第１の半導体領域と前記拡散領域との間の全体に形成されていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか一つにおいて、
前記第２の半導体領域は、前記第１の半導体領域と前記拡散領域との間の一部に形成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか一つにおいて、
前記第２の半導体領域及び前記チャネル形成領域は、いずれもＳｉ1-x Ｇｅx （０＜ｘ≦１）からなり、
前記第２の半導体領域におけるｘは、前記チャネル領域におけるｘよりも０．１以上小さいことを特徴とする半導体装置。
【請求項９】
基板上に、Ｇｅを含む第１導電型の第１の半導体領域を形成する工程（ａ）と、
前記第１の半導体領域上に、ゲート絶縁膜を介してゲート電極を形成する工程（ｂ）と、
前記第１の半導体領域における前記ゲート電極の両側方に、第２導電型の拡散領域を形成する工程（ｃ）と、
前記第１の半導体領域における前記ゲート電極の両側方に、第１導電型の第２の半導体領域を形成する工程（ｄ）とを備え、
前記第２の半導体領域は、少なくとも前記第１の半導体領域と前記拡散領域との間に位置していると共に、前記第１の半導体領域における前記ゲート電極下方のチャネル形成領域よりも高い濃度のＳｉを含有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９において、
前記拡散領域は、ソース・ドレイン領域及びエクステンション領域の少なくとも一方であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９又は１０において、
前記拡散領域は、ボロン及びインジウムの少なくとも一方をイオン注入することにより形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９〜１１のいずれか一つにおいて、
前記第２の半導体領域は、Ｓｉイオンの注入により形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−２６７７１３（Ｐ２０１０−２６７７１３Ａ）
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願番号】特願２００９−１１６５７７（Ｐ２００９−１１６５７７）
【出願日】平成２１年５月１３日（２００９．５．１３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願日】平成２１年５月１３日（２００９．５．１３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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