【課題】埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造の提供。
【解決手段】基板１０２は第１活性領域１０４と第２活性領域１０６とを有し、浅溝分離（ＳＴＩ）領域１０８によって分離される。バッファ層１１２は応力緩和層として機能しハードマスク層１１４が形成される。基板１０２の表面に分離領域１０８を部分的に網羅するように凹部１１８を設ける。ゲート誘電体１２０が凹部１１８に形成された後第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。インプラントはハードマスク１１４を貫通しないので、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４はトランジスタのオン・オフを切り替える閾値電圧を変調する。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、第１の斜面と交差する面方位が（１００）の第２の斜面と、を有する。上記構成によれば、基板の表面（１１０）面と（１００）面とのなす角は４５°となり、比較的鋭角に第１斜面が形成されるため、効果的にｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができる。 （もっと読む）

【課題】ゲート電極断線の確率を下げる。
【解決手段】半導体装置１の製造方法は、シリコン基板２の主面に絶縁体ピラー６を形成する工程と、絶縁体ピラー６の側面に保護膜１２を形成する工程と、シリコン基板２の主面にシリコンピラー４を形成する工程と、シリコンピラー４の側面にゲート絶縁膜１０を形成する工程と、それぞれシリコンピラー４及び絶縁体ピラー６の側面を覆い、互いに接する第１及び第２のゲート電極１１，１３を形成する工程とを備える。本製造方法によれば、ダミーピラーとしての絶縁体ピラー６の側面に保護膜１２を形成しているので、チャネル用のシリコンピラー４をトランジスタとして加工する際にダミーピラーが削られてしまうことが防止される。したがって、ゲート電極断線の確率を下げることが可能になる。 （もっと読む）

【課題】移動体通信装置用半導体装置（ＲＦパワーモジュール）の電力付加効率を向上させる。
【解決手段】パワーＭＯＳＦＥＴのゲート電極７とｎ^＋型ドレイン領域１５との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極７に最も近いｎ⁻型オフセットドレイン領域９の不純物濃度を相対的に低く、ゲート電極７から離間したｎ型オフセットドレイン領域１３の不純物濃度を相対的に高くする。これにより、オン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）を共に小さくすることができるので、増幅素子をシリコンパワーＭＯＳＦＥＴで構成したＲＦパワーモジュールの小型化と電力付加効率の向上を図ることができる。 （もっと読む）

【課題】１回のゲート絶縁膜形成工程で複数の厚みのゲート絶縁膜を同一の半導体基板上に形成することができるとともに、ゲート絶縁膜に酸化促進物質による欠陥が発生するのを抑制することができる半導体装置の製造方法の提供。
【解決手段】半導体基板の所定領域に拡散性を有する酸化促進物質を注入する酸化促進物質注入工程と、上記半導体基板に熱処理を行うことで当該半導体基板に上記酸化促進物質の注入量に応じた複数の厚みの酸化膜を形成する酸化膜形成工程と、上記所定領域に注入された酸化促進物質を拡散させることで上記酸化膜中に存在する上記酸化促進物質の濃度を低下させる酸化促進物質拡散工程とを備える。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極ＧＥ２側に位置する側壁部において、第１の斜面と、第１の斜面と交差する第２の斜面と、を有する。このように、溝ｇ２の形状をΣ形状とすることで、ｐチャネル型電界効果トランジスタのチャネル領域に加わる圧縮歪みを大きくすることができる。 （もっと読む）

【課題】フラッシュメモリセルと低電圧動作トランジスタや高電圧動作トランジスタを集積化し、異種トランジスタを混載する半導体装置の製造法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）トンネル絶縁膜、Ｆゲート電極膜、電極間絶縁膜を堆積したＦゲート電極構造を形成し（ｂ）ゲート絶縁膜を形成し（ｃ）導電膜、エッチストッパ膜を堆積し（ｄ）エッチストッパ膜、導電膜をエッチングした積層ゲート電極構造を形成し（ｅ）積層ゲート電極構造の側壁上に第１絶縁膜を形成し（ｆ）積層ゲート電極側壁上に第１サイドウォールスペーサ層を形成し（ｇ）エッチストッパ層を除去し（ｈ）他の領域の導電層から、ゲート電極構造を形成し（ｉ）積層ゲート電極構造、ゲート電極構造側壁上に第２サイドウォールスペーサを形成し（ｊ）希弗酸水溶液で半導体基板表面を露出し（ｋ）半導体基板表面にシリサイド層を形成する。 （もっと読む）

【課題】高性能・高信頼性の半導体装置を製造するための半導体装置の製造方法を提供する。
【解決手段】半導体基板上に保護膜を形成し、保護膜を介して不純物をイオン注入する。注入した不純物を活性化して不純物層を形成した後、保護膜を除去する。その後、不純物層の表面部の半導体基板を除去し、表面部を除去した半導体基板上に半導体層をエピタキシャル成長する。 （もっと読む）

【課題】 プラズマ窒化処理によって形成した酸化窒化珪素膜からのＮ抜けによる膜中窒素濃度の低下を抑制し、被処理体間・ロット間での窒素濃度のばらつきを最小限にする。
【解決手段】 絶縁膜の改質方法は、被処理体の表面に露出した酸化珪素膜をプラズマ窒化処理し、酸化窒化珪素膜を形成する窒化処理工程と、前記酸化窒化珪素膜の表面を酸化処理する改質工程とを行い、窒化処理工程の終了から前記改質工程の開始までの間、真空雰囲気を維持する。また、プラズマ窒化処理は、窒化処理工程直後の酸化窒化珪素膜の膜中窒素濃度をＮ_Ｃ０とし、改質工程後の酸化窒化珪素膜の膜中窒素濃度の目標値をＮ_ＣＴとしたとき、Ｎ_Ｃ０＞Ｎ_ＣＴとなるように行う。 （もっと読む）

【課題】航空機の配電システムでの使用に際しても、十分に信頼できる炭化シリコンを使用したＭＯＳＦＥＴを提供する。
【解決手段】炭化シリコンＭＯＳＦＥＴのゲート絶縁膜１６を、シリコンからなる第１の層と炭化シリコンからなる第２の層１５に貼着することによって、第１の層と第２の層との間に境界面を形成した後、シリコンからなる第１の層の一部又は全部を酸化することにより境界面に炭素クラスターの存在しないゲート絶縁膜１６を形成する。 （もっと読む）

【課題】ゲート絶縁膜の形成を１０００℃以上で行う場合に、Ｇｒｏｗ−ｉｎ欠陥の発生の抑制と、ＢＭＤを用いたゲッタリング効果の向上を両立させる。
【解決手段】初期状態での酸素濃度が５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の半導体基板に素子分離領域３を形成し、ゲート絶縁膜５ａを１０００℃以上の熱酸化により形成した後、酸素をイオン注入して熱処理することで、ＢＭＤ層３０を素子分離領域３の底面よりも下方に形成する。 （もっと読む）

【課題】ＭＯＳＦＥＴの耐圧を向上させる。
【解決手段】半導体基板上に形成された平面形状が円形の給電部１ｐと給電部１ｐを中心としたリング状のガードリング領域１ｇとの間に、給電部１ｐを中心として放射状に延在するゲート電極Ｇ１を給電部１ｐを中心とする円周上に並べて複数配置し、前記円周上で隣り合うゲート電極Ｇ１同士の間にソース領域Ｓ１またはドレイン領域Ｄ１を形成する。これにより、ゲート電極Ｇ１の下部のウエルとソース領域Ｓ１とドレイン領域Ｄ１との間に寄生バイポーラトランジスタが形成されることを防ぐ。 （もっと読む）

【課題】金属電極と該金属電極の上に形成されたシリコン電極とを有するゲート電極を備えた電界効果型トランジスタを実現する際に、金属電極とシリコン電極との界面に生じる界面抵抗を低減できるようにする。
【解決手段】半導体装置は、半導体基板１００における第１の活性領域１０３ａに形成されたＰ型の電界効果型トランジスタを備えている。第１の電界効果型トランジスタは、第１の活性領域１０３ａの上に形成された第１のゲート絶縁膜１０６ａと、第１のゲート絶縁膜１０６ａの上に形成された第１のゲート電極１１５ａとを有している。第１のゲート電極１１５ａは、第１のゲート絶縁膜１０６ａの上に形成された第１の金属電極１０７ａと、該第１の金属電極１０７ａの上に形成された第１の界面層１１０ａと、該第１の界面層１１０ａの上に形成された第１のシリコン電極１１１ａとを有している。 （もっと読む）

【課題】チャネル領域となるＳＯＩ構造を有する半導体線条突出部の形状のばらつきを抑制し、トランジスタ特性のばらつきを減少することができる半導体装置を提供する。
【解決手段】半導体基板１の素子分離用の溝に埋込み絶縁膜が埋め込まれてなる素子分離領域２と、素子分離領域２によって区画されてなり、素子分離用の溝を区画する側壁面と半導体基板の１一面とを有し、かつ側壁面には埋込み絶縁膜に向けて突出した半導体線条突出部１aが素子分離用の溝に沿って設けられてなる活性領域Ｔと、半導体線条突出部１aを残して活性領域Ｔを分断するように設けられたゲート電極用のゲート溝３と、ゲート溝３の内面に形成されたゲート絶縁膜４と、ゲート溝３に埋め込まれたゲート電極５と、ゲート電極５のゲート長方向両側の活性領域Ｔにそれぞれ形成され、半導体線条突出部１aによって連結される不純物拡散領域７と、を具備してなることを特徴とする。 （もっと読む）

【課題】５００ｋｅＶ〜３０００ｋｅＶのエネルギーイオン注入を行っても、目的とする領域に精度良く、不純物拡散領域を形成することができる半導体装置の製造方法を提供すること。
【解決手段】半導体基板１０の表面に、イオン注入を行うための開口部４２Ａを持つレジストパターン４２を形成する工程であって、開口部４２Ａの縁部４２Ｂがイオン注入予定領域５０の外縁部５０Ａよりも内側に位置するようにして、レジストパターン４２を形成する工程と、レジストパターン４２から露出した半導体基板１０の表面の少なくとも一部に対して、ウエットエッチングを施す工程と、レジストパターン４２をマスクとし、５００ｋｅＶ〜３０００ｋｅＶのエネルギーイオン注入により、半導体基板１０の深部に不純物拡散領域（例えばＮ⁻型不純物拡散領域１２）を形成する工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】本発明の実施形態は、電気抵抗を低減させることができる半導体装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１導電型のチャネル形成領域と、第２導電型の第１オフセット領域と、前記第１オフセット領域の表面に埋め込まれている第１絶縁膜領域と、前記第１オフセット領域と前記第１絶縁膜領域との間に設けられた第１ライナ層と、前記第１絶縁膜領域を挟んで前記チャネル形成領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第１半導体領域と、前記チャネル形成領域を挟んで前記第１半導体領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第２半導体領域と、前記チャネル形成領域上及び前記第１オフセット領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】ＭＯＳＦＥＴ動作からＩＧＢＴ動作に切り替わるときのコレクタ電圧を上昇させずに、アバランシェ耐量を向上させる半導体装置を提供する。
【解決手段】Ｐ^-型基板の表面部に形成されたＮ型リサーフ領域と、Ｐ型ベース領域と、Ｎ＋型エミッタ／ソース領域１０５と、ゲート絶縁膜と、Ｎ型リサーフ領域内に形成されたＮ＋型ドレイン領域１０９及びＰ＋型コレクタ領域１０８と、ゲート絶縁膜上に形成されたゲート電極１０７と、Ｐ＋型コレクタ領域１０８及びＮ＋型ドレイン領域１０９に電気接続されたコレクタ／ドレイン電極と、Ｎ＋型エミッタ／ソース領域１０５に電気接続されたエミッタ／ソース電極と、Ｎ型リサーフ領域内であってＰ型ベース領域及びＮ＋型ドレイン領域１０９とは離隔しＰ＋型コレクタ領域１０８の側面と対向して形成された、Ｎ型リサーフ領域よりも高いキャリア濃度のバッファ領域１１４とを備える半導体装置。 （もっと読む）

【課題】フラットバンド電圧を制御できるとともに、半導体デバイス製造プロセスで使用される高温に曝されても特性の劣化が少ない、ｎＭＯＳＦＥＴのゲート電極を与える。
【解決手段】炭化タンタルにイットリウムを添加した材料でゲート電極を作成する。このゲート電極はイットリウムの添加量に従ってフラットバンド電圧を調節できるとともに、６００℃程度の熱処理を受けても特性の劣化が少ない。 （もっと読む）

【課題】集積回路のコア部のロジックトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は、世代が進むごとに動作電圧をスケーリングすることで微細化が可能である。しかし、高耐圧部のトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は比較的高い電源電圧で動作するために縮小化が困難であり、同様に電源セル内の静電気放電（ＥＳＤ）保護回路は、静電気(外来サージ)から半導体集積回路内の素子を保護するために耐圧が高いことが必須であり、電荷を逃がすために大面積である必要がある。従って、集積回路の微細化のためには、微細化が可能なトランジスタ構造が必須である。
【解決手段】本願発明は、ソース側にのみハロー領域を有するソースドレイン非対称構造の一対のＭＩＳＦＥＴから構成されたＣＭＩＳインバータをＥＳＤ保護回路部に有する半導体集積回路装置である。 （もっと読む）

【課題】半導体基板上に形成されたＦＥＴのソース側のエクステンション領域の抵抗値を低減し、半導体装置の動作速度を向上することができる技術を提供する。
【解決手段】ゲート電極４ｄの側壁に、ゲート電極４ｄのゲート長方向の幅が異なる第１サイドウォール６ｗおよび第２サイドウォール６ｎをそれぞれ形成する。これにより、第１サイドウォール６ｗおよび第２サイドウォール６ｎの形状によって第１サイドウォール６ｗおよび第２サイドウォール６ｎの下部に自己整合的に形成されるエクステンション領域３７、３８の半導体基板ＳＢの上面の幅をそれぞれ異なる長さで形成する。 （もっと読む）