【課題】ＧａＮを有する窒化物の上にマイクロ波プラズマを用いてゲート絶縁膜を形成する半導体装置の製造方法を提供する。
【解決手段】ＧａＮ層１３，ＡｌＧａＮ層１４ａが積層されたＦＥＴ構造と、フィールド酸化膜１５とゲート電極２０との間にかけて、形成されたゲート絶縁膜１９ｂを備える。ゲート絶縁膜１９ｂは、アルミナ２４ａとシリコン酸化膜２４ｂから構成される二層構造とする。 （もっと読む）

【課題】携帯電話などのフロントエンドモジュールに使用されているハイパワーアンプは、シリコン系ＣＭＯＳ集積回路をベースとするデバイスであるが、その出力段に多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成したＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。このポリシリコンプラグは、熱処理に起因する固相エピタキシャル成長により収縮し、シリコン基板に歪が発生する。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴ等の半導体装置の製造方法において、基板の表面からエピタキシャル層を貫通するホールを形成し、ポリシリコンプラグを埋め込むに際して、ホールの内面に薄膜酸化シリコン膜が存在する状態で、ポリシリコン部材の堆積を行うものである。 （もっと読む）

【課題】ＭＯＳＦＥＴ特性を改善することができる半導体装置及びその製造方法を提供する。
【解決手段】本発明の実施形態にかかる半導体装置は、基板と、基板の上方に形成されたゲート電極と、ゲート電極の下に形成されたゲート絶縁膜と、ゲート絶縁膜の下に、シリコン基板の材料に比して広いバンドギャップを持つチャネル層材料により形成されたチャネル層と、チャネル方向に沿ってチャネル層を挟むように基板に形成されたソース領域とドレイン領域と、チャネル層とソース領域との間のシリコン基板に、チャネル層のソース側端部とオーバーラップするように形成され、且つ、チャネル層とともにキャリアがトンネルするヘテロ界面を成すソースエクステンション層とを有する。 （もっと読む）

【課題】信頼性の高いゲート絶縁膜を備えたＳｉＣ半導体装置を提供する。
【解決手段】８度以下のオフ角度を有する炭化珪素基板（１）と、この基板上に形成された第１導電型の第１炭化珪素領域（２）と、この領域の表面に形成された第２導電型の第２炭化珪素領域（３）と、この領域の表面に形成され、不純物濃度が第２の炭化珪素領域と同程度に調整された第１導電型の第３炭化珪素領域（４）と、この領域の表面に選択的に形成された第１導電型の第４炭化珪素領域（５）と、第２炭化珪素領域の表面に形成された第２導電型の第５炭化珪素領域（６）と、第１炭化珪素領域から第３炭化珪素領域の少なくとも端部までを覆うように形成されたゲート絶縁膜（７）と、この上に形成されたゲート電極（８）とを具備し、第３炭化珪素領域の表面における、第３と第４炭化珪素領域の境界面は、オフ角度方向と９０°以外の角度で交差するように形成されている。 （もっと読む）

【課題】信頼性の高いLocalＳＯＩ構造を有する基板を低コストで作製する。
【解決手段】第１の半導体からなる基板１０上に、結晶成長により第２の半導体からなる層及び前記第１の半導体からなる層１２を順次形成する半導体層形成工程と、前記第２の半導体からなる層をエッチングにより除去し開口領域１３を形成する開口領域形成工程と、前記開口領域に、窒化物膜、炭化物膜又は酸化物膜を含む材料により形成される酸化遅延膜１４を前記開口領域の入口における膜厚が所定の膜厚となるように成膜する酸化遅延膜成膜工程と、前記第１の半導体からなる基板及び前記第１の半導体からなる層の前記第１の半導体の一部を熱酸化することにより、前記開口領域に熱酸化膜１５を形成する熱酸化工程とを有することを特徴とする、Ｌｏｃａｌ ＳＯＩ半導体基板の製造方法。 （もっと読む）

【課題】ドレイン端側においてゲート絶縁膜の膜厚を増大させる構成のＭＯＳトランジスタにおいて、オン抵抗を低減し、耐圧を向上させる。
【解決手段】高電圧トランジスタ１０のゲート電極構造をチャネル領域ＣＨを第１の膜厚で覆う第１のゲート絶縁膜１２Ｇ１と、第１の膜厚よりも大きい第２の膜厚で覆う第２のゲート絶縁膜１２Ｇ２とし、第１のゲート絶縁膜１２Ｇ１上の第１のゲート電極１３Ｇ１と、第２のゲート絶縁膜１２Ｇ２上の第２のゲート電極１３Ｇ２の構成とする。更に、第１のゲート電極１３Ｇ１と前記第２のゲート電極１３Ｇ２とは、前記第１のゲート絶縁膜１２Ｇ１から延在する絶縁膜１２ＨＫで隔てられる。 （もっと読む）

【課題】短チャネルでもオフ特性の優れたトランジスタ等の半導体装置を提供する。
【解決手段】ソース１０２ａの周囲をエクステンション領域１０３ａおよびハロー領域１０５ａ、ドレイン１０２ｂの周囲をエクステンション領域１０３ｂおよびハロー領域１０５ｂで取り囲むように配置し、また、不純物濃度の低い基板１０１がソース１０２ａ、ドレイン１０２ｂと接しない構造とする。さらに、ゲート絶縁物１０９を介して高仕事関数電極１０４を設け、基板１０１の表面近傍にエクステンション領域１０３ａおよびエクステンション領域１０３ｂより侵入する電子を排除する。このような構造とすることにより、短チャネルでもチャネル領域の不純物濃度を低下させることができ、良好なトランジスタ特性を得ることができる。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極であるゲート電極ＧＥ１とｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極ＧＥ２とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成する。その後、ダミーゲート電極ＧＥ２を除去し、ダミーゲート電極ＧＥ２が除去されたことで形成された凹部にｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を形成する。 （もっと読む）

【課題】注入した不純物の拡散を抑制しつつ結晶欠陥を低減する半導体装置の製造方法を提供する。
【解決手段】実施の形態の半導体装置の製造方法は、リンまたはボロンを分子状イオンの形態で含有する第１の不純物８０と、リンまたはボロンよりも注入量が少ない炭素、フッ素または窒素を分子状イオンの形態で含有する、もしくは、リンまたはボロンよりも注入量が少ない炭素を原子イオンの形態で含有する第２の不純物８１と、を半導体層１に注入して不純物注入層９を形成する工程を含む。 （もっと読む）

【課題】ソース領域とドレイン領域間のリーク電流の発生が抑制された、ＬＯＣＯＳ分離構造の半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板の上部の一部に互いに離間して形成された第１導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域に挟まれた領域を含んで半導体基板上に配置されたゲート絶縁膜と、半導体基板上にゲート絶縁膜と連続して配置された、ゲート絶縁膜よりも膜厚の厚いＬＯＣＯＳ絶縁膜と、ゲート絶縁膜上及びゲート絶縁膜周囲のＬＯＣＯＳ絶縁膜上に渡り連続的に配置された多結晶シリコン膜からなるゲート電極とを備え、ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧がゲート電極の中央領域におけるゲート閾値電圧よりも高い。 （もっと読む）

【課題】ＭＯＳトランジスタの形成工程を利用して、トレンチアイソレーションを形成できるようにした半導体装置の製造方法を提供する。
【解決手段】シリコン基板１にＤＴＩ層２０とＭＯＳトランジスタとを有する半導体装置の製造方法であって、シリコン基板１に深いトレンチを形成し、トレンチが形成されたシリコン基板１に熱酸化を施して、ＰＭＯＳトランジスタ５０のゲート酸化膜１３を形成すると同時に、トレンチの内側面にＳｉＯ₂膜１４を形成する。次に、トレンチを埋め込むようにシリコン基板１上にポリシリコン膜１５を堆積し、このポリシリコン膜１５をパターニングする。これにより、ＰＭＯＳトランジスタ５０のゲート電極１７を形成すると同時に、トレンチ内にＳｉＯ₂膜１４とポリシリコン膜１８とを含むＤＴＩ層２０を形成する。 （もっと読む）

【課題】ゲートメタル電極とＨｉｇｈ−ｋ膜とを用いた半導体装置において、低抵抗なゲートメタル電極により仕事関数を調整できるようにする。
【解決手段】半導体装置は、Ｎウェル１０２の上に形成された第１のゲート絶縁膜１０９と、該第１のゲート絶縁膜１０９の上に形成された第１のゲート電極とを備えている。第１のゲート絶縁膜１０９は、第１の高誘電体膜１０９ｂを含み、第１のゲート電極は、第１の高誘電体膜１０９ｂの上に形成され、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとが交互に積層された第１の実効仕事関数調整層１１０を含む。ＴｉＮ層１１０ａはＡｌＮ層１１０ｂよりも抵抗が小さく、且つ、ＡｌＮ層１１０ｂはＴｉＮ層１１０ａよりも実効仕事関数の調整量が大きい。 （もっと読む）

【課題】シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物と、同ゲート構造物を製造する方法と、を提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。 （もっと読む）

【課題】高周波特性を低下させることなくＬＤＭＯＳＦＥＴを有するチップの面積を縮小する。
【解決手段】ＬＤＭＯＳＦＥＴのソース領域と基板１の裏面に形成されたソース裏面電極３６とを電気的に接続するｐ型打ち抜き層４を不純物を高濃度でドープした低抵抗のｐ型多結晶シリコン膜もしくは低抵抗の金属膜から形成する。そして、ＬＤＭＯＳＦＥＴの基本セルのソース同士を電気的に接続するソース配線は配線２４Ａのみとし、ソース配線を形成する配線層数は、ドレイン配線（配線２４Ｂ、２９Ｂ、３３）を形成する配線層数より少なくする。 （もっと読む）

【課題】信頼性の劣化及び素子のばらつきを抑制しつつ、所望の閾値電圧を実現する。
【解決手段】実施形態による複数の閾値電圧を有する半導体装置５００は、基板５０２と、第１の閾値電圧を有する基板上の第１のトランジスタ５１０と、第２の閾値電圧を有する基板上の第２のトランジスタ５３０とを具備する。第１のトランジスタは、基板の第１のチャネル領域上に形成された第１の界面層５１６と、第１の界面層上に形成された第１のゲート誘電体層５１８と、第１のゲート誘電体層上に形成された第１のゲート電極５２０，５２２とを具備する。第２のトランジスタは、基板の第２のチャネル領域上に形成された第２の界面層５３６と、第２の界面層上に形成された第２のゲート誘電体層５３８と、第２のゲート誘電体層上に形成された第２のゲート電極５４０，５４２とを具備する。第２の界面層は第１の界面層内になくかつＳｉ、Ｏ及びＮと異なる添加元素を有する。第１及び第２の閾値電圧は異なる。第１及び第２のトランジスタは同一の導電型である。 （もっと読む）

【課題】より良い製造工程で良好な特性の半導体装置を製造する技術を提供する。
【解決手段】導電性膜上に第１領域１Ａｓを覆い、第１領域と隣接する第２領域１Ａｄを開口したマスク膜を形成し、導電性膜中に不純物イオンを注入し、導電性膜を選択的に除去することにより、第１領域と第２領域との境界を含む領域にゲート電極ＧＥ１を形成する。その後、熱処理を施し、ゲート電極の側壁に側壁酸化膜７を形成し、ゲート電極の第２領域側の端部の下方に位置する半導体基板中にドレイン領域を形成し、ゲート電極の第１領域側の端部の下方に位置する半導体基板中にソース領域を形成する。かかる工程によれば、ドレイン領域側のバーズビーク部７ｄを大きくし、ソース領域側のバーズビーク部を小さくできる。よって、ＧＩＤＬが緩和され、オフリーク電流を減少させ、また、オン電流を増加させることができる。 （もっと読む）

【課題】ｎ型ＦＥＴ及びｐ型ＦＥＴ（電界効果トランジスター）のうち、一方のＦＥＴの電流駆動能力の低下を抑制し、他方のＦＥＴの電流駆動能力の向上を図る。
【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを覆うように、第１の膜を形成する工程と、その後、ｐ型（ｎ型）ＦＥＴ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程とを有し、ｎ型（ｐ型）ＦＥＴのチャネル形成領域には、ｎ型（ｐ型）ＦＥＴ上の前記第１の膜によって、主として、ｎ型（ｐ型）ＦＥＴのゲート電極のゲート長方向に引張（圧縮）応力が発生しており、不純物を打ち込む工程によって、前記ｐ型（ｎ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力は、ｎ型（ｐ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力よりも小さくなっている。 （もっと読む）

【課題】トランジスタのチャネル部に印加される応力を増加させて、電流増加効果を高めることを可能とする。
【解決手段】半導体基板上にダミーゲートを形成した後、該ダミーゲートの側壁に側壁絶縁膜を形成し、該ダミーゲートの両側の前記半導体基板にソース・ドレイン領域を形成する工程と、前記ダミーゲートおよび前記ソース・ドレイン領域の上に応力印加膜を形成する工程と、前記ダミーゲートの上の領域に形成された前記応力印加膜と前記ダミーゲートを除去して溝を形成する工程と、前記溝内の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、を備えた半導体装置の製造方法。 （もっと読む）

【課題】本発明は、薄膜トランジスタのソース領域やドレイン領域へのコンタクトを確実
にした半導体装置を提供するものである。
【解決手段】本発明における半導体装置において、半導体層上の絶縁膜およびゲイト電極
上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜の上に形成された第２の層間
絶縁膜と、前記第２の層間絶縁膜、前記第１の層間絶縁膜、および前記絶縁膜に設けられ
たコンタクトホールとを有する。前記第１の絶縁層の膜厚は、前記積層の絶縁膜の合計膜
厚の１／３以下に形成する。 （もっと読む）

【課題】従来のゲートラスト法の問題点を解決し、さらなる微細化に対応できるゲート構造を実現する。
【解決手段】半導体領域１０１上から、ダミーゲート構造を除去してリセス１０７ａを形成した後、リセス１０７ａの底部の半導体領域１０１の表面上に界面層１０８を形成する。次に、界面層１０８上及びリセス１０７ａの側壁上に高誘電率絶縁膜１０９を形成すした後、リセス１０７ａ内部の高誘電率絶縁膜１０９上に、ゲート電極の少なくとも一部となる金属含有膜１１０を形成する。界面層１０８上に形成されている部分の高誘電率絶縁膜１０９の厚さは、リセス１０７ａの側壁上に形成されている部分の高誘電率絶縁膜１０９の厚さよりも厚い。 （もっと読む）