【課題】高耐圧トランジスタ形成に適した半導体装置の新規な製造方法を提供する。
【解決手段】
半導体装置の製造方法は、シリコン基板に第１導電型第１領域と、第１領域に接する第２導電型第２領域を形成し、ゲート絶縁膜を形成し、第１領域と第２領域とに跨がるゲート電極を形成し、ゲート電極上から第２領域上に延在する絶縁膜を形成し、ゲート電極をマスクとし第２導電型不純物を注入してソース領域およびドレイン領域を形成し、ゲート電極および絶縁膜を覆って金属層を形成し熱処理を行って、ソース領域、ドレイン領域及びゲート電極にシリサイドを形成し、層間絶縁膜にソース領域、ドレイン領域、ゲート電極に達する第１、第２、第３コンタクトホール、及び絶縁膜に達する孔を形成し、第１〜第３コンタクトホール及び孔に導電材料を埋め込み、第１〜第３導電ビアと、孔の内部に配置された導電部材とを形成する。 （もっと読む）

【課題】第２の部分の寄生容量を低下させることにより、半導体装置の特性を向上させる。
【解決手段】ＭＩＳトランジスタは、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、第１の幅Ｗ₁を有する第１の部分と第２の幅Ｗ₂を有する第２の部分とを有するゲート電極を有する。第２の部分の側壁上には、酸化シリコン膜が設けられている。第２の部分に接するゲート絶縁膜は、第１の部分に接するゲート絶縁膜よりも厚くなっている。 （もっと読む）

【課題】相互接続構造の珪化物層と、ロープロファイルバンプを含む、バンプ間ショートを防止したパワーＭＯＳＦＥＴからなる半導体デバイスおよび製造方法を提供する。
【解決手段】基板上にソース領域１６０およびドレイン領域１７０を有し、珪化物層１７４が、ソース領域およびドレイン領域の上に配置されている。第１の相互接続層１９４が、珪化物層上に形成されており、ソース領域に接続される第１のランナー１９６と、ドレイン領域に接続される第２のランナー１９８とが配置される。第２の相互接続層２１４が、第１の相互接続層上に形成されており、第１のランナーに接続される第３のランナー２１６と、第２のランナーに接続される第４のランナー２１８とを含む。第３の相互接続層２３４が形成され、ソースパッド２３６、ソースバンプ２４０が電気的に接続される。 （もっと読む）

【課題】ＦＥＴデバイスにおける閾値電圧をより良く制御できるデバイスの提供。
【解決手段】基板１０１と、基板１０１の上のＳｉＧｅ層１０３と、ＳｉＧｅ層上の半導体層１０５と、基板、ＳｉＧｅ層及び半導体層に隣接した絶縁層１０９ａと、絶縁層に隣接した一対の第１のゲート構造体１１１と、絶縁層上の第２のゲート構造体１１３とを含む電界効果トランジスタ（ＦＥＴ）と、ＦＥＴを形成する方法である。絶縁層は、ＳｉＧｅ層の側面、並びに半導体層の上面、半導体層の下面及び導体層の側面に隣接していることが好ましい。ＳｉＧｅ層は、炭素を含むことが好ましい。一対の第１のゲート構造体が、第２のゲート構造体に対して実質的に横断方向にあることが好ましい。さらに、第１のゲート構造体の対は、絶縁層によりカプセル封入されることが好ましい。 （もっと読む）

【課題】オン電流が大きい半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、単結晶シリコンからなり、上面が（１００）面であり、前記上面にトレンチが形成された基板と、少なくとも前記トレンチの内部に設けられたゲート電極と、前記基板における前記トレンチを挟む領域に形成されたソース・ドレイン領域と、前記基板と前記ゲート電極との間に設けられたゲート絶縁膜と、を備える。前記トレンチは、シリコンの（１００）面からなる底面、前記底面に接し、シリコンの（１１１）面からなる一対の斜面、及び前記斜面に接し、シリコンの（１１０）面からなる一対の側面により構成されており、前記ソース・ドレイン領域は、前記側面及び前記斜面に接し、前記底面の中央部には接していない。 （もっと読む）

【課題】トレンチを均一に形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、第１の材料からなる第１部分及び前記第１の材料とは異なる第２の材料からなる第２部分を含む被加工基材上に、前記第１部分の直上域に配置され第３の材料からなる第３部分及び前記第２部分の直上域に配置され前記第３の材料とは異なる第４の材料からなる第４部分を含み、前記第３部分及び前記第４部分の双方に開口部が形成されたマスク膜を形成する工程と、前記マスク膜をマスクとして、前記第４の材料のエッチングレートが前記第３の材料のエッチングレートよりも高く、前記第１の材料のエッチングレートが前記第２の材料のエッチングレートよりも高くなるような条件でエッチングを施すことにより、前記第１部分及び前記第２部分をそれぞれ選択的に除去する工程と、を備える。 （もっと読む）

【課題】耐圧の向上が図られる半導体装置を提供する。
【解決手段】ｎ-型半導体領域には、ドレイン領域となるｎ-型の拡散領域が形成されている。ｎ-型の拡散領域の周囲を取囲むようにｐ型の拡散領域が形成されている。ｐ型の拡散領域には、ソース領域となるｎ+型の拡散領域が形成されている。ｎ-型の拡散領域の直下には、ｐ-型の埋め込み層１３が形成されている。ｎ-型の半導体領域の領域には、高電位が印加されるｎ+型の拡散領域が形成され、そのｎ+型の拡散領域の表面上には電極が形成されている。電極とドレイン電極とは、配線２０によって電気的に接続されている。配線２０の直下に位置する部分に、ｐ-埋め込み層１３に達するトレンチ３ａが形成されて、ポリシリコン膜８１が形成されている。 （もっと読む）

【課題】安定に動作する半導体装置を提供する。
【解決手段】本明細書に開示する半導体装置は、基板１１内に形成された第１導電型のウェル１３と、ウェル１３上にゲート絶縁膜１７を介して配置されるゲート電極１８と、ゲート電極１８を挟んで基板１１内に対向して配置される第２導電型のソース領域１５及びドレイン領域１６と、基板１１内にソース領域１５と隣接して配置され、ウェル１に電気的に接続される第１導電型のウェルタップ１９と、ウェル１３とウェルタップ１９とに接し、ウェル１３よりも不純物濃度が高く、第１導電型を有するポケット領域２０と、を備える。 （もっと読む）

【課題】チャネル領域を拡大することが可能な半導体装置の製造方法を提供する。
【解決手段】素子分離用の溝部３を形成した後、素子分離絶縁膜４として、当該溝部３に埋め込まれた状態で基板２の面上を覆うシリコン酸化膜２６，３１を形成する工程と、シリコン酸化膜２６，３１上に少なくとも埋め込みゲート用の溝部１０を形成する位置に開口部を有するマスクパターンを形成する工程と、マスクパターンの開口部を通してシリコン酸化膜３１を異方性エッチングにより選択的に除去することによって、当該シリコン酸化膜３１に第１の溝部９と同じ幅及び深さとなる第２の溝部１０を形成する工程と、第２の溝部１０の底面及び側面に位置するシリコン酸化膜２６，３１を等方性エッチングにより選択的に除去することによって、当該第２の溝部１０を活性領域６に形成される第１の溝部９よりも深く、且つ、第１の溝部９よりも大きい幅とする工程とを含む。 （もっと読む）

【課題】半導体処理の方法が提供される。
【解決手段】いくつかの実施形態によれば、高い有効仕事関数を有する電極が形成される。この電極は、トランジスタのゲート電極であってもよく、導電材料の第１の層を堆積し、第１の層を水素含有ガスに露出し、第１の層に導電材料の第２の層を堆積することにより、ｈｉｇｈ−ｋゲート誘電体に形成されてもよい。第１の層は、基板がプラズマ又はプラズマ発生ラジカルに露出されないプラズマ無しプロセス（ｎｏｎ−ｐｌａｓｍａ ｐｒｏｃｅｓｓ）を用いて堆積される。第１の層が露出される水素含有ガスは、励起された水素種を含んでもよく、これは水素含有プラズマの一つであってもよく、水素含有ラジカルであってもよい。第２の層を堆積する前に、第１の層もまた、酸素に露出されてもよい。ゲートスタックのゲート電極の仕事関数は、いくつかの実施形態において約５ｅＶ又はそれ以上であってもよい。 （もっと読む）

【課題】細孔の周囲を囲む細孔壁の材料が膜厚方向に任意に制御されたナノ多孔質薄膜、およびその製造方法を提供することにある。
【解決手段】本発明によるナノ多孔質構造を有するナノ多孔質薄膜は、膜厚方向に沿って複数の層領域を有し、前記複数の層領域は、第一の細孔を有する第一の層領域と第二の細孔を有する第二の層領域とを含み、前記第一の細孔と前記第二の細孔は貫通し、前記第一の層領域と前記第二の層領域とを構成する材料が異なることを特徴とする。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供する。
【解決手段】半導体層２００よりも高濃度のＰ型の押込拡散領域４４０は、半導体層２００の表層から底面まで設けられている。押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００は、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように設けられている。Ｎ型のドレインオフセット領域５４０は、半導体層２００に、平面視で第１ウェル領域３００と接するように設けられている。ドレインオフセット領域５４０よりも高濃度のＮ＋型のドレイン領域５２０は、ドレインオフセット領域５４０内に設けられている。ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。 （もっと読む）

【課題】シンカー層を含むエピタキシャル層の厚さを増大させても耐圧性能の向上が可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、第１導電型の埋め込み拡散層１６Ｎａ，１６Ｎｄ，１６Ｎｂを有する支持基板１０と、第１導電型と同じ導電型のシンカー層２１Ｎａ，２１Ｎｂを有するエピタキシャル層２０と、シンカー層２１Ｎａ，２１Ｎｂから離れた領域でエピタキシャル層２０上に形成された電極層３１とを備える。支持基板１０の上層部は、エピタキシャル層の上面に向けて突出する凸状部１０Ｐａ，１０Ｐｂを有し、シンカー層２１Ｎａ，２１Ｎｂは、エピタキシャル層２０の上面近傍から凸状部１０Ｐａ，１０Ｐｂにおける埋め込み拡散層１６Ｎａ，１６Ｎｂにまで延在する不純物拡散領域からなる。 （もっと読む）

【課題】コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。
【解決手段】半導体装置５０は、半導体基板１０における活性領域１０ａを取り囲むように形成された溝１５ｂに素子分離絶縁膜１５ａが埋め込まれた素子分離領域１５と、活性領域１０ａに形成された不純物領域２６と、半導体基板１０上を覆う層間絶縁膜２８と、層間絶縁膜２８を貫通し、活性領域１０ａ上及び素子分離領域１５上に跨って形成されたコンタクトプラグ３４と、少なくともコンタクトプラグ３４下方において、不純物領域２６上に形成された金属シリサイド膜３３とを備える。素子分離領域１５は、コンタクトプラグ３４の下方において、素子分離絶縁膜１５と活性領域１０ａとの間に設けられた保護絶縁膜３５を更に有する。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】ゲート電極ＧＥ１，ＧＥ２、ソース・ドレイン用のｎ^＋型半導体領域ＳＤ１及びｐ^＋型半導体領域ＳＤ２を形成してから、半導体基板１上にＮｉ−Ｐｔ合金膜を形成し、第１の熱処理を行って合金膜とゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域ＳＤ１及びｐ^＋型半導体領域ＳＤ２とを反応させることで、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相の金属シリサイド層１３ａを形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で、かつ、金属シリサイド層１３ａ上に合金膜の未反応部分が残存するように、第１の熱処理を行う。その後、未反応の合金膜を除去してから、第２の熱処理を行って金属シリサイド層１３ａを更に反応させることで、Ｎｉ_１−ｙＰｔ_ｙＳｉ相の金属シリサイド層１３ｂを形成する。第２の熱処理の熱処理温度は５８０℃以上で、８００℃以下とする。 （もっと読む）

【課題】オン抵抗を低減し、かつ高耐圧で駆動することが可能な半導体装置を提供する。
【解決手段】当該高耐圧トランジスタは、第１の不純物層ＰＥＰと、第１の不純物層ＰＥＰの内部に形成される第２の不純物層ＨＶＮＷと、第２の不純物層ＨＶＮＷを挟むように、第１の不純物層ＰＥＰの内部に形成される１対の第３の不純物層ＯＦＢおよび第４の不純物層ＰＷと、第３の不純物層ＯＦＢから、第２の不純物層ＨＶＮＷの配置される方向へ、主表面に沿って突出するように、第１の不純物層ＰＥＰの最上面から第１の不純物層ＰＥＰの内部に形成される第５の不純物層ＯＦＢ２と、第２の不純物層ＨＶＮＷの最上面の上方に形成される導電層ＧＥとを備える。第４の不純物層ＰＷにおける不純物濃度は、第３および第５の不純物層ＯＦＢ，ＯＦＢ２における不純物濃度よりも高く、第５の不純物層ＯＦＢ２における不純物濃度は、第３の不純物層ＯＦＢにおける不純物濃度よりも高い。 （もっと読む）

【課題】 ＣＭＯＳ型半導体装置におけるデュアルゲート構造のゲート電極をエッチングにより形成する時に、局所的なゲート絶縁膜の「突き抜け」やゲート電極サイドエッチ等の欠陥が発生することを防止できる製造方法を提供する。
【解決手段】 ゲート絶縁膜５を介して半導体基板１上に形成されたシリコン膜等の、実質的に不純物を含まない半導体膜６を選択的にエッチングしてゲート電極７を形成する。隣接するゲート電極７間の領域をレジスト等の絶縁膜９で埋め込む。さらに例えば所定のゲート電極７が形成された領域を覆うマスク層１０を形成し、絶縁膜９とマスク層１０とをマスクとして、マスク層１０で覆われないゲート電極７にイオン注入等の手段により所定導電型の不純物を導入する。同様の方法を用いてマスク層１０で覆われていたゲート電極７に異なる導電型の不純物を導入する。 （もっと読む）

【課題】キャリア移動度（チャネル移動度）を増加させて、オン電流を増加させること。
【解決手段】トランジスタを形成するための半導体基板（１０）は、主面（１１ａ）を持つシリコン基板（１１）と、このシリコン基板（１１）の主面（１１ａ）上に形成された歪緩和ＳｉＧｅ層（１２）と、この歪緩和ＳｉＧｅ層（１２）上に形成された歪Ｓｉ層（１３）と、を含む。 （もっと読む）

【課題】ゲート絶縁膜に劣化が生じることを抑制する。
【解決手段】ハードマスクを用いて素子分離溝１０２を形成した後、素子分離溝１０２に素子分離膜２０を埋め込む。次いで、ハードマスクの窒化シリコン膜２１０を除去する。次いで、ハードマスクの表面酸化膜２００を薄くする。その後、シリコン基板１００を熱酸化することにより、表面酸化膜を厚くして再酸化膜２０２を形成する。次いで、第１素子形成領域１０１及び第２素子形成領域１０３に位置するシリコン基板に、再酸化膜２０２を介してチャネル不純物を注入する。次いで、再酸化膜２０２を除去する。次いで、第１素子形成領域１０１に位置するシリコン基板１００に、ゲート絶縁膜１１０及びゲート電極１２０を形成する。 （もっと読む）

【課題】第１のトランジスタと第２のトランジスタが、ぞれぞれのドレイン領域とソース領域を共有して同一の半導体基板上に形成される構成の半導体装置の製造において、それぞれのトランジスタのソース領域およびドレイン領域の直下に埋め込み絶縁膜を効率的に形成できる製造方法を提供する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。 （もっと読む）