半導体装置及びその製造方法
【課題】第２の部分の寄生容量を低下させることにより、半導体装置の特性を向上させる。
【解決手段】ＭＩＳトランジスタは、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、第１の幅Ｗ1を有する第１の部分と第２の幅Ｗ2を有する第２の部分とを有するゲート電極を有する。第２の部分の側壁上には、酸化シリコン膜が設けられている。第２の部分に接するゲート絶縁膜は、第１の部分に接するゲート絶縁膜よりも厚くなっている。
【解決手段】ＭＩＳトランジスタは、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、第１の幅Ｗ1を有する第１の部分と第２の幅Ｗ2を有する第２の部分とを有するゲート電極を有する。第２の部分の側壁上には、酸化シリコン膜が設けられている。第２の部分に接するゲート絶縁膜は、第１の部分に接するゲート絶縁膜よりも厚くなっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来からシャロー・トレンチ・アイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により素子分離領域を形成し、この素子分離領域に区画された半導体基板内の活性領域にトランジスタを形成した半導体装置が使用されている。引用文献１（特開２００６−２２２３２９号公報）に開示されているように、この素子分離領域と活性領域の境界のシリコン基板表面には、ディポットが発生していた（段落[０００２]〜[０００７]、図５及び６）。このディポットには正常な絶縁膜が形成されないため、本来のトランジスタ特性とは異なるトランジスタが形成されていた。
【０００３】
そこで、引用文献１には、ソース及びドレイン領域のうち少なくとも一方の領域のエッジをリング状にゲート電極で覆ったトランジスタが開示されている。引用文献１の半導体装置では、リング状のゲート電極部分の直下にサブチャネル経路を有するサブチャネルトランジスタを備え、ディボットの内側に正常な閾値電圧を有するメイントランジスタが形成されている。これにより、トランジスタのソース及びドレイン領域間は、サブチャネルトランジスタと正常な閾値電圧を有するトランジスタとを介して接続されている。この場合、低い閾値電圧にてサブチャネルトランジスタをＯＮにしたとしても、トランジスタのソース及びドレイン領域間には電流が流れる事はなく、メイントランジスタがＯＮする正常な閾値電圧になって初めてトランジスタのソース及びドレイン領域間に電流が流れることとなる。この結果、メイントランジスタのみが駆動して、ハンプ特性は発生しないで、安定した理想のトランジスタ特性を持つことができる、としている（段落[００３０]、[００３６]）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２２２３２９号公報（段落[０００２]〜[０００７]、[００３０]、[００３６]、図５及び６）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の半導体装置では、サブチャネルトランジスタの部分が寄生容量となって半導体装置の特性に悪影響を及ぼすものとなっていた。
【課題を解決するための手段】
【０００６】
一実施形態は、
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、第１の幅Ｗ1を有する第１の部分と第２の幅Ｗ2を有する第２の部分とを有するゲート電極と、
前記第２の部分の側壁上に設けられた酸化シリコン膜と、
を有し、
前記第２の部分に接するゲート絶縁膜は、前記第１の部分に接するゲート絶縁膜よりも厚いＭＩＳトランジスタを備えた半導体装置に関する。
【０００７】
他の実施形態は、
半導体基板上に順に、ゲート絶縁膜及びゲート電極材料を設ける工程と、
前記ゲート電極材料をパターニングすることにより、第１の幅Ｗ1を有する第１の部分と第２の幅Ｗ2を有する第２の部分とを有するゲート電極を形成する工程と、
前記半導体基板上に窒化シリコン膜を形成した後、エッチバックを行うことにより、前記ゲート電極の側壁上に窒化シリコン膜を残留させる工程と、
前記第１の部分の少なくとも一部を覆うようにマスクを形成する工程と、
前記マスクを用いたエッチングにより、露出した窒化シリコン膜を除去する工程と、
前記マスクを除去する工程と、
前記半導体基板上に酸化シリコン膜を形成した後、エッチバックを行うことにより、少なくとも一部の前記第１の部分の側壁上の窒化シリコン膜の上に酸化シリコン膜、前記第２の部分の側壁上に酸化シリコン膜を残留させると共に、前記第２の部分に接するゲート絶縁膜を、前記第１の部分に接するゲート絶縁膜よりも厚くする第１の工程と、
を有するＭＩＳトランジスタを備えた半導体装置の製造方法に関する。
【発明の効果】
【０００８】
ゲート電極の第２の部分直下のゲート絶縁膜を、ゲート電極の第１の部分直下のゲート絶縁膜よりも厚くすることにより、半導体装置の寄生容量を低下させる。これにより、半導体装置の特性を向上させる。
【図面の簡単な説明】
【０００９】
【図１】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図５】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図６】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図７】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図８】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図９】第２実施例の半導体装置を説明する図である。
【図１０】第３実施例の半導体装置を説明する図である。
【発明を実施するための形態】
【００１０】
半導体装置は、互いに異なる幅を有する第１の部分と第２の部分を備えたゲート電極を有する。第２の部分直下のゲート絶縁膜は、第１の部分直下のゲート絶縁膜よりも厚くなっており、第２の部分直下のゲート絶縁膜の等価酸化膜厚（ＥＯＴ）が大きくなっている。この結果、第２の部分に由来する寄生容量を低下させることができる。
【００１１】
以下に、図面を参照して、本発明の実施例を説明する。なお、下記実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１２】
（第１実施例）
図１〜８を用いて、本実施例の半導体装置の製造方法を説明する。なお、図３〜８において、Ａ図は平面図、Ｂ図はＡ図のＡ−Ａ’断面図、Ｃ図はＡ図のＣ−Ｃ’断面図を表す。
【００１３】
図１に示すように、シリコン製の半導体基板内に、ＳＴＩ法により素子分離領域１を形成する。この素子分離領域で区画された領域が活性領域となる。次に、活性領域の表面を熱酸化することにより、酸化シリコン膜からなるゲート絶縁膜２を形成する。
【００１４】
図２に示すように、半導体基板上に導電性のポリシリコン膜３（ゲート電極材料）を形成する。
【００１５】
図３に示すように、リソグラフィー技術を用いて、ポリシリコン膜３をパターニングすることにより、第１の幅Ｗ1を有する第１の部分３ａと第２の幅Ｗ2（Ｗ1＜Ｗ2）を有する第２の部分３ｂを有するゲート電極を形成する。本実施例では、ゲート電極は第１の方向１６に延在し、第１の方向１６の両端に第２の部分３ｂ、第２の部分３ｂの間に第１の部分３ａが配置されている。このように、第１の方向１６の両端に第２の部分３ｂを設けることにより、ディポットに由来するトランジスタ特性の劣化を効果的に防止することができる。
【００１６】
図４に示すように、半導体基板上に、ゲート電極３を覆うように窒化シリコン膜を形成した後、エッチバックを行うことにより、ゲート電極３の側壁上に窒化シリコン膜４を残留させる。
【００１７】
図５に示すように、第２の部分３ｂを露出させるようにフォトレジスト膜５を形成する。この際、第１の部分３ａの一部も露出していても良いが、第１の部分３ａの少なくとも一部はフォトレジスト膜５で覆われるように形成する。次に、フォトレジスト膜５をマスクに用いてエッチングを行うことにより、第２の部分３ｂの側壁上の窒化シリコン膜４を除去する。これにより、第２の部分３ｂの側壁が露出する。
【００１８】
図６に示すように、フォトレジスト膜５を除去する。
【００１９】
図７に示すように、ゲート電極及び窒化シリコン膜４をマスクに用いて、半導体基板上内に不純物を注入することにより、エクステンション領域６ａを形成する。
【００２０】
図８に示すように、ゲート電極を覆うように酸化シリコン膜を形成した後、エッチバックを行うことにより、ゲート電極の側壁上に酸化シリコン膜を残留させる。この時、第２の部分３ｂにおいては、前の工程で窒化シリコン膜が除去されたため、その側壁上に酸化シリコン膜が形成される。これに対して、第１の部分３ａにおいてはその側壁上に窒化シリコン膜が残留しているため、この窒化シリコン膜上に酸化シリコン膜が形成される。また、この酸化シリコンの成膜時の熱によって、酸化シリコン膜中の酸素が第２の部分３ｂ中に拡散する。これにより、第２の部分３ｂ直下のゲート絶縁膜２の膜厚が厚くなり、その等価酸化膜厚（ＥＯＴ）が増加する。この結果、第２の部分３ｂに起因する寄生容量を低下させることができる。この第２の部分３ｂはゲート長が長く、オン電流には寄与しないため、その寄生容量を低下させることにより、半導体装置の特性を向上させることができる。
【００２１】
一方、第１の部分３ａにおいてはその側壁と窒化シリコン膜が接しているため、熱処理によっても、酸化シリコン膜中の酸素が第１の部分３ａ中に拡散することはない。この結果、ゲート絶縁膜の膜厚は一定に維持される。
【００２２】
以上により、ＭＩＳトランジスタを完成させた。
【００２３】
本実施例では、第２の部分３ｂの一部が活性領域上に位置し、その残部が素子分離領域１上に位置する例を示した。この例では、第１の部分３ａ及び第２の部分３ｂのうち活性領域上に位置する部分がゲート電極としての機能を有する。なお、第２の部分３ｂの全体が活性領域上に位置し、第１の部分３ａ及び第２の部分３ｂの全体をゲート電極として機能させても良い。
【００２４】
（第２実施例）
本実施例は、ゲート絶縁膜が高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）であり、ゲート電極がゲート絶縁膜側から順に形成された金属層、及び導電性のポリシリコン膜である点が、第１実施例とは異なる。なお、基本的な製造工程は第１実施例と同じであるため、本実施例の製造方法は省略する。
【００２５】
図９は本実施例の半導体装置を示す図であり、図９Ａは平面図、図９Ｂは図９ＡのＡ−Ａ’方向の断面図、図９Ｃは図９ＡのＢ−Ｂ’方向の断面図を表す。図９に示すように、高誘電率絶縁膜からなるゲート絶縁膜２上に、金属層８及びポリシリコン層３からなるゲート電極が形成されている。
【００２６】
高誘電率絶縁膜としては、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種を含む膜を用いることができる。また、高誘電率絶縁膜中に窒素を含有させても良い。高誘電率絶縁膜の形成には、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いることができる。
【００２７】
金属層としては、Ｔｉ、Ｗ、Ｔａ、Ｒｕ及びＡｌからなる群から選択された少なくとも一つの元素を含む層を用いることができる。
【００２８】
本実施例では、ゲート絶縁膜が高誘電率絶縁膜であるため、酸化シリコンの成膜時の、第２の部分３ｂへの酸素の拡散によってゲート絶縁膜の膜厚が厚くなる。この場合、本実施例では、ゲート絶縁膜が高誘電率絶縁膜により形成されているため、第１実施例よりも等価酸化膜厚（ＥＯＴ）を大きく増加させることができる。この結果、第２の部分３ｂの寄生容量を、第１実施例よりも効果的に減少させることができる。
【００２９】
（第３実施例）
本実施例では、更に、第１実施例のトランジスタのソース及びドレイン領域の一方にビット線が電気的に接続され、ソース及びドレイン領域の他方にキャパシタが電気的に接続されている。本実施例は、ＭＩＳトランジスタ、キャパシタ、及びビット線からなるメモリセルを有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関するものである。
【００３０】
図１０は、本実施例の半導体装置の第１の部分の断面図である。本実施例のＭＩＳトランジスタの構造は、第１実施例と同様であるため、以下ではその説明を省略する。
【００３１】
図１０に示すように、半導体基板上には第１の層間絶縁膜１５ａが形成されている。第１の層間絶縁膜１５ａを貫通して、ソース及びドレイン領域の一方６ｂに電気的に接続するようにビット線コンタクトプラグ９ｂが形成されている。ビット線コンタクトプラグ９ｂは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ９ｂに接続するようにビット配線１０が形成されている。ビット配線１０は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
【００３２】
ビット配線１０を覆うように、第２の層間絶縁膜１５ｂが形成されている。第１の層間絶縁膜１５ａ及び第２の層間絶縁膜１５ｂを貫通してソース及びドレイン領域の他方６ｃに電気的に接続するように、容量コンタクトプラグ９ａが形成されている。
【００３３】
第２の層間絶縁膜１５ｂ上には、容量コンタクトパッド１２が配置されており、容量コンタクトプラグ９ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で形成されている。
【００３４】
容量コンタクトパッド１０を覆うように、窒化シリコンを用いたストッパー絶縁膜１１が形成されている。ストッパー絶縁膜１１を貫通して、容量コンタクトパッド１２と接続するようにキャパシタ素子が形成されている。
【００３５】
キャパシタ素子は下部電極１３と上部電極１４の間に容量絶縁膜（図示せず）を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１２と導通している。
【符号の説明】
【００３６】
１ 素子分離領域
２ ゲート絶縁膜
３ 導電性のポリシリコン膜
３ａ 第１の部分
３ｂ 第２の部分
４ 窒化シリコン膜
５ フォトレジスト膜
６ａ エクステンション領域
６ｂ、６ｃ ソース及びドレイン領域
７ 酸化シリコン膜
８ 金属層
９ｂ ビット線コンタクトプラグ
９ｃ 容量コンタクトプラグ
１０ ビット配線
１１ ストッパー絶縁膜
１２ 容量コンタクトパッド
１３ 下部電極
１４ 上部電極
１５ａ 第１の層間絶縁膜
１５ｂ 第２の層間絶縁膜
１６ 第１の方向
Ｗ1 第１の幅
Ｗ2 第２の幅
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来からシャロー・トレンチ・アイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により素子分離領域を形成し、この素子分離領域に区画された半導体基板内の活性領域にトランジスタを形成した半導体装置が使用されている。引用文献１（特開２００６−２２２３２９号公報）に開示されているように、この素子分離領域と活性領域の境界のシリコン基板表面には、ディポットが発生していた（段落[０００２]〜[０００７]、図５及び６）。このディポットには正常な絶縁膜が形成されないため、本来のトランジスタ特性とは異なるトランジスタが形成されていた。
【０００３】
そこで、引用文献１には、ソース及びドレイン領域のうち少なくとも一方の領域のエッジをリング状にゲート電極で覆ったトランジスタが開示されている。引用文献１の半導体装置では、リング状のゲート電極部分の直下にサブチャネル経路を有するサブチャネルトランジスタを備え、ディボットの内側に正常な閾値電圧を有するメイントランジスタが形成されている。これにより、トランジスタのソース及びドレイン領域間は、サブチャネルトランジスタと正常な閾値電圧を有するトランジスタとを介して接続されている。この場合、低い閾値電圧にてサブチャネルトランジスタをＯＮにしたとしても、トランジスタのソース及びドレイン領域間には電流が流れる事はなく、メイントランジスタがＯＮする正常な閾値電圧になって初めてトランジスタのソース及びドレイン領域間に電流が流れることとなる。この結果、メイントランジスタのみが駆動して、ハンプ特性は発生しないで、安定した理想のトランジスタ特性を持つことができる、としている（段落[００３０]、[００３６]）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２２２３２９号公報（段落[０００２]〜[０００７]、[００３０]、[００３６]、図５及び６）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の半導体装置では、サブチャネルトランジスタの部分が寄生容量となって半導体装置の特性に悪影響を及ぼすものとなっていた。
【課題を解決するための手段】
【０００６】
一実施形態は、
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、第１の幅Ｗ1を有する第１の部分と第２の幅Ｗ2を有する第２の部分とを有するゲート電極と、
前記第２の部分の側壁上に設けられた酸化シリコン膜と、
を有し、
前記第２の部分に接するゲート絶縁膜は、前記第１の部分に接するゲート絶縁膜よりも厚いＭＩＳトランジスタを備えた半導体装置に関する。
【０００７】
他の実施形態は、
半導体基板上に順に、ゲート絶縁膜及びゲート電極材料を設ける工程と、
前記ゲート電極材料をパターニングすることにより、第１の幅Ｗ1を有する第１の部分と第２の幅Ｗ2を有する第２の部分とを有するゲート電極を形成する工程と、
前記半導体基板上に窒化シリコン膜を形成した後、エッチバックを行うことにより、前記ゲート電極の側壁上に窒化シリコン膜を残留させる工程と、
前記第１の部分の少なくとも一部を覆うようにマスクを形成する工程と、
前記マスクを用いたエッチングにより、露出した窒化シリコン膜を除去する工程と、
前記マスクを除去する工程と、
前記半導体基板上に酸化シリコン膜を形成した後、エッチバックを行うことにより、少なくとも一部の前記第１の部分の側壁上の窒化シリコン膜の上に酸化シリコン膜、前記第２の部分の側壁上に酸化シリコン膜を残留させると共に、前記第２の部分に接するゲート絶縁膜を、前記第１の部分に接するゲート絶縁膜よりも厚くする第１の工程と、
を有するＭＩＳトランジスタを備えた半導体装置の製造方法に関する。
【発明の効果】
【０００８】
ゲート電極の第２の部分直下のゲート絶縁膜を、ゲート電極の第１の部分直下のゲート絶縁膜よりも厚くすることにより、半導体装置の寄生容量を低下させる。これにより、半導体装置の特性を向上させる。
【図面の簡単な説明】
【０００９】
【図１】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図５】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図６】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図７】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図８】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図９】第２実施例の半導体装置を説明する図である。
【図１０】第３実施例の半導体装置を説明する図である。
【発明を実施するための形態】
【００１０】
半導体装置は、互いに異なる幅を有する第１の部分と第２の部分を備えたゲート電極を有する。第２の部分直下のゲート絶縁膜は、第１の部分直下のゲート絶縁膜よりも厚くなっており、第２の部分直下のゲート絶縁膜の等価酸化膜厚（ＥＯＴ）が大きくなっている。この結果、第２の部分に由来する寄生容量を低下させることができる。
【００１１】
以下に、図面を参照して、本発明の実施例を説明する。なお、下記実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１２】
（第１実施例）
図１〜８を用いて、本実施例の半導体装置の製造方法を説明する。なお、図３〜８において、Ａ図は平面図、Ｂ図はＡ図のＡ−Ａ’断面図、Ｃ図はＡ図のＣ−Ｃ’断面図を表す。
【００１３】
図１に示すように、シリコン製の半導体基板内に、ＳＴＩ法により素子分離領域１を形成する。この素子分離領域で区画された領域が活性領域となる。次に、活性領域の表面を熱酸化することにより、酸化シリコン膜からなるゲート絶縁膜２を形成する。
【００１４】
図２に示すように、半導体基板上に導電性のポリシリコン膜３（ゲート電極材料）を形成する。
【００１５】
図３に示すように、リソグラフィー技術を用いて、ポリシリコン膜３をパターニングすることにより、第１の幅Ｗ1を有する第１の部分３ａと第２の幅Ｗ2（Ｗ1＜Ｗ2）を有する第２の部分３ｂを有するゲート電極を形成する。本実施例では、ゲート電極は第１の方向１６に延在し、第１の方向１６の両端に第２の部分３ｂ、第２の部分３ｂの間に第１の部分３ａが配置されている。このように、第１の方向１６の両端に第２の部分３ｂを設けることにより、ディポットに由来するトランジスタ特性の劣化を効果的に防止することができる。
【００１６】
図４に示すように、半導体基板上に、ゲート電極３を覆うように窒化シリコン膜を形成した後、エッチバックを行うことにより、ゲート電極３の側壁上に窒化シリコン膜４を残留させる。
【００１７】
図５に示すように、第２の部分３ｂを露出させるようにフォトレジスト膜５を形成する。この際、第１の部分３ａの一部も露出していても良いが、第１の部分３ａの少なくとも一部はフォトレジスト膜５で覆われるように形成する。次に、フォトレジスト膜５をマスクに用いてエッチングを行うことにより、第２の部分３ｂの側壁上の窒化シリコン膜４を除去する。これにより、第２の部分３ｂの側壁が露出する。
【００１８】
図６に示すように、フォトレジスト膜５を除去する。
【００１９】
図７に示すように、ゲート電極及び窒化シリコン膜４をマスクに用いて、半導体基板上内に不純物を注入することにより、エクステンション領域６ａを形成する。
【００２０】
図８に示すように、ゲート電極を覆うように酸化シリコン膜を形成した後、エッチバックを行うことにより、ゲート電極の側壁上に酸化シリコン膜を残留させる。この時、第２の部分３ｂにおいては、前の工程で窒化シリコン膜が除去されたため、その側壁上に酸化シリコン膜が形成される。これに対して、第１の部分３ａにおいてはその側壁上に窒化シリコン膜が残留しているため、この窒化シリコン膜上に酸化シリコン膜が形成される。また、この酸化シリコンの成膜時の熱によって、酸化シリコン膜中の酸素が第２の部分３ｂ中に拡散する。これにより、第２の部分３ｂ直下のゲート絶縁膜２の膜厚が厚くなり、その等価酸化膜厚（ＥＯＴ）が増加する。この結果、第２の部分３ｂに起因する寄生容量を低下させることができる。この第２の部分３ｂはゲート長が長く、オン電流には寄与しないため、その寄生容量を低下させることにより、半導体装置の特性を向上させることができる。
【００２１】
一方、第１の部分３ａにおいてはその側壁と窒化シリコン膜が接しているため、熱処理によっても、酸化シリコン膜中の酸素が第１の部分３ａ中に拡散することはない。この結果、ゲート絶縁膜の膜厚は一定に維持される。
【００２２】
以上により、ＭＩＳトランジスタを完成させた。
【００２３】
本実施例では、第２の部分３ｂの一部が活性領域上に位置し、その残部が素子分離領域１上に位置する例を示した。この例では、第１の部分３ａ及び第２の部分３ｂのうち活性領域上に位置する部分がゲート電極としての機能を有する。なお、第２の部分３ｂの全体が活性領域上に位置し、第１の部分３ａ及び第２の部分３ｂの全体をゲート電極として機能させても良い。
【００２４】
（第２実施例）
本実施例は、ゲート絶縁膜が高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）であり、ゲート電極がゲート絶縁膜側から順に形成された金属層、及び導電性のポリシリコン膜である点が、第１実施例とは異なる。なお、基本的な製造工程は第１実施例と同じであるため、本実施例の製造方法は省略する。
【００２５】
図９は本実施例の半導体装置を示す図であり、図９Ａは平面図、図９Ｂは図９ＡのＡ−Ａ’方向の断面図、図９Ｃは図９ＡのＢ−Ｂ’方向の断面図を表す。図９に示すように、高誘電率絶縁膜からなるゲート絶縁膜２上に、金属層８及びポリシリコン層３からなるゲート電極が形成されている。
【００２６】
高誘電率絶縁膜としては、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種を含む膜を用いることができる。また、高誘電率絶縁膜中に窒素を含有させても良い。高誘電率絶縁膜の形成には、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いることができる。
【００２７】
金属層としては、Ｔｉ、Ｗ、Ｔａ、Ｒｕ及びＡｌからなる群から選択された少なくとも一つの元素を含む層を用いることができる。
【００２８】
本実施例では、ゲート絶縁膜が高誘電率絶縁膜であるため、酸化シリコンの成膜時の、第２の部分３ｂへの酸素の拡散によってゲート絶縁膜の膜厚が厚くなる。この場合、本実施例では、ゲート絶縁膜が高誘電率絶縁膜により形成されているため、第１実施例よりも等価酸化膜厚（ＥＯＴ）を大きく増加させることができる。この結果、第２の部分３ｂの寄生容量を、第１実施例よりも効果的に減少させることができる。
【００２９】
（第３実施例）
本実施例では、更に、第１実施例のトランジスタのソース及びドレイン領域の一方にビット線が電気的に接続され、ソース及びドレイン領域の他方にキャパシタが電気的に接続されている。本実施例は、ＭＩＳトランジスタ、キャパシタ、及びビット線からなるメモリセルを有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関するものである。
【００３０】
図１０は、本実施例の半導体装置の第１の部分の断面図である。本実施例のＭＩＳトランジスタの構造は、第１実施例と同様であるため、以下ではその説明を省略する。
【００３１】
図１０に示すように、半導体基板上には第１の層間絶縁膜１５ａが形成されている。第１の層間絶縁膜１５ａを貫通して、ソース及びドレイン領域の一方６ｂに電気的に接続するようにビット線コンタクトプラグ９ｂが形成されている。ビット線コンタクトプラグ９ｂは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ９ｂに接続するようにビット配線１０が形成されている。ビット配線１０は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
【００３２】
ビット配線１０を覆うように、第２の層間絶縁膜１５ｂが形成されている。第１の層間絶縁膜１５ａ及び第２の層間絶縁膜１５ｂを貫通してソース及びドレイン領域の他方６ｃに電気的に接続するように、容量コンタクトプラグ９ａが形成されている。
【００３３】
第２の層間絶縁膜１５ｂ上には、容量コンタクトパッド１２が配置されており、容量コンタクトプラグ９ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で形成されている。
【００３４】
容量コンタクトパッド１０を覆うように、窒化シリコンを用いたストッパー絶縁膜１１が形成されている。ストッパー絶縁膜１１を貫通して、容量コンタクトパッド１２と接続するようにキャパシタ素子が形成されている。
【００３５】
キャパシタ素子は下部電極１３と上部電極１４の間に容量絶縁膜（図示せず）を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１２と導通している。
【符号の説明】
【００３６】
１ 素子分離領域
２ ゲート絶縁膜
３ 導電性のポリシリコン膜
３ａ 第１の部分
３ｂ 第２の部分
４ 窒化シリコン膜
５ フォトレジスト膜
６ａ エクステンション領域
６ｂ、６ｃ ソース及びドレイン領域
７ 酸化シリコン膜
８ 金属層
９ｂ ビット線コンタクトプラグ
９ｃ 容量コンタクトプラグ
１０ ビット配線
１１ ストッパー絶縁膜
１２ 容量コンタクトパッド
１３ 下部電極
１４ 上部電極
１５ａ 第１の層間絶縁膜
１５ｂ 第２の層間絶縁膜
１６ 第１の方向
Ｗ1 第１の幅
Ｗ2 第２の幅
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、第１の幅Ｗ1を有する第１の部分と第２の幅Ｗ2を有する第２の部分とを有するゲート電極と、
前記第２の部分の側壁上に設けられた酸化シリコン膜と、
を有し、
前記第２の部分に接するゲート絶縁膜は、前記第１の部分に接するゲート絶縁膜よりも厚いＭＩＳトランジスタを備えた半導体装置。
【請求項２】
前記Ｗ1＜Ｗ2である請求項１に記載の半導体装置。
【請求項３】
前記第１の部分の側壁上には順に窒化シリコン膜、及び酸化シリコン膜が設けられる、請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極は第１の方向に延在し、
前記ゲート電極は前記第１の方向の両端に２つの前記第２の部分、前記第２の部分の間に第１の部分を有する、請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜は高誘電率絶縁膜である、請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記高誘電率絶縁膜は、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種を含む、請求項５に記載の半導体装置。
【請求項７】
前記ゲート電極は前記ゲート絶縁膜に接するように金属層を有する、請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
前記ゲート電極は前記金属層上に更に、導電性のポリシリコン層を有する、請求項７に記載の半導体装置。
【請求項９】
前記金属層は、Ｔｉ、Ｗ、Ｔａ、Ｒｕ及びＡｌからなる群から選択された少なくとも一つの元素を含む、請求項７又は８に記載の半導体装置。
【請求項１０】
更に、
前記ＭＩＳトランジスタのソース及びドレイン領域の一方に電気的に接続されたビット線と、
前記ＭＩＳトランジスタのソース及びドレイン領域の他方に電気的に接続されたキャパシタと、
を有し、
ＤＲＡＭを構成する、請求項１〜９の何れか１項に記載の半導体装置。
【請求項１１】
半導体基板上に順に、ゲート絶縁膜及びゲート電極材料を設ける工程と、
前記ゲート電極材料をパターニングすることにより、第１の幅Ｗ1を有する第１の部分と第２の幅Ｗ2を有する第２の部分とを有するゲート電極を形成する工程と、
前記半導体基板上に窒化シリコン膜を形成した後、エッチバックを行うことにより、前記ゲート電極の側壁上に窒化シリコン膜を残留させる工程と、
前記第１の部分の少なくとも一部を覆うようにマスクを形成する工程と、
前記マスクを用いたエッチングにより、露出した窒化シリコン膜を除去する工程と、
前記マスクを除去する工程と、
前記半導体基板上に酸化シリコン膜を形成した後、エッチバックを行うことにより、少なくとも一部の前記第１の部分の側壁上の窒化シリコン膜の上に酸化シリコン膜、前記第２の部分の側壁上に酸化シリコン膜を残留させると共に、前記第２の部分に接するゲート絶縁膜を、前記第１の部分に接するゲート絶縁膜よりも厚くする第１の工程と、
を有するＭＩＳトランジスタを備えた半導体装置の製造方法。
【請求項１２】
前記Ｗ1＜Ｗ2である、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極は第１の方向に延在し、
前記ゲート電極は前記第１の方向の両端に前記第２の部分、前記第２の部分の間に第１の部分を有する、請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記ゲート絶縁膜は高誘電率絶縁膜である、請求項１１〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記高誘電率絶縁膜は、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種を含む、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ゲート電極は前記ゲート絶縁膜に接するように金属層を有する、請求項１１〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記ゲート電極は前記金属層上に更に、導電性のポリシリコン層を有する、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記金属層は、Ｔｉ、Ｗ、Ｔａ、Ｒｕ及びＡｌからなる群から選択された少なくとも一つの元素を含む、請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１の工程の後に更に、
前記半導体基板内の、前記ゲート電極を挟んだ両側に、ソース及びドレイン領域を形成する工程と、
前記ソース及びドレイン領域の一方に電気的に接続されるようにビット線を形成する工程と、
前記ソース及びドレイン領域の他方に電気的に接続されるようにキャパシタを形成する工程と、
を有し、
前記半導体装置はＤＲＡＭを構成する、請求項１１〜１８の何れか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、第１の幅Ｗ1を有する第１の部分と第２の幅Ｗ2を有する第２の部分とを有するゲート電極と、
前記第２の部分の側壁上に設けられた酸化シリコン膜と、
を有し、
前記第２の部分に接するゲート絶縁膜は、前記第１の部分に接するゲート絶縁膜よりも厚いＭＩＳトランジスタを備えた半導体装置。
【請求項２】
前記Ｗ1＜Ｗ2である請求項１に記載の半導体装置。
【請求項３】
前記第１の部分の側壁上には順に窒化シリコン膜、及び酸化シリコン膜が設けられる、請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極は第１の方向に延在し、
前記ゲート電極は前記第１の方向の両端に２つの前記第２の部分、前記第２の部分の間に第１の部分を有する、請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜は高誘電率絶縁膜である、請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記高誘電率絶縁膜は、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種を含む、請求項５に記載の半導体装置。
【請求項７】
前記ゲート電極は前記ゲート絶縁膜に接するように金属層を有する、請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
前記ゲート電極は前記金属層上に更に、導電性のポリシリコン層を有する、請求項７に記載の半導体装置。
【請求項９】
前記金属層は、Ｔｉ、Ｗ、Ｔａ、Ｒｕ及びＡｌからなる群から選択された少なくとも一つの元素を含む、請求項７又は８に記載の半導体装置。
【請求項１０】
更に、
前記ＭＩＳトランジスタのソース及びドレイン領域の一方に電気的に接続されたビット線と、
前記ＭＩＳトランジスタのソース及びドレイン領域の他方に電気的に接続されたキャパシタと、
を有し、
ＤＲＡＭを構成する、請求項１〜９の何れか１項に記載の半導体装置。
【請求項１１】
半導体基板上に順に、ゲート絶縁膜及びゲート電極材料を設ける工程と、
前記ゲート電極材料をパターニングすることにより、第１の幅Ｗ1を有する第１の部分と第２の幅Ｗ2を有する第２の部分とを有するゲート電極を形成する工程と、
前記半導体基板上に窒化シリコン膜を形成した後、エッチバックを行うことにより、前記ゲート電極の側壁上に窒化シリコン膜を残留させる工程と、
前記第１の部分の少なくとも一部を覆うようにマスクを形成する工程と、
前記マスクを用いたエッチングにより、露出した窒化シリコン膜を除去する工程と、
前記マスクを除去する工程と、
前記半導体基板上に酸化シリコン膜を形成した後、エッチバックを行うことにより、少なくとも一部の前記第１の部分の側壁上の窒化シリコン膜の上に酸化シリコン膜、前記第２の部分の側壁上に酸化シリコン膜を残留させると共に、前記第２の部分に接するゲート絶縁膜を、前記第１の部分に接するゲート絶縁膜よりも厚くする第１の工程と、
を有するＭＩＳトランジスタを備えた半導体装置の製造方法。
【請求項１２】
前記Ｗ1＜Ｗ2である、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極は第１の方向に延在し、
前記ゲート電極は前記第１の方向の両端に前記第２の部分、前記第２の部分の間に第１の部分を有する、請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記ゲート絶縁膜は高誘電率絶縁膜である、請求項１１〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記高誘電率絶縁膜は、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種を含む、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ゲート電極は前記ゲート絶縁膜に接するように金属層を有する、請求項１１〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記ゲート電極は前記金属層上に更に、導電性のポリシリコン層を有する、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記金属層は、Ｔｉ、Ｗ、Ｔａ、Ｒｕ及びＡｌからなる群から選択された少なくとも一つの元素を含む、請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１の工程の後に更に、
前記半導体基板内の、前記ゲート電極を挟んだ両側に、ソース及びドレイン領域を形成する工程と、
前記ソース及びドレイン領域の一方に電気的に接続されるようにビット線を形成する工程と、
前記ソース及びドレイン領域の他方に電気的に接続されるようにキャパシタを形成する工程と、
を有し、
前記半導体装置はＤＲＡＭを構成する、請求項１１〜１８の何れか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−４７８２（Ｐ２０１３−４７８２Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３５１１８（Ｐ２０１１−１３５１１８）
【出願日】平成２３年６月１７日（２０１１．６．１７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１７日（２０１１．６．１７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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