【課題】半導体装置について、小型化を図りつつ、ドレイン耐圧を向上する。
【解決手段】ゲート電極２０と、ゲート電極２０と離間するソース電極２４と、平面視でゲート電極２０からみてソース電極２４の反対側に位置し、かつゲート電極２０と離間するドレイン電極２２と、平面視でゲート電極２０とドレイン電極２２の間に位置し、絶縁膜２６を介して半導体基板１０上に設けられ、かつゲート電極２０、ソース電極２４およびドレイン電極２２と離間する少なくとも一つのフィールドプレート電極３０と、絶縁膜２６中に設けられ、かつフィールドプレート電極３０と半導体基板１０を接続する少なくとも一つのフィールドプレートコンタクト４０と、を備え、平面視でフィールドプレート電極３０は、フィールドプレートコンタクト４０からソース電極２４側またはドレイン電極２２側の少なくとも一方に延伸している。 （もっと読む）

【課題】隣接するトランジスタ間において、各々のゲート電極の電圧変化の影響が相互に及ばないようにする。
【解決手段】基板１００内の素子分離領域２２０で囲まれた活性領域と、活性領域内に形成された埋め込みゲート電極４１０ａ、４１０ｂと、埋め込みゲート電極４１０ａ、４１０ｂの間に設けられ、かつ埋め込みゲート電極４１０ａ、４１０ｂの底部の深さまで形成された拡散層領域３２０を有する。 （もっと読む）

【課題】通電領域表面の周辺の強電界の影響がナノワイヤに及び難くして、ホットキャリアの生成やオフリーク電流を低減する。半導体装置を高性能化する。
【解決手段】基板の表面よりも深い位置に配置され互いに対向する２つの側壁を有する導電膜と、導電膜の２つの側壁の側方に形成され互いに同じ導電型の半導体領域である第１及び第２の通電領域と、導電膜を貫通して２つの半導体領域どうしを接続し第１及び第２の通電領域の導電型とは逆導電型の半導体領域であるナノワイヤと、導電膜と前記ナノワイヤとの境界部に形成された絶縁膜と、を有することを特徴とする半導体装置。 （もっと読む）

【課題】ゲート電極に臨む領域の半導体層へのダメージ層の形成を抑制して、ノーマリオフ動作を実現することができるヘテロ接合電界効果型トランジスタを備える半導体装置およびその製造方法を提供する。
【解決手段】チャネル層２３とヘテロ接合を形成するバリア層２４のうち、ゲート電極２９に臨む領域を除く他の領域に、バリア層２４の伝導帯から、チャネル層２３とバリア層２４とのヘテロ界面のバンド不連続量ΔＥｃと、バリア層２４に発生する分極によるバリア層２４のゲート電極２９側とヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ）までのエネルギー深さのバンドギャップ中に準位を形成する不純物をドーピングして、不純物ドーピング領域２６を形成する。 （もっと読む）

【課題】ゲート電極とソース電極との間に印加される電圧がソース電極パッドの電気抵抗による電圧降下で低下することを防止でき、安定した動作を実現できる電界効果トランジスタを提供する。
【解決手段】このＧａＮ ＨＦＥＴによれば、ボンディング部１６Ｂの第２のパッド部１６Ｂ‐２は、電極接続部１６Ａが含有する複数の接続部分１９のうちの第２の方向(ソース電極１２とドレイン電極１１が対向している方向)の一端に配置された接続部分１９の上記第２の方向の外端を電極延在方向へ延長した仮想延長線Ｌ１に関して第１のパッド部１６Ｂ‐１とは反対側に位置している。第２のパッド部１６Ｂ‐２に接続された第２のソース配線２４のボンディング箇所の第２の方向の位置を電極接続部１６Ａのソース電極１２との接続部分１９の第２の方向の位置と重ならないようにして、ソース電極１２からの電流が第２のソース配線２４に流れにくくできる。 （もっと読む）

【課題】higher-k材料であるチタン酸化膜の半導体基板との界面を安定化でき、さらなる微細化に対応できるゲート構造を実現できるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを備えている。ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜５であり、ゲート電極は、第１の金属膜６又は第２の金属膜８を含む導電膜から構成されている。 （もっと読む）

【課題】 チャンネルドーピングあるいは複雑なゲート電極パターン化の必要性なしに、複数のトランジスタが多閾値電圧を有する半導体装置を提供する。
【解決手段】 半導体装置及びその製造方法において、第１トランジスタは、第１材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する。第２トランジスタは、第３材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する。第３トランジスタは、第１材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する。第４トランジスタは、第３材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する。第１材料乃至前記第４材料の仕事関数は互いに異なる。第１トランジスタ乃至第４トランジスタは、互いに異なる閾値電圧を有する。 （もっと読む）

【課題】多結晶シリコン膜との接触に起因するショットキー抵抗を低減する。
【解決手段】半導体装置は、トランジスタを備える。トランジスタは、第１の活性領域の表面の一部を覆い二酸化シリコンよりも高い誘電率を有する第１の絶縁材料からなる第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１の金属材料からなる第１の金属ゲート電極と、第１の金属ゲート電極上に形成されたｐ型導電型の第１の多結晶シリコン膜を有する。 （もっと読む）

【課題】フィンがバルク基板上に形成されたフィン型トランジスタにおいて、ソース／ドレインボトム領域での接合リーク電流の増大を抑制しつつ、ソース／ドレインとソース／ドレイン上に形成されたシリサイドとの接触抵抗を低減する。
【解決手段】フィン型半導体３の両端部に形成した高濃度不純物拡散層１０からなるソース／ドレインの側面に、フィン型半導体３の上部の表面が露出するようにしてオフセットスペーサ７およびサイドウォールスペーサ８を形成し、フィン型半導体３の上部の高濃度不純物拡散層１０の表面には、シリサイド層９を形成する。 （もっと読む）

【課題】窒化物半導体層をチャネルとして用いたトランジスタにおいて、閾値電圧を高くする。
【解決手段】第２窒化物半導体層２００は、Ａｌの組成比が互いに異なる複数の窒化物半導体層を順次積層した構造を有するため、Ａｌ組成が階段状に変化している。第２窒化物半導体層２００を形成する複数の半導体層は、それぞれが同一方向に分極している。そしてゲート電極４２０に近い半導体層は、ゲート電極４２０から遠い半導体層よりも、分極の強度が強く（又は弱く）なっている。すなわち複数の半導体層は、ゲート電極４２０に近づくにつれて、分極の強度が一方向に変化している。この分極の方向は、複数の半導体層内の界面において負の電荷が正の電荷よりも多くなる方向である。 （もっと読む）

【課題】ＳＯＩ基板を用いることなく、絶縁層上にフィン型半導体を形成する。
【解決手段】半導体基板１上に支柱型半導体４を形成し、支柱型半導体４の下部を埋め込む絶縁層５を半導体基板１上に形成し、支柱型半導体４の上部の側面に接合されたフィン型半導体６を絶縁層５上に形成し、フィン型半導体６を絶縁層５上に残したまま支柱型半導体４を除去する。 （もっと読む）

【課題】ｆｉｎＦＥＴにおける高集積化可能な、高濃度ソースドレインの形成方法の提供。
【解決手段】ソース領域、ドレイン領域およびソース領域とドレイン領域の間のチャネル領域を有するフィンを形成する。チャネル領域にダイレクトコンタクトする絶縁層と、絶縁層にダイレクトコンタクトする伝導性のゲート物質とを有するゲートスタックを形成する。チャネル領域を残したまま、ソース領域およびドレイン領域をエッチング除去する。ソース領域およびドレイン領域に隣接したチャネル領域の両側にソースエピタキシー領域およびドレインエピタキシー領域を形成する。ソースエピタキシー領域およびドレインエピタキシー領域は、エピタキシャル半導体を成長させながら、その場ドープされる。 （もっと読む）

【課題】第1の領域のゲート絶縁膜への酸化剤の進入を防止しつつ、第２の領域の複数の第１の配線間に設けられた酸化アルミニウム膜を選択的に除去する。
【解決手段】第１の領域において第１の積層体の側壁を覆い、第２の領域において複数の第１の配線を覆うように形成した第１の絶縁膜をマスクとして、第１の領域に第１のイオン注入を施す。その後、第１の領域において第１の積層体の側壁を覆い、第２の領域において複数の第１の配線間を埋設するように形成した、酸化アルミニウムを主体とする第２の絶縁膜をマスクとして、第１の領域に第２のイオン注入を施す。第２の絶縁膜を、第１の絶縁膜に対して選択的に除去する。 （もっと読む）

【課題】寄生抵抗が低く、接合リーク電流が抑制されたトランジスタを容易に形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態にかかる半導体装置の製造方法は、シリコン基板中のチャネル領域上にゲート絶縁膜を介してゲート電極を形成し、シリコン基板に所望の不純物を注入することにより、チャネル方向に沿ってチャネル領域を挟むようにシリコン基板中にソース領域とドレイン領域とを形成し、ソース領域及びドレイン領域の表面をアモルファス化することにより、それぞれの表面に不純物を含むアモルファス領域を形成し、アモルファス領域の上にニッケル膜を形成し、マイクロ波を照射して、アモルファス領域とニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、アモルファス領域を固相成長させてアモルファス領域に含まれる不純物を活性化し、未反応のニッケル膜を除去する。 （もっと読む）

【課題】トランジスタの電流駆動力増大を図りつつ、オフリーク電流を低減させる。
【解決手段】半導体突出部２は、半導体基板１上に形成されている。ソース／ドレイン層５、６は、半導体突出部２の上下方向に設けられている。ゲート電極７、８は、半導体突出部２の側面にゲート絶縁膜４を介して設けられている。チャネル領域３は、半導体突出部２の側面に設けられ、ドレイン層６側とソース層５側とでポテンシャルの高さが異なっている。 （もっと読む）

【課題】閾値電圧のバラつきを抑制する溝トランジスタを提供する。
【解決手段】図１に示すように、表面に少なくとも一つ以上の溝部２５０を有している半導体基板４０と、溝部２５０の側壁を覆うように形成されたゲート絶縁膜２０と、溝部２５０に埋めこまれているゲート電極１０と、半導体基板４０の表面に形成され、ゲート電極１０を介して互いに対向しているソースおよびドレイン１５０と、を含み、溝部２５０の側壁には、複数の凸凹１００が形成されている。 （もっと読む）

【課題】フィンがバルク半導体上に形成されている場合においても、電流駆動力増大を図りつつ、オフリーク電流を低減させる。
【解決手段】フィン型半導体層１の両側面には、チャネル領域７のポテンシャルを制御するゲート電極４が配置され、チャネル領域７には、フィン型半導体層１のソース層２側から根元ＢＭ側にかけてポテンシャルバリアＰＢ１、ＰＢ２が形成されている。 （もっと読む）

【課題】ゲート電極の一部にメタルゲート電極を有するＭＩＳＥＦＴにおいて、メタルゲート電極を構成するグレインの配向性のばらつきに起因するＭＩＳＦＥＴのしきい値電圧のばらつきを小さくする。
【解決手段】メタルゲート電極４ａ、４ｂに炭素（Ｃ）を導入することにより、メタルゲート電極４ａ、４ｂ内のグレインの粒径が大きくなることを防ぎ、メタルゲート電極４ａ、４ｂの中に多数の小さいグレインを形成することにより、グレインの配向性を均一化し、ゲート電極の仕事関数のばらつきを低減する。 （もっと読む）

【課題】ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することにより、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現できるようにする。
【解決手段】ゲート電極１１１ｂは、それぞれ金属又は導電性金属化合物からなる第１導電膜１０８ｂ、第２導電膜１０９ｂ及び第３導電膜１１０ｂが下から順に形成された積層構造を有し、ゲート電極１１１ａは、第２導電膜１０９ａ及び第３導電膜１１０ａが下から順に形成された積層構造を有する。第１導電膜１０８ｂの仕事関数と第２導電膜１０９ａ、１０９ｂの仕事関数とは異なっている。第１導電膜１０８ｂは板状に形成されており、第２導電膜１０９ａ、１０９ｂは凹形状に形成されている。 （もっと読む）

【課題】Ｓｉ−ＣＭＯＳプロセス時術とコンパチブルなＨＥＭＴ装置の製造法を提供する。
【解決手段】基板１０１を提供するステップと、III族窒化物層のスタックを基板上に形成するステップと、窒化シリコンからなり、スタックの上方層に対して上に位置すると共に当接する第１パッシベーション層３０１を形成し、第１パッシベーション層が、現場でスタックに堆積されるステップと、第１パッシベーション層に対して上に位置すると共に当接する誘電体層を形成するステップと、窒化シリコンからなり、誘電体層に対して上に位置すると共に当接する第２パッシベーション層３０３を形成し、第２パッシベーション層が、ＬＰＣＶＤ、ＭＯＣＶＤ又は同等の手法によって４５０℃より高い温度で堆積されるステップと、ソースドレイン・オーミック接触とゲート電極６０１を形成するステップとを備える。 （もっと読む）