半導体装置およびその製造方法
【課題】ゲート電極に臨む領域の半導体層へのダメージ層の形成を抑制して、ノーマリオフ動作を実現することができるヘテロ接合電界効果型トランジスタを備える半導体装置およびその製造方法を提供する。
【解決手段】チャネル層２３とヘテロ接合を形成するバリア層２４のうち、ゲート電極２９に臨む領域を除く他の領域に、バリア層２４の伝導帯から、チャネル層２３とバリア層２４とのヘテロ界面のバンド不連続量ΔＥｃと、バリア層２４に発生する分極によるバリア層２４のゲート電極２９側とヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ）までのエネルギー深さのバンドギャップ中に準位を形成する不純物をドーピングして、不純物ドーピング領域２６を形成する。
【解決手段】チャネル層２３とヘテロ接合を形成するバリア層２４のうち、ゲート電極２９に臨む領域を除く他の領域に、バリア層２４の伝導帯から、チャネル層２３とバリア層２４とのヘテロ界面のバンド不連続量ΔＥｃと、バリア層２４に発生する分極によるバリア層２４のゲート電極２９側とヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ）までのエネルギー深さのバンドギャップ中に準位を形成する不純物をドーピングして、不純物ドーピング領域２６を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳細には、窒化物半導体を用いたヘテロ接合電界効果型トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体を用いたノーマリオフ型のヘテロ構造電界効果型トランジスタでは、ゲート電極に臨む領域（以下「ゲート領域」という場合がある）の半導体層の二次元電子ガスを消失させるために、ゲート電極を形成する前に、ゲート領域の半導体層に何らかのプロセス処理が施される（たとえば、特許文献１，２および非特許文献１参照）。
【０００３】
たとえば特許文献１には、ゲート領域の半導体層の一部分をドライエッチングで除去した構造が開示されている。特許文献２には、ゲート領域の半導体層の一部分に、ｐ型の不純物をドーピングした構造が開示されている。非特許文献１には、ゲート領域の半導体層に、フッ素系ガスを用いたプラズマ処理を施した構造が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１８３７３３号公報
【特許文献２】特開２００４−２７３４８６号公報
【非特許文献】
【０００５】
【非特許文献１】ヨン・ツァイ（Yong Cai）、外３名、「High-Performance Enhancement-Mode AlGaN/GaN HEMTs Using Fluoride-Based Plasma Treatment」、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ、ＪＵＬＹ ２００５、ＶＯＬ．２６、Ｎｏ．７、ｐｐ４３５−４３７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述の特許文献１、特許文献２および非特許文献１に開示されるように、窒化物半導体を用いたノーマリオフ型のヘテロ構造電界効果型トランジスタでは、ゲート領域の半導体層の二次元電子ガスを消失させるために、ゲート電極を形成する前に、ゲート領域の半導体層に何らかのプロセス処理が施される。このプロセス処理によって、ゲート領域の半導体層、およびゲート電極と半導体層との界面には、何らかのダメージ層が形成される。
【０００７】
このダメージ層は、トランジスタの電流を制御する役割を有するゲート電極と近接するので、トランジスタの特性に及ぼす影響が大きい。たとえば、ダメージ層は、オフ状態におけるリーク電流の増加、およびパルス動作時にドレイン電流が減少する電流コラプスといった悪影響を引き起こす原因となりやすい。
【０００８】
本発明の目的は、ゲート電極に臨む領域の半導体層、およびゲート電極と半導体層との界面へのダメージ層の形成を抑制、ノーマリオフ動作を実現することができるヘテロ接合電界効果型トランジスタを備える半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、窒化物半導体層を備えるヘテロ接合電界効果型トランジスタを備える半導体装置であって、前記へテロ接合電界効果型トランジスタは、基板上に設けられる第１の窒化物半導体層と、前記第１の窒化物半導体層上に設けられ、前記第１の窒化物半導体層よりも大きいバンドギャップを有し、前記第１の窒化物半導体層とヘテロ接合を形成する第２の窒化物半導体層と、前記第２の窒化物半導体層上に設けられるゲート電極、ソース電極およびドレイン電極とを備え、前記ゲート電極は、前記ソース電極と前記ドレイン電極との間に介在され、前記第２の窒化物半導体層は、前記第２の窒化物半導体層の伝導帯から、前記第１の窒化物半導体層と前記第２の窒化物半導体層とのヘテロ界面のバンド不連続量ΔＥｃと、前記第２の窒化物半導体層に発生する分極による前記第２の窒化物半導体層の前記ゲート電極側と前記ヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ）までのエネルギー深さのバンドギャップ中に準位を形成する不純物を含み、前記第２の窒化物半導体層のうち、前記ゲート電極に臨む領域の少なくとも一部分における前記不純物の濃度は、前記第２の窒化物半導体層の前記ゲート電極に臨む領域を除く他の領域の少なくとも一部分における前記不純物の濃度よりも低いことを特徴とする。
【００１０】
本発明の半導体装置の製造方法は、窒化物半導体層を備えるヘテロ接合電界効果型トランジスタを備える半導体装置の製造方法であって、基板上に第１の窒化物半導体層を形成する第１層形成工程と、前記第１の窒化物半導体層上に、前記第１の窒化物半導体層とヘテロ接合を形成する第２の窒化物半導体層を形成する第２層形成工程と、前記第２の窒化物半導体層上にゲート電極、ソース電極およびドレイン電極を形成する電極形成工程とを備え、前記電極形成工程では、前記ゲート電極を、前記ソース電極と前記ドレイン電極との間に介在されるように形成し、前記第２層形成工程と前記電極形成工程との間に、前記第２の窒化物半導体層のうち、前記ゲート電極を形成する領域として予め定める領域の少なくとも一部分を除く領域に、前記第２の窒化物半導体層の伝導帯から、前記第１の窒化物半導体層と前記第２の窒化物半導体層とのヘテロ界面のバンド不連続量ΔＥｃと、前記第２の窒化物半導体層に発生する分極による前記第２の窒化物半導体層の前記ゲート電極側と前記ヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ）までのエネルギー深さのバンドギャップ中に準位を形成する不純物をドーピングするドーピング工程を備えることを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置によれば、ヘテロ接合電界効果型トランジスタの第１の窒化物半導体層とヘテロ接合を形成する第２の窒化物半導体層には、第２の窒化物半導体層の伝導帯から、第１の窒化物半導体層と第２の窒化物半導体層とのヘテロ界面のバンド不連続量ΔＥｃと、第２の窒化物半導体層に発生する分極による第２の窒化物半導体層のゲート電極側とヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ）までのエネルギー深さのバンドギャップ中に準位を形成する不純物（以下「準位形成不純物」という場合がある）が含まれる。第２の窒化物半導体層のうち、ゲート電極に臨む領域（以下「ゲート領域」という場合がある）の少なくとも一部分における準位形成不純物の濃度は、第２の窒化物半導体層のゲート領域を除く他の領域の少なくとも一部分における準位形成不純物の濃度よりも低い。
【００１２】
このように構成することによって、第２の窒化物半導体層のゲート領域を除く他の領域に発生する二次元電子ガスの濃度を、ゲート領域の少なくとも一部分に発生する二次元電子ガスの濃度よりも高くすることができる。これによって、第２の窒化物半導体層のゲート領域を除く他の領域の電気抵抗を、第２の窒化物半導体層のゲート領域の少なくとも一部分の電気抵抗よりも低くすることができる。
【００１３】
したがって、ゲート電極に電圧を加えていない状態で、ソース電極とドレイン電極との間に電流が流れることを防ぐことができるので、ヘテロ接合電界効果型トランジスタのノーマリオフ動作を実現することができる。
【００１４】
このノーマリオフ動作の実現にあたっては、前述のように第２の窒化物半導体層のうち、ゲート領域の少なくとも一部分における準位形成不純物の濃度を、第２の窒化物半導体層のゲート領域を除く他の領域の少なくとも一部分における準位形成不純物の濃度よりも低くすればよい。つまり、ゲート領域の第２の窒化物半導体層、およびゲート電極と第２の窒化物半導体層との界面にダメージ層が形成されるような処理を第２の窒化物半導体層に施す必要はない。
【００１５】
したがって、ゲート領域の第２の窒化物半導体層、およびゲート電極と第２の窒化物半導体層との界面へのダメージ層の形成を抑制して、ノーマリオフ動作を実現することができるヘテロ接合電界効果型トランジスタを備える半導体装置を得ることができる。このようにダメージ層の形成が抑制されることによって、ヘテロ接合電界効果型トランジスタにおいて、リーク電流の増加および電流コプラスの発生などを抑制することができるので、ヘテロ接合電界効果型トランジスタの特性が劣化することを防ぐことができる。
【００１６】
本発明の半導体装置の製造方法によれば、第１層形成工程において、基板上に第１の窒化物半導体層が形成される。第２層形成工程において、第１の窒化物半導体層上に第２の窒化物半導体層が形成され、第１の窒化物半導体層とヘテロ接合が形成される。ドーピング工程において、第２の窒化物半導体層のうち、ゲート電極を形成する領域として予め定める領域の少なくとも一部分を除く領域に、準位形成不純物がドーピングされる。次いで、電極形成工程において、第２の窒化物半導体層上に、ゲート電極がソース電極とドレイン電極との間に介在されるように、ゲート電極、ソース電極およびドレイン電極が形成される。
【００１７】
これによって、ゲート領域の第２の窒化物半導体層、およびゲート電極と第２の窒化物半導体層との界面にダメージ層が形成されるような処理を第２の窒化物半導体層に施すことなく、第２の窒化物半導体層のうち、ゲート領域の少なくとも一部分における準位形成不純物の濃度が、第２の窒化物半導体層のゲート領域を除く他の領域の少なくとも一部分における準位形成不純物の濃度よりも低いヘテロ接合電界効果型トランジスタを備える半導体装置を得ることができる。
【００１８】
このような構成を有する半導体装置は、前述のようにヘテロ接合電界効果型トランジスタのノーマリオフ動作を実現することができる。したがって、ゲート領域の第２の窒化物半導体層、およびゲート電極と第２の窒化物半導体層との界面へのダメージ層の形成を抑制して、ノーマリオフ動作を実現することができるヘテロ接合電界効果型トランジスタを備える半導体装置を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の一形態である半導体装置１０１の構成を示す断面図である。
【図２】基板２１上へのバッファ層２２、キャリア層２３およびバリア層２４の積層が終了した段階の状態を示す断面図である。
【図３】不純物ドーピング領域２６の形成が終了した段階の状態を示す断面図である。
【図４】ソース電極２７およびドレイン電極２８の形成が終了した段階の状態を示す断面図である。
【図５】素子分離領域２５の形成が終了した段階の状態を示す断面図である。
【図６】ゲート電極２９の形成が終了した段階の状態を示す断面図である。
【図７】本発明の半導体装置の他の例を示す断面図である。
【図８】本発明の半導体装置の他の例を示す断面図である。
【図９】本発明の半導体装置の他の例を示す断面図である。
【図１０】本発明の半導体装置の他の例を示す断面図である。
【図１１】本発明の半導体装置の他の例を示す断面図である。
【図１２】本発明の半導体装置の他の例を示す断面図である。
【図１３】高濃度ｎ型不純物領域３５の形成が終了した段階の状態を示す断面図である。
【図１４】本発明の半導体装置の他の例を示す断面図である。
【図１５】本発明の半導体装置の他の例を示す断面図である。
【図１６】本発明の半導体装置の他の例を示す断面図である。
【図１７】絶縁膜４０の形成が終了した段階の状態を示す断面図である。
【図１８】本発明の半導体装置の他の例を示す断面図である。
【図１９】本発明の半導体装置の他の例を示す断面図である。
【図２０】本発明の半導体装置の他の例を示す断面図である。
【図２１】絶縁膜４５の一部分の除去が終了した段階を示す断面図である。
【図２２】本発明の半導体装置の他の例を示す断面図である。
【図２３】本発明の半導体装置の他の例を示す断面図である。
【発明を実施するための形態】
【００２０】
図１は、本発明の実施の一形態である半導体装置１０１の構成を示す断面図である。本実施の形態の半導体装置１０１は、窒化物半導体を用いたヘテロ接合電界効果型トランジスタ（以下、単に「トランジスタ」という場合がある）１を備える。本実施の形態では、半導体装置１０１は、トランジスタ１と、不図示の他の半導体素子とを含んで構成される。
【００２１】
半導体装置１０１は、図１に示すように、基板２１、バッファ層２２、チャネル層２３、バリア層２４、素子分離領域２５、不純物ドーピング領域２６、ソース電極２７、ドレイン電極２８およびゲート電極２９を備えて構成される。バッファ層２２、チャネル層２３、バリア層２４、不純物ドーピング領域２６、ソース電極２７、ドレイン電極２８およびゲート電極２９は、トランジスタ１を構成する。
【００２２】
基板２１は、炭化珪素（ＳｉＣ）によって実現される。基板２１の材料は、ＳｉＣに限らず、基板２１上に窒化物半導体層を形成できる材料、より詳細には、基板２１上に窒化物半導体層をエピタキシャル成長できる材料であればよい。具体的には、基板２１の材料は、シリコン（Ｓｉ）、サファイア、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）などであってもよい。
【００２３】
基板２１の厚み方向一方側の表面上には、バッファ層２２が設けられている。バッファ層２２の厚み方向一方側の表面上には、チャネル層２３が設けられている。チャネル層３の厚み方向一方側の表面上には、バリア層２４が設けられている。バッファ層２２、チャネル層２３およびバリア層２４は、窒化物半導体層であり、窒化物半導体から成る。チャネル層２３とバリア層２４とは、ヘテロ接合を形成する。バリア層２４は、チャネル層２３よりも大きいバンドギャップを有する。チャネル層２３は、第１の窒化物半導体層に相当する。バリア層２４は、第２の窒化物半導体層に相当する。
【００２４】
不純物ドーピング領域２６は、バリア層２４中に形成されている。不純物ドーピング領域２６は、不純物を含む。不純物ドーピング領域２６は、バリア層２４に不純物がドーピングされて形成される。不純物ドーピング領域２６に含まれる不純物としては、バリア層２４を構成する窒化物半導体において、伝導帯から後述する準位形成可能幅ΔＥｔまでのエネルギー深さのバンドギャップ中に準位を形成するものが挙げられる。このようなものとしては、Ｓｉ、酸素原子（Ｏ）、窒素空孔などが挙げられる。
【００２５】
ゲート電極２９は、バリア層２４の厚み方向一方側の表面上に設けられる。ゲート電極２９は、ショットキー電極として機能する。
【００２６】
ゲート電極２９は、ショットキー特性が得られればよく、たとえば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）などの金属、イリジウムシリサイド（ＩｒＳｉ）、白金シリサイド（ＰｔＳｉ）、ニッケルシリサイド（ＮｉＳｉ2）などのシリサイド、もしくは窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）などの窒化物金属、またはこれらから構成される多層膜などで形成される。
【００２７】
ソース電極２７およびドレイン電極２８は、ゲート電極２９を挟んで対向するように、バリア層２４の厚み方向一方側の表面上に設けられる。ソース電極２７およびドレイン電極２８は、いずれも、ゲート電極２９から間隔をあけて設けられる。換言すれば、ゲート電極２９は、ソース電極２７とドレイン電極２８との間に介在される。
【００２８】
ソース電極２７およびドレイン電極２８は、オーミック特性が得られればよく、たとえば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、金（Ａｕ）、モリブデン（Ｍｏ）もしくはタングステン（Ｗ）などの金属、またはこれらから構成される多層膜で形成される。
【００２９】
素子分離領域２５は、トランジスタ１と、基板２１上に設けられる不図示の他の半導体素子とを分離する。本実施の形態では、基板２１上にトランジスタ１以外の他の半導体素子が設けられ、半導体装置１０１は、トランジスタ１と他の半導体素子とを含んで構成される。本発明の他の実施の形態では、半導体装置は、他の半導体素子を含まなくてもよい。この場合、素子分離領域２５は、設けられなくてもよい。
【００３０】
素子分離領域２５は、トランジスタ１が形成される領域以外の領域のエピタキシャル結晶層に形成される。より詳細には、素子分離領域２５は、トランジスタ１が形成される領域と、他の半導体素子が形成される領域との間のエピタキシャル結晶層に形成される。本実施の形態では、エピタキシャル結晶層は、バッファ層２２、チャネル層２３およびバリア層２４であり、素子分離領域２５は、チャネル層２３およびバリア層２４に形成される。
【００３１】
バリア層２４について、さらに具体的に説明する。チャネル層２３とバリア層２４とのヘテロ界面に形成されるバンド不連続量をΔＥｃとする。チャネル層２３とバリア層２４とがヘテロ結合を形成すると、バリア層２４に分極が発生する。このバリア層２４に発生する分極によるバリア層２４のゲート電極２９側とヘテロ界面側とのエネルギー差をΔＥｐとする。バンド不連続量ΔＥｃと、バリア層２４のゲート電極２９側とヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ、以下「準位形成可能幅」という）を、ΔＥｔとする（ΔＥｔ＝ΔＥｃ＋ΔＥｐ）。
【００３２】
ここで、バリア層２４のヘテロ界面側とは、バリア層２４のチャネル層２３と接する表面側、すなわちバリア層２４の厚み方向他方側の表面側をいう。バリア層２４のゲート電極２９側とは、バリア層２４のゲート電極２９に臨む表面側をいう。バリア層２４のゲート電極２９側は、具体的には、バリア層２４のチャネル層２３と接する表面とは反対の表面側、すなわちバリア層２４の厚み方向一方側の表面側（以下「バリア層２４の表面側」という場合がある）である。
【００３３】
本実施の形態のトランジスタ１では、バリア層２４は、不純物ドーピング領域２６を有する。不純物ドーピング領域２６には、バリア層２４の伝導帯から準位形成可能幅ΔＥｔまでのエネルギー深さのバンドギャップ中に準位を形成する不純物（以下「準位形成不純物」という）がドーピングされている。換言すれば、不純物ドーピング領域２６は、準位形成不純物を含んでいる。
【００３４】
不純物ドーピング領域２６は、バリア層２４のうち、ゲート電極２９に臨む領域（以下「ゲート領域」という場合がある）を除く他の領域の少なくとも一部分に形成されている。具体的には、不純物ドーピング領域２６は、バリア層２４のゲート電極２９側の部分のうち、ゲート領域を除く他の領域の少なくとも一部分に形成されている。バリア層２４のゲート電極２９に臨む領域であるゲート領域は、具体的には、バリア層２４のゲート電極２９に近接する領域である。バリア層２４のゲート電極２９に近接する領域は、バリア層２４のゲート電極２９に接する部分と、その近傍部分とを含む。
【００３５】
バリア層２４に不純物ドーピング領域２６を形成することによって、バリア層２４のうち、ゲート領域の少なくとも一部分における準位形成不純物の濃度を、バリア層２４のゲート領域を除く他の領域の少なくとも一部分における準位形成不純物の濃度よりも低くすることができる。換言すれば、バリア層２４のうち、ゲート領域を除く他の領域の少なくとも一部分における準位形成不純物の濃度を、ゲート領域の少なくとも一部分における準位形成不純物の濃度よりも高くすることができる。
【００３６】
ここで、バリア層２４のゲート領域の少なくとも一部分は、バリア層２４のゲート領域のうち、不純物ドーピング領域２６が形成されていない部分のことであり、本実施の形態では、バリア層２４のゲート領域の全体である。バリア層２４のゲート領域を除く他の領域の少なくとも一部分は、バリア層２４のゲート領域を除く他の領域のうち、不純物ドーピング領域２６が形成されている部分のことである。本実施の形態では、不純物ドーピング領域２６は、バリア層２４のゲート電極２９側の部分のうち、ゲート領域および素子分離領域２５を除く領域に形成されている。
【００３７】
つまり、本実施の形態では、バリア層２４のゲート領域における準位形成不純物の濃度は、バリア層２４のゲート領域を除く他の領域の少なくとも一部分である、不純物ドーピング領域２６における準位形成不純物の濃度よりも低くなっている。
【００３８】
具体的には、バリア層２４のうち、ゲート領域では、ヘテロ界面に二次元電子ガスが発生しないように、準位形成不純物の濃度は、たとえば１×１０12ｃｍ-2以下に十分に低くされる。ゲート領域を除く他の領域、具体的には不純物ドーピング領域２６では、ヘテロ界面に二次元電子ガスが発生するように、準位形成不純物の濃度は、ゲート領域における準位形成不純物の濃度を超える程度に十分に高くされる。たとえば、ゲート領域の準位形成不純物の濃度が１×１０12ｃｍ-2以下とされる場合には、不純物ドーピング領域２６の準位形成不純物の濃度は、１×１０12ｃｍ-2を超える程度、具体的には１×１０13ｃｍ-2程度に十分に高くされる。
【００３９】
以上のように本実施の形態では、バリア層２４のゲート領域における準位形成不純物の濃度は、バリア層２４のゲート領域を除く他の領域の少なくとも一部分、具体的には不純物ドーピング領域２６における準位形成不純物の濃度よりも低くなっている。このように構成することによって、バリア層２４のゲート領域を除く他の領域に発生する二次元電子ガスの濃度を、ゲート領域に発生する二次元電子ガスの濃度よりも高くすることができる。これによって、バリア層２４のゲート領域を除く他の領域の電気抵抗を、バリア層２４のゲート領域の電気抵抗よりも低くすることができる。
【００４０】
したがって、ゲート電極２９に電圧を加えていない状態で、ソース電極２７とドレイン電極２８との間に電流が流れることを防ぐことができるので、ヘテロ接合電界効果型トランジスタ１のノーマリオフ動作を実現することができる。
【００４１】
このノーマリオフ動作の実現にあたっては、前述のようにバリア層２４のうち、ゲート領域の少なくとも一部分における準位形成不純物の濃度を、バリア層２４のゲート領域を除く他の領域の少なくとも一部分における準位形成不純物の濃度よりも低くすればよい。つまり、ゲート領域のバリア層２４、およびゲート電極２９とバリア層２４との界面にダメージ層が形成されるような処理をバリア層２４に施す必要はない。
【００４２】
したがって、ゲート領域のバリア層２４、およびゲート電極２９とバリア層２４との界面へのダメージ層の形成を抑制して、ノーマリオフ動作を実現することができるヘテロ接合電界効果型トランジスタ１を備える半導体装置１０１を得ることができる。このようにダメージ層の形成が抑制されることによって、トランジスタ１において、リーク電流の増加および電流コプラスの発生などを抑制することができるので、トランジスタ１の特性が劣化することを防ぐことができる。
【００４３】
以下に、バリア層２４における準位形成不純物の濃度と二次元電子ガスの濃度との関係について説明する。バンドギャップの大きさが異なる窒化物半導体を用いてヘテロ構造を形成した場合、ヘテロ構造を構成する窒化物半導体層のうち、バンドギャップが相対的に大きい層には分極が発生する。本実施の形態では、チャネル層２３とバリア層２４とによってヘテロ構造が構成されており、バリア層２４の方が、相対的に大きいバンドギャップを有するので、バリア層２４に分極が発生する。これによって、バリア層２４のゲート電極２９側の部分のエネルギーが高くなる。
【００４４】
このとき、バリア層２４のバンドギャップ中に不純物準位が形成され、その準位が伝導帯から準位形成可能幅ΔＥｔのエネルギー深さのバンドギャップ内にあれば、分極によって高エネルギー側にシフトしたバリア層２４のゲート電極２９の部分では、不純物準位が空乏化される。そして、バリア層２４のゲート電極２９の部分では、系の電気的平衡状態を保存するために、ヘテロ界面に空乏化された濃度分だけの二次元電子ガスが形成される。したがって、バリア層２４中の伝導体から準位形成可能幅ΔＥｔまでのエネルギー深さのバンドギャップ中に不純物準位を形成する準位形成不純物の濃度は、二次元電子ガスの濃度と密接な関係を有する。
【００４５】
以上のことから、本実施の形態では、前述のようにバリア層２４のうち、ゲート領域の準位形成不純物の濃度を、ゲート領域を除く他の領域の準位形成不純物の濃度よりも低くしている。これによって、ゲート領域のバリア層２４、およびゲート電極２９とバリア層２４との界面にダメージ層が形成されるような処理をバリア層２４に施すことなく、バリア層２４のうち、ゲート領域を除く他の領域に発生する二次元電子ガスの濃度が、ゲート領域に発生する二次元電子ガスの濃度よりも高い構成を実現している。
【００４６】
また本実施の形態では、前述のようにバリア層２４のゲート電極２９側の部分のうち、ゲート領域を除く他の領域に、準位形成不純物を含む不純物ドーピング領域２６が形成されている。これによって、バリア層２４のゲート電極２９側の部分のうち、ゲート領域を除く他の領域の準位形成不純物の濃度が、ゲート領域の準位形成不純物の濃度よりも高い構成を容易に実現することができる。
【００４７】
次に、前述の図１に示す本発明の実施の一形態である半導体装置１０１の製造方法について説明する。図２〜図６は、本発明の実施の一形態である半導体装置１０１の製造方法を説明するための図である。図２〜図６の説明において、図１に対応する部分については、同一の参照符を付して共通する説明を省略する。
【００４８】
図２は、基板２１上へのバッファ層２２、キャリア層２３およびバリア層２４の積層が終了した段階の状態を示す断面図である。基板２１上、具体的には基板２１の厚み方向一方側の表面上に、バッファ層２２、チャネル層２３およびバリア層２４をこの順に積層して形成する。チャネル層２３を形成する工程は、第１層形成工程に相当する。バリア層２４を形成する工程は、第２層形成工程に相当する。
【００４９】
バッファ層２２、チャネル層２３およびバリア層２４は、それぞれ、有機金属気相成長（Metal Organic Chemical Vapor Deposition；略称：ＭＯＣＶＤ）法または分子線エピタキシー（Molecular Beam Epitaxy；略称：ＭＢＥ）法などのエピタキシャル成長法を用いて、エピタキシャル成長させることによって形成される。
【００５０】
図３は、不純物ドーピング領域２６の形成が終了した段階の状態を示す断面図である。バリア層２４のうち、不純物ドーピング領域２６を形成する領域として予め定める領域（以下「ドーピング領域形成領域」という場合がある）に、不純物ドーピング領域２６を形成する。ドーピング領域形成領域は、バリア層２４のうち、ゲート電極２９を形成する領域として予め定める領域の少なくとも一部分を除く領域である。本実施形態では、ドーピング領域形成領域は、バリア層２４のうち、ゲート電極２９を形成する領域として予め定める領域の全体を除く領域である。
【００５１】
不純物ドーピング領域２６は、具体的には以下のようにして形成される。バリア層２４のドーピング領域形成領域に、レジストパターンなどをマスクとして、イオン注入法などを用いて、Ｓｉ、Ｏなどのイオンを打ち込むことによって、ドーピングする。次いで、レジストパターンなどのマスクを除去した後、急速熱アニール（Rapid Thermal Annealing；略称：ＲＴＡ）法などを用いて、ドーピングしたイオンを活性化させる。このようにして、バリア層２４の厚み方向一方側の表面側の部分に、不純物ドーピング領域２６を形成する。不純物ドーピング領域２６は、２箇所に形成される。不純物ドーピング領域２６を形成する工程は、ドーピング工程に相当する。
【００５２】
図４は、ソース電極２７およびドレイン電極２８の形成が終了した段階の状態を示す断面図である。不純物ドーピング領域２６上に、ソース電極２７およびドレイン電極２８となる金属膜を、蒸着法またはスパッタ法を用いてリフトオフ法などによって堆積した後、ＲＴＡ法などを用いて合金化して、ソース電極２７およびドレイン電極２８を形成する。ソース電極２７およびドレイン電極２８となる金属膜は、たとえばチタン（Ｔｉ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、金（Ａｕ）、モリブデン（Ｍｏ）もしくはタングステン（Ｗ）などの金属から成る単層膜、またはこれらのから構成される多層膜である。
【００５３】
図５は、素子分離領域２５の形成が終了した段階の状態を示す断面図である。トランジスタ１を作製する領域外のチャネル層２３およびバリア層２４に、たとえばイオン注入法またはエッチングなどを用いて、素子分離領域２５を形成する。図５には、イオン注入法によって素子分離領域２５を形成する場合を示している。
【００５４】
図６は、ゲート電極２９の形成が終了した段階の状態を示す断面図である。不純物ドーピング領域２６が形成されたバリア層２４上に、ゲート電極２９となる金属膜を、蒸着法またはスパッタ法を用いて堆積し、リフトオフ法などによって所定の領域にゲート電極２９を形成する。ゲート電極２９は、不純物ドーピング領域２６同士の間のバリア層２４上に形成される。ゲート電極２９となる金属膜は、たとえばチタン（Ｔｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、ニッケル（Ｎｉ）およびパラジウム（Ｐｄ）などの金属、イリジウムシリサイド（ＩｒＳｉ）、白金シリサイド（ＰｔＳｉ）、ニッケルシリサイド（ＮｉＳｉ2）などのシリサイド、もしくは窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）などの窒化物金属から成る単層膜、またはこれらから構成される多層膜である。
【００５５】
前述の図４に示すソース電極２７およびドレイン電極２８を形成する工程、および図６に示すゲート電極２９を形成する工程は、電極形成工程に相当する。
【００５６】
以上の方法によって、図１に示す構造のヘテロ接合電界効果型トランジスタ１を作製することができる。本実施の形態では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホールなどの形成プロセスを経て、デバイスとして用いられる。本実施の形態のように半導体装置１０１が他の半導体素子を備える場合には、さらに、他の半導体素子の形成プロセスを経て、半導体装置１０１が得られる。
【００５７】
以上のように本実施の形態によれば、図３に示す不純物ドーピング領域２６を形成する工程では、バリア層２４のうち、ゲート電極２９が形成される部分には、不純物ドーピング領域２６を形成しない。そして、図６に示すゲート電極２９を形成する工程では、不純物ドーピング領域２６同士の間のバリア層２４上に、ゲート電極２９を形成する。
【００５８】
これによって、ゲート領域のバリア層２４、およびゲート電極２９とバリア層２４との界面にダメージ層が形成されるような処理をバリア層２４に施すことなく、ゲート領域のバリア層２４に不純物ドーピング領域２６が形成されていないトランジスタ１を備える半導体装置１０１を製造することができる。換言すれば、ゲート領域のバリア層２４、およびゲート電極２９とバリア層２４との界面にダメージ層が形成されるような処理をバリア層２４に施すことなく、バリア層２４のうち、ゲート領域の少なくとも一部分における準位形成不純物の濃度が、バリア層２４のゲート領域を除く他の領域の少なくとも一部分における準位形成不純物の濃度よりも低いトランジスタ１を備える半導体装置１０１を得ることができる。
【００５９】
このような構成を有する本実施の形態の半導体装置１０１は、前述のようにトランジスタ１のノーマリオフ動作を実現することができる。したがって、ゲート領域のバリア層２４、およびゲート電極２９とバリア層２４との界面へのダメージ層の形成を抑制して、ノーマリオフ動作を実現することができるトランジスタ１を備える半導体装置１０１を得ることができる。
【００６０】
また本実施の形態では、不純物ドーピング領域２６を形成するときには、イオン注入法によって準位形成不純物をドーピングする。これによって、不純物ドーピング領域２６を所望の領域に容易に形成することができる。
【００６１】
本実施の形態の半導体装置１０１およびその製造方法について、以下にさらに述べる。図２に示すチャネル層２３およびバリア層２４をエピタキシャル成長させる工程では、ＡｌＧａＮの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニアなどの流量、圧力および温度を調整し、チャネル層２３およびバリア層２４を所望の組成とする。これによって、種々の特性を有するトランジスタ１を備える半導体装置１０１を製造することができる。
【００６２】
チャネル層２３およびバリア層２４は、バリア層２４に分極が発生するヘテロ接合を形成できる材料であればよい。たとえば、チャネル層２３は、ＩｎaＡｌbＧａ1-a-bＮ（０≦ａ≦１，０≦ｂ≦１）で構成され、バリア層２４は、ＩｎcＡｌdＧａ1-c-dＮ（０≦ｃ≦１，０≦ｄ≦１）で構成されていればよい。
【００６３】
このうち、チャネル層２３がＡｌbＧａ1-bＮで構成され、バリア層２４がＡｌdＧａ1-dＮで構成される場合を考える。ただしｂ＜ｄである。この場合、バリア層２４に大きな分極効果が発生するので、チャネル層２３とバリア層２４とのヘテロ界面に、高濃度の二次元電子ガスを発生させることができる。したがって、この構造は、トランジスタ１の大電流化、さらには高出力化に有利であり、より好ましい構造である。
【００６４】
ヘテロ構造電界効果型トランジスタ１は、チャネル層２３に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌbＧａ1-bＮは、Ａｌ組成がより高いほどバンドギャップが大きく、絶縁破壊電界が高い。したがって、上記の構造において、チャネル層２３に用いるＡｌbＧａ1-bＮは、よりＡｌ組成が高い、換言すればｂが１に近い方が好ましい。
【００６５】
また、バリア層２４に用いる半導体材料のバンドギャップが大きいほど、バリア層２４を介してゲート電極２９からチャネル層２３とバリア層２４とのヘテロ界面へ流れるゲートリーク電流が流れにくくなる。したがって、バリア層２４として用いるＡｌdＧａ1-dＮも同様に、よりＡｌ組成が高い方が好ましい。具体的には、ＡｌdＧａ1-dＮのｄが１の場合であるＡｌＮを用いた場合に、最もリーク電流を低減することができる。
【００６６】
チャネル層２３およびバリア層２４は、必ずしも同一組成の単一層から成る構造である必要はなく、Ｉｎ組成、Ａｌ組成、Ｇａ組成（ａ，ｂ，ｃ，ｄ）が異なる複数層から成る多層膜で構成されてもよい。また、チャネル層２３およびバリア層２４を構成する各層には、窒化物半導体に対してｎ型不純物またはｐ型不純物として機能する不純物が含まれていてもよい。
【００６７】
図３に示す不純物ドーピング層２６の形成工程では、イオン注入法によって不純物ドーピング領域２６を形成する場合を示したが、不純物ドーピング領域２６の形成方法は、これに限定されない。たとえば、ＳｉまたはＯなどの不純物となる元素を含む材料を所望の領域に堆積した後、高温でアニールして熱拡散させてもよい。または、不純物となる元素を含む雰囲気中でプラズマ処理してもよい。または、低気圧状態で熱処理を行い、バリア層２４を構成する窒化物半導体の窒素を脱離させて、窒素空孔を形成してもよい。
【００６８】
また図３に示す不純物ドーピング領域２６の形成工程では、レジストパターンの形成およびイオン注入を、レジストパターンと、注入エネルギーおよび注入量などの注入条件とを変えて、数回繰返して行う。これによって、前述の図１、ならびに後述する図９、図１０および図１１に示すような種々の構造の不純物ドーピング領域２６，３２，３３，３４を形成することができる。
【００６９】
図４に示すソース電極２７およびドレイン電極２８の形成工程、図５に示す素子分離領域２５の形成工程、および図６に示すゲート電極２９の形成工程の３つの工程は、必ずしもこの順に行う必要はなく、工程の順番を入れ替えてもよい。たとえば、ソース電極２７およびドレイン電極２８を形成する工程の前に、素子分離領域２５を形成する工程を行ってもよい。
【００７０】
図７は、本発明の半導体装置の他の例を示す断面図である。本発明の実施の他の形態の半導体装置１０２では、トランジスタ２は、図７に示すように、前述の図１に示すトランジスタ１におけるチャネル層２３とバリア層２４との間に、スペーサ層３０が介在されていてもよい。スペーサ層３０は、比較的薄く形成される。スペーサ層３０の厚さは、たとえば０．１ｎｍ〜５ｎｍである。スペーサ層３０は、窒化インジウム（ＩｎＮ）、ＧａＮまたはＡｌＮなどの二元系半導体から成る。
【００７１】
このように二元系半導体から成るスペーサ層３０をチャネル層２３とバリア層２４との間に介在させることによって、ヘテロ界面の電子移動度を向上させることができる。したがって、トランジスタ２に、大きなドレイン電流を流すことができる。
【００７２】
図７に示す半導体装置２は、前述の図２に示す工程において、チャネル層２３を形成した後に、スペーサ層３０を形成し、その後バリア層２４を形成することによって製造することができる。スペーサ層３０は、チャネル層２３およびバリア層２４と同様に、たとえばエピタキシャル成長によって形成される。スペーサ層３０は、たとえばＩｎＮ、ＧａＮまたはＡｌＮなどの二元系半導体によって形成される。スペーサ層３０は、たとえば厚さが０．１ｎｍ〜５ｎｍに形成される。
【００７３】
図８は、本発明の半導体装置の他の例を示す断面図である。本発明の他の実施の形態の半導体装置１０２では、トランジスタ３は、図８に示すように、前述の図１に示すトランジスタ１におけるバリア層２４のうち、ゲート電極２９に臨む領域が、キャップ層３１で覆われていてもよい。バリア層２４のうち、ゲート電極２９に臨む領域は、具体的には、バリア層２４の厚み方向一方側の表面部のうち、不純物ドーピング領域２６同士の間の領域である。キャップ層３１は、比較的薄く形成される。キャップ層３１の厚さは、たとえば０．１ｎｍ〜５ｎｍである。キャップ層３１は、たとえばＧａＮから成る。
【００７４】
このようにバリア層２４のゲート電極２９に臨む領域をキャップ層３１で覆うことによって、ゲート電極２９のショットキー障壁が高くなるので、トランジスタ３の耐圧を高くすることができる。
【００７５】
図８に示す半導体装置３は、前述の図２に示す工程でバリア層２４を形成した後に、キャップ層３１を形成し、その後、前述の図３に示す工程で、バリア層２４およびキャップ層１１の所定の領域に不純物ドーピング領域２６を形成することによって製造することができる。キャップ層３１は、チャネル層２３およびバリア層２４と同様に、たとえばエピタキシャル成長によって形成される。キャップ層３１は、たとえばＧａＮによって形成される。キャップ層３１は、たとえば厚さが０．１ｎｍ〜５ｎｍに形成される。
【００７６】
図９および図１０は、本発明の半導体装置の他の例を示す断面図である。前述の図１に示す本実施の形態の半導体装置１０１では、不純物ドーピング領域２６は、バリア層２４の表面側の部分のうち、ソース電極２７およびドレイン電極２８に接する部分にまで形成されている。本発明の他の実施の形態では、不純物ドーピング領域３２は、図９および図１０に示すように、バリア層２４の表面側の部分のうち、ソース電極２７とゲート電極２９との間の領域の少なくとも一部分、およびドレイン電極２８とゲート電極２９との間の領域の少なくとも一部分に形成されていればよい。
【００７７】
たとえば、図９に示す半導体装置１０４のトランジスタ４では、不純物ドーピング領域３２は、バリア層２４の表面側の部分のうち、ソース電極２７とゲート電極２９との間の領域の一部分、およびドレイン電極２８とゲート電極２９との間の領域の一部分に形成される。換言すれば、不純物ドーピング領域３２は、ソース電極２７とゲート電極２９との間の領域に、ソース電極２７およびゲート電極２９からそれぞれ間隔をあけて形成される。また不純物ドーピング領域３２は、ドレイン電極２８とゲート電極２９との間の領域に、ドレイン電極２８およびゲート電極２９からそれぞれ間隔をあけて形成される。
【００７８】
図１０に示す半導体装置１０５のトランジスタ５では、不純物ドーピング領域３３は、バリア層２４の表面側の部分のうち、ソース電極２７とゲート電極２９との間の全ての領域、およびドレイン電極２８とゲート電極２９との間の全ての領域に形成される。
【００７９】
不純物ドーピング領域３２，３３は、ソース電極２７とゲート電極２９との間の領域の少なくとも一部分、およびドレイン電極２８とゲート電極２９との間の領域の少なくとも一部分に形成されていれば、この領域の二次元電子ガス濃度を増加させて、ソース電極２７とドレイン電極２８との間の抵抗を低くすることができる。したがって、不純物ドーピング領域３２，３３は、図９および図１０に示すように、ソース電極２７とゲート電極２９との間の領域の少なくとも一部分、およびドレイン電極２８とゲート電極２９との間の領域の少なくとも一部分に形成されていればよい。
【００８０】
図９および図１０に示す構造を比較すると、図１０に示すように、ソース電極２７とゲート電極２９との間の全ての領域、およびドレイン電極２８とゲート電極２９との間の全ての領域に不純物ドーピング領域３３を形成した方が、図９に示すように不純物ドーピング領域３２を前記領域の一部分に形成した場合に比べて、ソース電極２７とドレイン電極２８との間の抵抗をより低くすることができる。したがって、ソース電極２７とドレイン電極２８との間の抵抗を低減するという観点からは、図１０に示すように、ソース電極２７とゲート電極２９との間の全ての領域、およびドレイン電極２８とゲート電極２９との間の全ての領域に、不純物ドーピング領域３３が形成されている構造の方が好ましい。
【００８１】
図９および図１０に示す構造と前述の図１に示す構造とを比較すると、バリア層２４のソース電極２７およびドレイン電極２８に接する部分の二次元電子ガス濃度が高い方が、コンタクト抵抗を低くすることができる。したがって、図１に示すように、ソース電極２７およびドレイン電極２８に接する部分のバリア層２４にも不純物ドーピング領域２６が形成されている構造の方が好ましい。
【００８２】
図９に示す半導体装置１０４および図１０に示す半導体装置１０５は、不純物ドーピング領域３２が形成される領域が異なること以外は、前述の図２〜図６に示す本実施の形態の半導体装置１０１の製造方法と同様にして製造することができる。
【００８３】
図１１は、本発明の半導体装置の他の例を示す断面図である。本発明の実施の他の形態における半導体装置１０６のトランジスタでは、不純物ドーピング領域３４は、バリア層２４の内部に形成されている。
【００８４】
図１に示す不純物ドーピング領域２６は、二次元電子ガスが発生するヘテロ界面よりもバリア層２４の表面側に形成されていれば、分極の効果を受けて二次元電子ガスの源となる。したがって、不純物ドーピング領域は、図１に示す不純物ドーピング領域２６のように必ずしもバリア層２４の表面側の部分の最表面に形成する必要はなく、図１１に示す不純物ドーピング領域３４のようにバリア層２４の内部に形成されてもよい。
【００８５】
不純物ドーピング領域２６，３４に形成された不純物準位は、バリア層２４の表面に近いほど分極の効果を受けやすく、エネルギーが深い準位も空乏化され、二次元電子ガスの源になりやすい。また、不純物ドーピング領域２６，３４は、二次元電子ガスが発生するヘテロ界面に近いほど、二次元電子ガスの散乱因子となりやすい。
【００８６】
したがって、不純物ドーピング領域２６，３４は、バリア層２４の表面側の部分の最表面により近い領域に浅く形成する方が好ましい。たとえば、図１に示す構造と図１１に示す構造とを比較した場合、図１に示す不純物ドーピング領域２６のようにバリア層２４の表面側の部分の最表面に形成する方が、図２に示す不純物ドーピング領域３４のようにバリア層２４の内部に形成するよりも好ましい。
【００８７】
図１１に示す不純物ドーピング領域３４は、前述の図３に示す不純物ドーピング領域の形成工程において、注入エネルギーなどを調整することによって形成することができる。
【００８８】
図１２は、本発明の半導体装置の他の例を示す断面図である。本発明の他の実施の形態における半導体装置１０７のトランジスタ７では、エピタキシャル結晶層であるチャネル層２３およびバリア層２４のうち、ソース電極２７およびドレイン電極２８に臨む領域の少なくとも一部分には、高濃度ｎ型不純物領域３５が形成されていてもよい。高濃度ｎ型不純物領域３５を形成することによって、ソース電極２７と半導体層とのコンタクト抵抗、およびドレイン電極２８と半導体層とのコンタクト抵抗を低くすることができる。ここで、半導体層とは、基板２１上に形成される半導体層をいい、具体的には、チャネル層２３およびバリア層２４をいう。
【００８９】
高濃度ｎ型不純物領域３５は、必ずしもｎ型不純物の濃度が一定である必要はなく、濃度が分布していてもよい。高濃度ｎ型不純物領域３５は、ゲート電極２９側からドレイン電極２８側に向けてｎ型不純物の濃度が高くなるような構造にすることが好ましい。このような構造にすることによって、ドレイン電極２８に高電圧を印加したときに、ゲート電極２９のドレイン電極２８側の端部に集中する電界を緩和することができるので、トランジスタ７の高耐圧化を図ることができる。
【００９０】
図１３は、高濃度ｎ型不純物領域３５の形成が終了した段階の状態を示す断面図である。図１２に示す半導体装置１０７は、前述の図４に示すソース電極２７およびドレイン電極２８の形成工程の前に、図１３に示すように高濃度ｎ型不純物領域３５を形成することによって製造することができる。
【００９１】
図１３に示す高濃度ｎ型不純物領域３５の形成工程では、不純物ドーピング領域２６が形成されたバリア層２４およびチャネル層２３の所望の領域に、レジストパターンなどをマスクとして、イオン注入法などを用いて、Ｓｉなどのイオンを打ち込んでドーピングする。次いで、レジストパターンなどのマスクを除去した後、ＲＴＡ（Rapid Thermal Annealing）法などを用いて、ドーピングしたイオンを活性化させる。これによって、高濃度ｎ型不純物領域３５が形成される。
【００９２】
高濃度ｎ型不純物領域３５は、チャネル層２３およびバリア層２４のうち、ソース電極２７およびドレイン電極２８に臨む領域の少なくとも一部分に形成される。図１２に示す例では、高濃度ｎ型不純物領域３５は、不純物ドーピング領域２６が形成された領域のバリア層２４およびチャネル層２３に形成される。
【００９３】
高濃度ｎ型不純物領域３５は、図１２に示す構造に限定されない。図１３に示す工程におけるレジストパターンの形成およびイオン注入を、レジストパターン、ならびに注入エネルギーおよび注入量などの注入条件を変えて複数回繰返して行うことによって、種々の構造の高濃度ｎ型不純物領域３５を形成することができる。
【００９４】
図１４は、本発明の半導体装置の他の例を示す断面図である。本発明の他の実施の形態における半導体装置１０８のトランジスタ８では、ソース電極３７およびドレイン電極３８に臨む領域のバリア層５０には、凹所が形成されていてもよい。図１４に示す例では、バリア層５０のうち、バリア層５０の表面側の部分に形成された不純物ドーピング領域３６に、凹所が形成されている。この凹所にソース電極３７およびドレイン電極３８が設けられている。
【００９５】
このような構造にすることによって、前述の図１２に示すように高濃度ｎ型不純物領域３５を形成する場合と同様に、ソース電極３７と半導体層とのコンタクト抵抗、およびドレイン電極３８と半導体層とのコンタクト抵抗を低くすることができる。
【００９６】
図１４に示す半導体装置１０８は、前述の図４に示すソース電極およびドレイン電極の形成工程の前に、バリア層２４に凹所を形成し、その後、図４に示すソース電極およびドレイン電極の形成工程と同様にして、凹所にソース電極３７およびドレイン電極３８を形成することによって製造することができる。凹所は、たとえばイオンミリングまたはＣｌ2を用いたドライエッチング法によって、ソース電極３７およびドレイン電極３８を形成する領域のバリア層２４の少なくとも一部分を除去することによって形成される。
【００９７】
図１５は、本発明の半導体装置の他の例を示す断面図である。本発明の他の実施の形態における半導体装置１０９のトランジスタ９では、ゲート電極３９は、不純物ドーピング領域２６の一部分に重なっていてもよい。不純物ドーピング領域２６にドーピングされた全ての不純物は、バリア層２４に生じる分極によって空乏化されているので、トランジスタ９の動作を妨げるほど大きなゲートリーク電流の要因にはならない。したがって、バリア層２４のうち、不純物をドーピングしていない領域の全てがゲート電極３９で覆われていれば、不純物ドーピング領域２６の一部分に、ゲート電極３９が重なっていてもよい。
【００９８】
図１５に示す半導体装置１０９は、前述の図６に示すゲート電極の形成工程において、リフトオフ法に用いるレジストパターンを所望の領域に形成することによって製造することができる。
【００９９】
図１６は、本発明の半導体装置の他の例を示す断面図である。本発明の他の実施の形態における半導体装置１１０のトランジスタ１０では、ゲート電極２９とバリア層２４との間には、絶縁膜４０が介在されている。このようにゲート電極２９は、必ずしも直接バリア層２４に接している必要はなく、バリア２４層上に形成された絶縁膜４０上に形成されていてもよい。このようにゲート電極２９とバリア層２４との間に絶縁膜４０を設けることによって、ゲートリーク電流を低減することができる。
【０１００】
絶縁膜４０は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）などのうちの少なくとも１種類以上の原子の酸化物、窒化物、または酸窒化物などによって構成される。
【０１０１】
図１７は、絶縁膜４０の形成が終了した段階の状態を示す断面図である。図１６に示す半導体装置１１０は、前述の図６に示すゲート電極２９を形成する工程の前に、絶縁膜４０を形成した後、ゲート電極２９を形成することによって製造することができる。
【０１０２】
具体的には、バリア層２４、不純物ドーピング領域２６、素子分離領域２５、ソース電極２７およびドレイン電極２８を覆うように、たとえば蒸着法またはプラズマＣＶＤ法を用いて、酸化アルミニウム（ＡｌＯｘ）、窒化珪素（ＳｉＮｘ）、酸化珪素（ＳｉＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化チタン（ＴｉＯｘ）などから成る絶縁膜４０を堆積する。
【０１０３】
その後、ソース電極２７とドレイン電極２８との間の絶縁膜４０上に、前述の図６に示す工程と同様にして、ゲート電極２９を形成する。次いで、ソース電極２７およびドレイン電極２８の一部分が露出するように、ソース電極２７上およびドレイン電極２８上に形成された絶縁膜４０の一部分を除去する。これによって、図１６に示す構造の半導体装置１１０が得られる。
【０１０４】
図１８および図１９は、本発明の半導体装置の他の例を示す断面図である。ゲート電極２９とバリア層２４との間に介在される絶縁膜４０，４１は、図１６に示すように、ソース電極２７とドレイン電極２８との間のバリア層２４の全ての領域を覆うように形成される必要はなく、バリア層２４のゲート電極２９に臨む領域の少なくとも一部分に形成されていればよい。
【０１０５】
たとえば図１８に示す半導体装置１１１のトランジスタ１１のように、絶縁膜４１は、ゲート電極２９とバリア層２４との間のみに、バリア層２４のゲート電極２９に臨む領域全体を覆って形成されていてもよい。また図１９に示す半導体装置１１２のトランジスタ１２のように、絶縁膜４１は、ゲート電極２９に臨む領域のバリア層の一部分を覆って形成されていてもよい。
【０１０６】
図１８に示す半導体装置１１１および図１９に示す半導体装置１１２は、前述の図１７に示す絶縁膜の形成工程と同様にして絶縁膜４１を形成した後、前述の図６に示すゲート電極２９の形成工程と同様にしてゲート電極２９を形成し、その後、所望の領域以外に形成された絶縁膜４１を除去することによって製造することができる。所望の領域以外に形成された絶縁膜４１の除去は、たとえばゲート電極２９の形成後に、たとえばレジストパターンまたはゲート電極２９自体をマスクとして、たとえばフッ酸などを用いたウェットエッチング、またはフッ素系ガスを用いたプラズマエッチングによって行われる。
【０１０７】
図２０は、本発明の半導体装置の他の例を示す断面図である。ゲート電極は、必ずしも前述の図１に示すゲート電極２９のように、基板２１に垂直な仮想平面における断面形状（以下、単に「断面形状」という場合がある）が四角形状である必要はない。ゲート電極は、断面形状が四角形状である場合に比べて、バリア層２４と接触する領域の面積が小さくなる形状であってもよい。
【０１０８】
このような形状としては、たとえば図２０に示す形状が挙げられる。図２０に示す本発明の他の実施の形態における半導体装置１１３のトランジスタ１３では、ゲート電極４４は、断面形状がＹ字型形状である。
【０１０９】
断面形状が四角形状である場合に比べて、バリア層２４と接触する領域の面積が小さくなる形状のゲート電極は、図２０に示すように断面形状がＹ字型形状であってもよいし、断面形状がＴ字型形状であってもよい。
【０１１０】
このようにゲート電極を、断面形状が四角形状である場合に比べて、バリア層２４と接触する領域の面積が小さくなる形状にすることによって、ゲート電極がバリア層２４と接触する面積を維持したまま、ゲート電極の断面形状が四角形状であるに比べて、ゲート電流の流れる方向に垂直なゲート電極の断面積を大きくすることができる。したがって、ゲート抵抗を低減することができる。
【０１１１】
図２１は、絶縁膜４５の一部分の除去が終了した段階を示す断面図である。図２０に示す半導体装置１１３は、以下のようにして製造することができる。前述の図１７に示す絶縁膜４０の形成工程と同様にして絶縁膜４５を堆積した後に、たとえばフッ素系ガスを用いたプラズマエッチング、またはフッ酸を用いたウェットエッチングによって、絶縁膜４５の一部分を除去する。絶縁膜４５は、図２１に示すように、ソース電極２７とドレイン電極２８とによって挟まれた領域の絶縁膜４５の一部分、具体的には不純物ドーピング領域２６および素子分離領域２５が形成されていない部分のバリア層２４上に形成された部分が除去される。
【０１１２】
絶縁膜４５が除去された部分を充填するように、前述の図６に示すゲート電極２９の形成工程と同様にしてゲート電極４４を形成する。その後、全ての絶縁膜４５をウェットエッチングなどによって除去する。これによって、前述の図２０に示すように、断面形状がＹ字型形状のゲート電極４４が形成される。断面形状がＴ字型形状のゲート電極も同様にして形成することができる。
【０１１３】
図２２および図２３は、本発明の半導体装置の他の例を示す断面図である。本発明の他の実施の形態では、ゲート電極４４，４６のバリア層２４と接触してない部分と、バリア層２４との間の領域の少なくとも一部分には、絶縁膜４１，４５が設けられていてもよい。絶縁膜４１，４５は、Ａｌ、Ｇａ、Ｓｉ、Ｈｆ、Ｔｉなどのうちの少なくとも１種類以上の原子の酸化物、窒化物または酸窒化物などから成る。
【０１１４】
図２２に示す半導体装置１１４のトランジスタ１４は、前述の図２０に示す半導体装置１１３のトランジスタ１３において、ゲート電極４４のバリア層２４と接触していない部分と、バリア層２４との間に絶縁膜４５が設けられた構造である。図２２に示す例では、絶縁膜４５は、バリア層２４のソース電極２７、ドレイン電極２８およびゲート電極４４に接触していない部分と、ソース電極２７の一部分と、ドレイン電極２８の一部分とを覆うように設けられる。
【０１１５】
図２３に示す半導体装置１１５のトランジスタ１５は、前述の図２０に示す半導体装置１１３のトランジスタ１３において、ゲート電極４４に代えて、断面形状がＵ字型形状のゲート電極４６が設けられ、ゲート電極４６とバリア層２４との間に絶縁膜４１が設けられた構造である。図２３に示す例では、絶縁膜４１は、ゲート電極４６のバリア層２４と接触していない部分と、バリア層２４との間の領域の全体に設けられている。
【０１１６】
このようにゲート電極４４，４６のバリア層２４と接触してない部分と、バリア層２４との間の領域の少なくとも一部分に絶縁膜４１，４５が設けられた構造にすることによって、高電圧で動作させるときに、ゲート電極４４，４６のドレイン電極２８側の端部に集中する電界を緩和することができる。したがって、トランジスタ１４，１５の耐圧を高くすることができる。
【０１１７】
図２２に示す半導体装置１１４は、以下のようにして製造することができる。前述の図２０に示す半導体装置１１３と同様にして、前述の図２１に示す絶縁膜４５の除去された部分を充填するようにゲート電極４４を形成する。その後、ソース電極２７およびドレイン電極２８の一部分が露出するように、ソース電極２７上およびドレイン電極２８上に形成された絶縁膜４５の一部分を除去する。これによって、図２２に示す半導体装置１１４が得られる。
【０１１８】
図２３に示す半導体装置１１５は、以下のようにして製造することができる。前述の図２１に示す絶縁膜の形成工程と同様にして絶縁膜４５を形成した後、絶縁膜４５の除去を行わずに、前述の図６に示すゲート電極２９の形成工程と同様にしてゲート電極４６を形成する。その後、フッ酸を用いたウェットエッチングなどによって、絶縁膜４５のうち、ゲート電極４６とバリア層２４との間の部分以外の絶縁膜４５を除去する。
【０１１９】
フッ酸などを用いたウェットエッチングの処理条件、たとえば処理時間およびフッ酸などのエッチング液の濃度を調整することによって、所望の領域の絶縁膜４５を残すことができ、図２３に示す構造のトランジスタ１５を備える半導体装置１１５を製造することができる。
【０１２０】
以上に述べた半導体装置１０１〜１１５の構造は、全て個々に採用する必要はなく、幾つかの構造、または全ての構造を組み合わせた構造としてもよい。また以上に述べた半導体装置１〜１１５では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホールなどの形成された構造においてデバイスとして用いられる。
【符号の説明】
【０１２１】
１〜１５ トランジスタ、２１ 基板、２２ バッファ層、２３ チャネル層、２４，５０ バリア層、２５ 素子分離領域、２６，３２，３３，３４，３６，４３ 不純物ドーピング領域、２７，３７ ソース電極、２８，３８ ドレイン電極、２９，３９，４２，４３，４６ ゲート電極、３０ スペーサ層、３１ キャップ層、３５ 高濃度ｎ型不純物領域、４０，４１，４５ 絶縁膜、１０１〜１１５ 半導体装置。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳細には、窒化物半導体を用いたヘテロ接合電界効果型トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体を用いたノーマリオフ型のヘテロ構造電界効果型トランジスタでは、ゲート電極に臨む領域（以下「ゲート領域」という場合がある）の半導体層の二次元電子ガスを消失させるために、ゲート電極を形成する前に、ゲート領域の半導体層に何らかのプロセス処理が施される（たとえば、特許文献１，２および非特許文献１参照）。
【０００３】
たとえば特許文献１には、ゲート領域の半導体層の一部分をドライエッチングで除去した構造が開示されている。特許文献２には、ゲート領域の半導体層の一部分に、ｐ型の不純物をドーピングした構造が開示されている。非特許文献１には、ゲート領域の半導体層に、フッ素系ガスを用いたプラズマ処理を施した構造が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１８３７３３号公報
【特許文献２】特開２００４−２７３４８６号公報
【非特許文献】
【０００５】
【非特許文献１】ヨン・ツァイ（Yong Cai）、外３名、「High-Performance Enhancement-Mode AlGaN/GaN HEMTs Using Fluoride-Based Plasma Treatment」、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ、ＪＵＬＹ ２００５、ＶＯＬ．２６、Ｎｏ．７、ｐｐ４３５−４３７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述の特許文献１、特許文献２および非特許文献１に開示されるように、窒化物半導体を用いたノーマリオフ型のヘテロ構造電界効果型トランジスタでは、ゲート領域の半導体層の二次元電子ガスを消失させるために、ゲート電極を形成する前に、ゲート領域の半導体層に何らかのプロセス処理が施される。このプロセス処理によって、ゲート領域の半導体層、およびゲート電極と半導体層との界面には、何らかのダメージ層が形成される。
【０００７】
このダメージ層は、トランジスタの電流を制御する役割を有するゲート電極と近接するので、トランジスタの特性に及ぼす影響が大きい。たとえば、ダメージ層は、オフ状態におけるリーク電流の増加、およびパルス動作時にドレイン電流が減少する電流コラプスといった悪影響を引き起こす原因となりやすい。
【０００８】
本発明の目的は、ゲート電極に臨む領域の半導体層、およびゲート電極と半導体層との界面へのダメージ層の形成を抑制、ノーマリオフ動作を実現することができるヘテロ接合電界効果型トランジスタを備える半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、窒化物半導体層を備えるヘテロ接合電界効果型トランジスタを備える半導体装置であって、前記へテロ接合電界効果型トランジスタは、基板上に設けられる第１の窒化物半導体層と、前記第１の窒化物半導体層上に設けられ、前記第１の窒化物半導体層よりも大きいバンドギャップを有し、前記第１の窒化物半導体層とヘテロ接合を形成する第２の窒化物半導体層と、前記第２の窒化物半導体層上に設けられるゲート電極、ソース電極およびドレイン電極とを備え、前記ゲート電極は、前記ソース電極と前記ドレイン電極との間に介在され、前記第２の窒化物半導体層は、前記第２の窒化物半導体層の伝導帯から、前記第１の窒化物半導体層と前記第２の窒化物半導体層とのヘテロ界面のバンド不連続量ΔＥｃと、前記第２の窒化物半導体層に発生する分極による前記第２の窒化物半導体層の前記ゲート電極側と前記ヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ）までのエネルギー深さのバンドギャップ中に準位を形成する不純物を含み、前記第２の窒化物半導体層のうち、前記ゲート電極に臨む領域の少なくとも一部分における前記不純物の濃度は、前記第２の窒化物半導体層の前記ゲート電極に臨む領域を除く他の領域の少なくとも一部分における前記不純物の濃度よりも低いことを特徴とする。
【００１０】
本発明の半導体装置の製造方法は、窒化物半導体層を備えるヘテロ接合電界効果型トランジスタを備える半導体装置の製造方法であって、基板上に第１の窒化物半導体層を形成する第１層形成工程と、前記第１の窒化物半導体層上に、前記第１の窒化物半導体層とヘテロ接合を形成する第２の窒化物半導体層を形成する第２層形成工程と、前記第２の窒化物半導体層上にゲート電極、ソース電極およびドレイン電極を形成する電極形成工程とを備え、前記電極形成工程では、前記ゲート電極を、前記ソース電極と前記ドレイン電極との間に介在されるように形成し、前記第２層形成工程と前記電極形成工程との間に、前記第２の窒化物半導体層のうち、前記ゲート電極を形成する領域として予め定める領域の少なくとも一部分を除く領域に、前記第２の窒化物半導体層の伝導帯から、前記第１の窒化物半導体層と前記第２の窒化物半導体層とのヘテロ界面のバンド不連続量ΔＥｃと、前記第２の窒化物半導体層に発生する分極による前記第２の窒化物半導体層の前記ゲート電極側と前記ヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ）までのエネルギー深さのバンドギャップ中に準位を形成する不純物をドーピングするドーピング工程を備えることを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置によれば、ヘテロ接合電界効果型トランジスタの第１の窒化物半導体層とヘテロ接合を形成する第２の窒化物半導体層には、第２の窒化物半導体層の伝導帯から、第１の窒化物半導体層と第２の窒化物半導体層とのヘテロ界面のバンド不連続量ΔＥｃと、第２の窒化物半導体層に発生する分極による第２の窒化物半導体層のゲート電極側とヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ）までのエネルギー深さのバンドギャップ中に準位を形成する不純物（以下「準位形成不純物」という場合がある）が含まれる。第２の窒化物半導体層のうち、ゲート電極に臨む領域（以下「ゲート領域」という場合がある）の少なくとも一部分における準位形成不純物の濃度は、第２の窒化物半導体層のゲート領域を除く他の領域の少なくとも一部分における準位形成不純物の濃度よりも低い。
【００１２】
このように構成することによって、第２の窒化物半導体層のゲート領域を除く他の領域に発生する二次元電子ガスの濃度を、ゲート領域の少なくとも一部分に発生する二次元電子ガスの濃度よりも高くすることができる。これによって、第２の窒化物半導体層のゲート領域を除く他の領域の電気抵抗を、第２の窒化物半導体層のゲート領域の少なくとも一部分の電気抵抗よりも低くすることができる。
【００１３】
したがって、ゲート電極に電圧を加えていない状態で、ソース電極とドレイン電極との間に電流が流れることを防ぐことができるので、ヘテロ接合電界効果型トランジスタのノーマリオフ動作を実現することができる。
【００１４】
このノーマリオフ動作の実現にあたっては、前述のように第２の窒化物半導体層のうち、ゲート領域の少なくとも一部分における準位形成不純物の濃度を、第２の窒化物半導体層のゲート領域を除く他の領域の少なくとも一部分における準位形成不純物の濃度よりも低くすればよい。つまり、ゲート領域の第２の窒化物半導体層、およびゲート電極と第２の窒化物半導体層との界面にダメージ層が形成されるような処理を第２の窒化物半導体層に施す必要はない。
【００１５】
したがって、ゲート領域の第２の窒化物半導体層、およびゲート電極と第２の窒化物半導体層との界面へのダメージ層の形成を抑制して、ノーマリオフ動作を実現することができるヘテロ接合電界効果型トランジスタを備える半導体装置を得ることができる。このようにダメージ層の形成が抑制されることによって、ヘテロ接合電界効果型トランジスタにおいて、リーク電流の増加および電流コプラスの発生などを抑制することができるので、ヘテロ接合電界効果型トランジスタの特性が劣化することを防ぐことができる。
【００１６】
本発明の半導体装置の製造方法によれば、第１層形成工程において、基板上に第１の窒化物半導体層が形成される。第２層形成工程において、第１の窒化物半導体層上に第２の窒化物半導体層が形成され、第１の窒化物半導体層とヘテロ接合が形成される。ドーピング工程において、第２の窒化物半導体層のうち、ゲート電極を形成する領域として予め定める領域の少なくとも一部分を除く領域に、準位形成不純物がドーピングされる。次いで、電極形成工程において、第２の窒化物半導体層上に、ゲート電極がソース電極とドレイン電極との間に介在されるように、ゲート電極、ソース電極およびドレイン電極が形成される。
【００１７】
これによって、ゲート領域の第２の窒化物半導体層、およびゲート電極と第２の窒化物半導体層との界面にダメージ層が形成されるような処理を第２の窒化物半導体層に施すことなく、第２の窒化物半導体層のうち、ゲート領域の少なくとも一部分における準位形成不純物の濃度が、第２の窒化物半導体層のゲート領域を除く他の領域の少なくとも一部分における準位形成不純物の濃度よりも低いヘテロ接合電界効果型トランジスタを備える半導体装置を得ることができる。
【００１８】
このような構成を有する半導体装置は、前述のようにヘテロ接合電界効果型トランジスタのノーマリオフ動作を実現することができる。したがって、ゲート領域の第２の窒化物半導体層、およびゲート電極と第２の窒化物半導体層との界面へのダメージ層の形成を抑制して、ノーマリオフ動作を実現することができるヘテロ接合電界効果型トランジスタを備える半導体装置を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の一形態である半導体装置１０１の構成を示す断面図である。
【図２】基板２１上へのバッファ層２２、キャリア層２３およびバリア層２４の積層が終了した段階の状態を示す断面図である。
【図３】不純物ドーピング領域２６の形成が終了した段階の状態を示す断面図である。
【図４】ソース電極２７およびドレイン電極２８の形成が終了した段階の状態を示す断面図である。
【図５】素子分離領域２５の形成が終了した段階の状態を示す断面図である。
【図６】ゲート電極２９の形成が終了した段階の状態を示す断面図である。
【図７】本発明の半導体装置の他の例を示す断面図である。
【図８】本発明の半導体装置の他の例を示す断面図である。
【図９】本発明の半導体装置の他の例を示す断面図である。
【図１０】本発明の半導体装置の他の例を示す断面図である。
【図１１】本発明の半導体装置の他の例を示す断面図である。
【図１２】本発明の半導体装置の他の例を示す断面図である。
【図１３】高濃度ｎ型不純物領域３５の形成が終了した段階の状態を示す断面図である。
【図１４】本発明の半導体装置の他の例を示す断面図である。
【図１５】本発明の半導体装置の他の例を示す断面図である。
【図１６】本発明の半導体装置の他の例を示す断面図である。
【図１７】絶縁膜４０の形成が終了した段階の状態を示す断面図である。
【図１８】本発明の半導体装置の他の例を示す断面図である。
【図１９】本発明の半導体装置の他の例を示す断面図である。
【図２０】本発明の半導体装置の他の例を示す断面図である。
【図２１】絶縁膜４５の一部分の除去が終了した段階を示す断面図である。
【図２２】本発明の半導体装置の他の例を示す断面図である。
【図２３】本発明の半導体装置の他の例を示す断面図である。
【発明を実施するための形態】
【００２０】
図１は、本発明の実施の一形態である半導体装置１０１の構成を示す断面図である。本実施の形態の半導体装置１０１は、窒化物半導体を用いたヘテロ接合電界効果型トランジスタ（以下、単に「トランジスタ」という場合がある）１を備える。本実施の形態では、半導体装置１０１は、トランジスタ１と、不図示の他の半導体素子とを含んで構成される。
【００２１】
半導体装置１０１は、図１に示すように、基板２１、バッファ層２２、チャネル層２３、バリア層２４、素子分離領域２５、不純物ドーピング領域２６、ソース電極２７、ドレイン電極２８およびゲート電極２９を備えて構成される。バッファ層２２、チャネル層２３、バリア層２４、不純物ドーピング領域２６、ソース電極２７、ドレイン電極２８およびゲート電極２９は、トランジスタ１を構成する。
【００２２】
基板２１は、炭化珪素（ＳｉＣ）によって実現される。基板２１の材料は、ＳｉＣに限らず、基板２１上に窒化物半導体層を形成できる材料、より詳細には、基板２１上に窒化物半導体層をエピタキシャル成長できる材料であればよい。具体的には、基板２１の材料は、シリコン（Ｓｉ）、サファイア、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）などであってもよい。
【００２３】
基板２１の厚み方向一方側の表面上には、バッファ層２２が設けられている。バッファ層２２の厚み方向一方側の表面上には、チャネル層２３が設けられている。チャネル層３の厚み方向一方側の表面上には、バリア層２４が設けられている。バッファ層２２、チャネル層２３およびバリア層２４は、窒化物半導体層であり、窒化物半導体から成る。チャネル層２３とバリア層２４とは、ヘテロ接合を形成する。バリア層２４は、チャネル層２３よりも大きいバンドギャップを有する。チャネル層２３は、第１の窒化物半導体層に相当する。バリア層２４は、第２の窒化物半導体層に相当する。
【００２４】
不純物ドーピング領域２６は、バリア層２４中に形成されている。不純物ドーピング領域２６は、不純物を含む。不純物ドーピング領域２６は、バリア層２４に不純物がドーピングされて形成される。不純物ドーピング領域２６に含まれる不純物としては、バリア層２４を構成する窒化物半導体において、伝導帯から後述する準位形成可能幅ΔＥｔまでのエネルギー深さのバンドギャップ中に準位を形成するものが挙げられる。このようなものとしては、Ｓｉ、酸素原子（Ｏ）、窒素空孔などが挙げられる。
【００２５】
ゲート電極２９は、バリア層２４の厚み方向一方側の表面上に設けられる。ゲート電極２９は、ショットキー電極として機能する。
【００２６】
ゲート電極２９は、ショットキー特性が得られればよく、たとえば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）などの金属、イリジウムシリサイド（ＩｒＳｉ）、白金シリサイド（ＰｔＳｉ）、ニッケルシリサイド（ＮｉＳｉ2）などのシリサイド、もしくは窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）などの窒化物金属、またはこれらから構成される多層膜などで形成される。
【００２７】
ソース電極２７およびドレイン電極２８は、ゲート電極２９を挟んで対向するように、バリア層２４の厚み方向一方側の表面上に設けられる。ソース電極２７およびドレイン電極２８は、いずれも、ゲート電極２９から間隔をあけて設けられる。換言すれば、ゲート電極２９は、ソース電極２７とドレイン電極２８との間に介在される。
【００２８】
ソース電極２７およびドレイン電極２８は、オーミック特性が得られればよく、たとえば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、金（Ａｕ）、モリブデン（Ｍｏ）もしくはタングステン（Ｗ）などの金属、またはこれらから構成される多層膜で形成される。
【００２９】
素子分離領域２５は、トランジスタ１と、基板２１上に設けられる不図示の他の半導体素子とを分離する。本実施の形態では、基板２１上にトランジスタ１以外の他の半導体素子が設けられ、半導体装置１０１は、トランジスタ１と他の半導体素子とを含んで構成される。本発明の他の実施の形態では、半導体装置は、他の半導体素子を含まなくてもよい。この場合、素子分離領域２５は、設けられなくてもよい。
【００３０】
素子分離領域２５は、トランジスタ１が形成される領域以外の領域のエピタキシャル結晶層に形成される。より詳細には、素子分離領域２５は、トランジスタ１が形成される領域と、他の半導体素子が形成される領域との間のエピタキシャル結晶層に形成される。本実施の形態では、エピタキシャル結晶層は、バッファ層２２、チャネル層２３およびバリア層２４であり、素子分離領域２５は、チャネル層２３およびバリア層２４に形成される。
【００３１】
バリア層２４について、さらに具体的に説明する。チャネル層２３とバリア層２４とのヘテロ界面に形成されるバンド不連続量をΔＥｃとする。チャネル層２３とバリア層２４とがヘテロ結合を形成すると、バリア層２４に分極が発生する。このバリア層２４に発生する分極によるバリア層２４のゲート電極２９側とヘテロ界面側とのエネルギー差をΔＥｐとする。バンド不連続量ΔＥｃと、バリア層２４のゲート電極２９側とヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ、以下「準位形成可能幅」という）を、ΔＥｔとする（ΔＥｔ＝ΔＥｃ＋ΔＥｐ）。
【００３２】
ここで、バリア層２４のヘテロ界面側とは、バリア層２４のチャネル層２３と接する表面側、すなわちバリア層２４の厚み方向他方側の表面側をいう。バリア層２４のゲート電極２９側とは、バリア層２４のゲート電極２９に臨む表面側をいう。バリア層２４のゲート電極２９側は、具体的には、バリア層２４のチャネル層２３と接する表面とは反対の表面側、すなわちバリア層２４の厚み方向一方側の表面側（以下「バリア層２４の表面側」という場合がある）である。
【００３３】
本実施の形態のトランジスタ１では、バリア層２４は、不純物ドーピング領域２６を有する。不純物ドーピング領域２６には、バリア層２４の伝導帯から準位形成可能幅ΔＥｔまでのエネルギー深さのバンドギャップ中に準位を形成する不純物（以下「準位形成不純物」という）がドーピングされている。換言すれば、不純物ドーピング領域２６は、準位形成不純物を含んでいる。
【００３４】
不純物ドーピング領域２６は、バリア層２４のうち、ゲート電極２９に臨む領域（以下「ゲート領域」という場合がある）を除く他の領域の少なくとも一部分に形成されている。具体的には、不純物ドーピング領域２６は、バリア層２４のゲート電極２９側の部分のうち、ゲート領域を除く他の領域の少なくとも一部分に形成されている。バリア層２４のゲート電極２９に臨む領域であるゲート領域は、具体的には、バリア層２４のゲート電極２９に近接する領域である。バリア層２４のゲート電極２９に近接する領域は、バリア層２４のゲート電極２９に接する部分と、その近傍部分とを含む。
【００３５】
バリア層２４に不純物ドーピング領域２６を形成することによって、バリア層２４のうち、ゲート領域の少なくとも一部分における準位形成不純物の濃度を、バリア層２４のゲート領域を除く他の領域の少なくとも一部分における準位形成不純物の濃度よりも低くすることができる。換言すれば、バリア層２４のうち、ゲート領域を除く他の領域の少なくとも一部分における準位形成不純物の濃度を、ゲート領域の少なくとも一部分における準位形成不純物の濃度よりも高くすることができる。
【００３６】
ここで、バリア層２４のゲート領域の少なくとも一部分は、バリア層２４のゲート領域のうち、不純物ドーピング領域２６が形成されていない部分のことであり、本実施の形態では、バリア層２４のゲート領域の全体である。バリア層２４のゲート領域を除く他の領域の少なくとも一部分は、バリア層２４のゲート領域を除く他の領域のうち、不純物ドーピング領域２６が形成されている部分のことである。本実施の形態では、不純物ドーピング領域２６は、バリア層２４のゲート電極２９側の部分のうち、ゲート領域および素子分離領域２５を除く領域に形成されている。
【００３７】
つまり、本実施の形態では、バリア層２４のゲート領域における準位形成不純物の濃度は、バリア層２４のゲート領域を除く他の領域の少なくとも一部分である、不純物ドーピング領域２６における準位形成不純物の濃度よりも低くなっている。
【００３８】
具体的には、バリア層２４のうち、ゲート領域では、ヘテロ界面に二次元電子ガスが発生しないように、準位形成不純物の濃度は、たとえば１×１０12ｃｍ-2以下に十分に低くされる。ゲート領域を除く他の領域、具体的には不純物ドーピング領域２６では、ヘテロ界面に二次元電子ガスが発生するように、準位形成不純物の濃度は、ゲート領域における準位形成不純物の濃度を超える程度に十分に高くされる。たとえば、ゲート領域の準位形成不純物の濃度が１×１０12ｃｍ-2以下とされる場合には、不純物ドーピング領域２６の準位形成不純物の濃度は、１×１０12ｃｍ-2を超える程度、具体的には１×１０13ｃｍ-2程度に十分に高くされる。
【００３９】
以上のように本実施の形態では、バリア層２４のゲート領域における準位形成不純物の濃度は、バリア層２４のゲート領域を除く他の領域の少なくとも一部分、具体的には不純物ドーピング領域２６における準位形成不純物の濃度よりも低くなっている。このように構成することによって、バリア層２４のゲート領域を除く他の領域に発生する二次元電子ガスの濃度を、ゲート領域に発生する二次元電子ガスの濃度よりも高くすることができる。これによって、バリア層２４のゲート領域を除く他の領域の電気抵抗を、バリア層２４のゲート領域の電気抵抗よりも低くすることができる。
【００４０】
したがって、ゲート電極２９に電圧を加えていない状態で、ソース電極２７とドレイン電極２８との間に電流が流れることを防ぐことができるので、ヘテロ接合電界効果型トランジスタ１のノーマリオフ動作を実現することができる。
【００４１】
このノーマリオフ動作の実現にあたっては、前述のようにバリア層２４のうち、ゲート領域の少なくとも一部分における準位形成不純物の濃度を、バリア層２４のゲート領域を除く他の領域の少なくとも一部分における準位形成不純物の濃度よりも低くすればよい。つまり、ゲート領域のバリア層２４、およびゲート電極２９とバリア層２４との界面にダメージ層が形成されるような処理をバリア層２４に施す必要はない。
【００４２】
したがって、ゲート領域のバリア層２４、およびゲート電極２９とバリア層２４との界面へのダメージ層の形成を抑制して、ノーマリオフ動作を実現することができるヘテロ接合電界効果型トランジスタ１を備える半導体装置１０１を得ることができる。このようにダメージ層の形成が抑制されることによって、トランジスタ１において、リーク電流の増加および電流コプラスの発生などを抑制することができるので、トランジスタ１の特性が劣化することを防ぐことができる。
【００４３】
以下に、バリア層２４における準位形成不純物の濃度と二次元電子ガスの濃度との関係について説明する。バンドギャップの大きさが異なる窒化物半導体を用いてヘテロ構造を形成した場合、ヘテロ構造を構成する窒化物半導体層のうち、バンドギャップが相対的に大きい層には分極が発生する。本実施の形態では、チャネル層２３とバリア層２４とによってヘテロ構造が構成されており、バリア層２４の方が、相対的に大きいバンドギャップを有するので、バリア層２４に分極が発生する。これによって、バリア層２４のゲート電極２９側の部分のエネルギーが高くなる。
【００４４】
このとき、バリア層２４のバンドギャップ中に不純物準位が形成され、その準位が伝導帯から準位形成可能幅ΔＥｔのエネルギー深さのバンドギャップ内にあれば、分極によって高エネルギー側にシフトしたバリア層２４のゲート電極２９の部分では、不純物準位が空乏化される。そして、バリア層２４のゲート電極２９の部分では、系の電気的平衡状態を保存するために、ヘテロ界面に空乏化された濃度分だけの二次元電子ガスが形成される。したがって、バリア層２４中の伝導体から準位形成可能幅ΔＥｔまでのエネルギー深さのバンドギャップ中に不純物準位を形成する準位形成不純物の濃度は、二次元電子ガスの濃度と密接な関係を有する。
【００４５】
以上のことから、本実施の形態では、前述のようにバリア層２４のうち、ゲート領域の準位形成不純物の濃度を、ゲート領域を除く他の領域の準位形成不純物の濃度よりも低くしている。これによって、ゲート領域のバリア層２４、およびゲート電極２９とバリア層２４との界面にダメージ層が形成されるような処理をバリア層２４に施すことなく、バリア層２４のうち、ゲート領域を除く他の領域に発生する二次元電子ガスの濃度が、ゲート領域に発生する二次元電子ガスの濃度よりも高い構成を実現している。
【００４６】
また本実施の形態では、前述のようにバリア層２４のゲート電極２９側の部分のうち、ゲート領域を除く他の領域に、準位形成不純物を含む不純物ドーピング領域２６が形成されている。これによって、バリア層２４のゲート電極２９側の部分のうち、ゲート領域を除く他の領域の準位形成不純物の濃度が、ゲート領域の準位形成不純物の濃度よりも高い構成を容易に実現することができる。
【００４７】
次に、前述の図１に示す本発明の実施の一形態である半導体装置１０１の製造方法について説明する。図２〜図６は、本発明の実施の一形態である半導体装置１０１の製造方法を説明するための図である。図２〜図６の説明において、図１に対応する部分については、同一の参照符を付して共通する説明を省略する。
【００４８】
図２は、基板２１上へのバッファ層２２、キャリア層２３およびバリア層２４の積層が終了した段階の状態を示す断面図である。基板２１上、具体的には基板２１の厚み方向一方側の表面上に、バッファ層２２、チャネル層２３およびバリア層２４をこの順に積層して形成する。チャネル層２３を形成する工程は、第１層形成工程に相当する。バリア層２４を形成する工程は、第２層形成工程に相当する。
【００４９】
バッファ層２２、チャネル層２３およびバリア層２４は、それぞれ、有機金属気相成長（Metal Organic Chemical Vapor Deposition；略称：ＭＯＣＶＤ）法または分子線エピタキシー（Molecular Beam Epitaxy；略称：ＭＢＥ）法などのエピタキシャル成長法を用いて、エピタキシャル成長させることによって形成される。
【００５０】
図３は、不純物ドーピング領域２６の形成が終了した段階の状態を示す断面図である。バリア層２４のうち、不純物ドーピング領域２６を形成する領域として予め定める領域（以下「ドーピング領域形成領域」という場合がある）に、不純物ドーピング領域２６を形成する。ドーピング領域形成領域は、バリア層２４のうち、ゲート電極２９を形成する領域として予め定める領域の少なくとも一部分を除く領域である。本実施形態では、ドーピング領域形成領域は、バリア層２４のうち、ゲート電極２９を形成する領域として予め定める領域の全体を除く領域である。
【００５１】
不純物ドーピング領域２６は、具体的には以下のようにして形成される。バリア層２４のドーピング領域形成領域に、レジストパターンなどをマスクとして、イオン注入法などを用いて、Ｓｉ、Ｏなどのイオンを打ち込むことによって、ドーピングする。次いで、レジストパターンなどのマスクを除去した後、急速熱アニール（Rapid Thermal Annealing；略称：ＲＴＡ）法などを用いて、ドーピングしたイオンを活性化させる。このようにして、バリア層２４の厚み方向一方側の表面側の部分に、不純物ドーピング領域２６を形成する。不純物ドーピング領域２６は、２箇所に形成される。不純物ドーピング領域２６を形成する工程は、ドーピング工程に相当する。
【００５２】
図４は、ソース電極２７およびドレイン電極２８の形成が終了した段階の状態を示す断面図である。不純物ドーピング領域２６上に、ソース電極２７およびドレイン電極２８となる金属膜を、蒸着法またはスパッタ法を用いてリフトオフ法などによって堆積した後、ＲＴＡ法などを用いて合金化して、ソース電極２７およびドレイン電極２８を形成する。ソース電極２７およびドレイン電極２８となる金属膜は、たとえばチタン（Ｔｉ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、金（Ａｕ）、モリブデン（Ｍｏ）もしくはタングステン（Ｗ）などの金属から成る単層膜、またはこれらのから構成される多層膜である。
【００５３】
図５は、素子分離領域２５の形成が終了した段階の状態を示す断面図である。トランジスタ１を作製する領域外のチャネル層２３およびバリア層２４に、たとえばイオン注入法またはエッチングなどを用いて、素子分離領域２５を形成する。図５には、イオン注入法によって素子分離領域２５を形成する場合を示している。
【００５４】
図６は、ゲート電極２９の形成が終了した段階の状態を示す断面図である。不純物ドーピング領域２６が形成されたバリア層２４上に、ゲート電極２９となる金属膜を、蒸着法またはスパッタ法を用いて堆積し、リフトオフ法などによって所定の領域にゲート電極２９を形成する。ゲート電極２９は、不純物ドーピング領域２６同士の間のバリア層２４上に形成される。ゲート電極２９となる金属膜は、たとえばチタン（Ｔｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、ニッケル（Ｎｉ）およびパラジウム（Ｐｄ）などの金属、イリジウムシリサイド（ＩｒＳｉ）、白金シリサイド（ＰｔＳｉ）、ニッケルシリサイド（ＮｉＳｉ2）などのシリサイド、もしくは窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）などの窒化物金属から成る単層膜、またはこれらから構成される多層膜である。
【００５５】
前述の図４に示すソース電極２７およびドレイン電極２８を形成する工程、および図６に示すゲート電極２９を形成する工程は、電極形成工程に相当する。
【００５６】
以上の方法によって、図１に示す構造のヘテロ接合電界効果型トランジスタ１を作製することができる。本実施の形態では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホールなどの形成プロセスを経て、デバイスとして用いられる。本実施の形態のように半導体装置１０１が他の半導体素子を備える場合には、さらに、他の半導体素子の形成プロセスを経て、半導体装置１０１が得られる。
【００５７】
以上のように本実施の形態によれば、図３に示す不純物ドーピング領域２６を形成する工程では、バリア層２４のうち、ゲート電極２９が形成される部分には、不純物ドーピング領域２６を形成しない。そして、図６に示すゲート電極２９を形成する工程では、不純物ドーピング領域２６同士の間のバリア層２４上に、ゲート電極２９を形成する。
【００５８】
これによって、ゲート領域のバリア層２４、およびゲート電極２９とバリア層２４との界面にダメージ層が形成されるような処理をバリア層２４に施すことなく、ゲート領域のバリア層２４に不純物ドーピング領域２６が形成されていないトランジスタ１を備える半導体装置１０１を製造することができる。換言すれば、ゲート領域のバリア層２４、およびゲート電極２９とバリア層２４との界面にダメージ層が形成されるような処理をバリア層２４に施すことなく、バリア層２４のうち、ゲート領域の少なくとも一部分における準位形成不純物の濃度が、バリア層２４のゲート領域を除く他の領域の少なくとも一部分における準位形成不純物の濃度よりも低いトランジスタ１を備える半導体装置１０１を得ることができる。
【００５９】
このような構成を有する本実施の形態の半導体装置１０１は、前述のようにトランジスタ１のノーマリオフ動作を実現することができる。したがって、ゲート領域のバリア層２４、およびゲート電極２９とバリア層２４との界面へのダメージ層の形成を抑制して、ノーマリオフ動作を実現することができるトランジスタ１を備える半導体装置１０１を得ることができる。
【００６０】
また本実施の形態では、不純物ドーピング領域２６を形成するときには、イオン注入法によって準位形成不純物をドーピングする。これによって、不純物ドーピング領域２６を所望の領域に容易に形成することができる。
【００６１】
本実施の形態の半導体装置１０１およびその製造方法について、以下にさらに述べる。図２に示すチャネル層２３およびバリア層２４をエピタキシャル成長させる工程では、ＡｌＧａＮの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニアなどの流量、圧力および温度を調整し、チャネル層２３およびバリア層２４を所望の組成とする。これによって、種々の特性を有するトランジスタ１を備える半導体装置１０１を製造することができる。
【００６２】
チャネル層２３およびバリア層２４は、バリア層２４に分極が発生するヘテロ接合を形成できる材料であればよい。たとえば、チャネル層２３は、ＩｎaＡｌbＧａ1-a-bＮ（０≦ａ≦１，０≦ｂ≦１）で構成され、バリア層２４は、ＩｎcＡｌdＧａ1-c-dＮ（０≦ｃ≦１，０≦ｄ≦１）で構成されていればよい。
【００６３】
このうち、チャネル層２３がＡｌbＧａ1-bＮで構成され、バリア層２４がＡｌdＧａ1-dＮで構成される場合を考える。ただしｂ＜ｄである。この場合、バリア層２４に大きな分極効果が発生するので、チャネル層２３とバリア層２４とのヘテロ界面に、高濃度の二次元電子ガスを発生させることができる。したがって、この構造は、トランジスタ１の大電流化、さらには高出力化に有利であり、より好ましい構造である。
【００６４】
ヘテロ構造電界効果型トランジスタ１は、チャネル層２３に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌbＧａ1-bＮは、Ａｌ組成がより高いほどバンドギャップが大きく、絶縁破壊電界が高い。したがって、上記の構造において、チャネル層２３に用いるＡｌbＧａ1-bＮは、よりＡｌ組成が高い、換言すればｂが１に近い方が好ましい。
【００６５】
また、バリア層２４に用いる半導体材料のバンドギャップが大きいほど、バリア層２４を介してゲート電極２９からチャネル層２３とバリア層２４とのヘテロ界面へ流れるゲートリーク電流が流れにくくなる。したがって、バリア層２４として用いるＡｌdＧａ1-dＮも同様に、よりＡｌ組成が高い方が好ましい。具体的には、ＡｌdＧａ1-dＮのｄが１の場合であるＡｌＮを用いた場合に、最もリーク電流を低減することができる。
【００６６】
チャネル層２３およびバリア層２４は、必ずしも同一組成の単一層から成る構造である必要はなく、Ｉｎ組成、Ａｌ組成、Ｇａ組成（ａ，ｂ，ｃ，ｄ）が異なる複数層から成る多層膜で構成されてもよい。また、チャネル層２３およびバリア層２４を構成する各層には、窒化物半導体に対してｎ型不純物またはｐ型不純物として機能する不純物が含まれていてもよい。
【００６７】
図３に示す不純物ドーピング層２６の形成工程では、イオン注入法によって不純物ドーピング領域２６を形成する場合を示したが、不純物ドーピング領域２６の形成方法は、これに限定されない。たとえば、ＳｉまたはＯなどの不純物となる元素を含む材料を所望の領域に堆積した後、高温でアニールして熱拡散させてもよい。または、不純物となる元素を含む雰囲気中でプラズマ処理してもよい。または、低気圧状態で熱処理を行い、バリア層２４を構成する窒化物半導体の窒素を脱離させて、窒素空孔を形成してもよい。
【００６８】
また図３に示す不純物ドーピング領域２６の形成工程では、レジストパターンの形成およびイオン注入を、レジストパターンと、注入エネルギーおよび注入量などの注入条件とを変えて、数回繰返して行う。これによって、前述の図１、ならびに後述する図９、図１０および図１１に示すような種々の構造の不純物ドーピング領域２６，３２，３３，３４を形成することができる。
【００６９】
図４に示すソース電極２７およびドレイン電極２８の形成工程、図５に示す素子分離領域２５の形成工程、および図６に示すゲート電極２９の形成工程の３つの工程は、必ずしもこの順に行う必要はなく、工程の順番を入れ替えてもよい。たとえば、ソース電極２７およびドレイン電極２８を形成する工程の前に、素子分離領域２５を形成する工程を行ってもよい。
【００７０】
図７は、本発明の半導体装置の他の例を示す断面図である。本発明の実施の他の形態の半導体装置１０２では、トランジスタ２は、図７に示すように、前述の図１に示すトランジスタ１におけるチャネル層２３とバリア層２４との間に、スペーサ層３０が介在されていてもよい。スペーサ層３０は、比較的薄く形成される。スペーサ層３０の厚さは、たとえば０．１ｎｍ〜５ｎｍである。スペーサ層３０は、窒化インジウム（ＩｎＮ）、ＧａＮまたはＡｌＮなどの二元系半導体から成る。
【００７１】
このように二元系半導体から成るスペーサ層３０をチャネル層２３とバリア層２４との間に介在させることによって、ヘテロ界面の電子移動度を向上させることができる。したがって、トランジスタ２に、大きなドレイン電流を流すことができる。
【００７２】
図７に示す半導体装置２は、前述の図２に示す工程において、チャネル層２３を形成した後に、スペーサ層３０を形成し、その後バリア層２４を形成することによって製造することができる。スペーサ層３０は、チャネル層２３およびバリア層２４と同様に、たとえばエピタキシャル成長によって形成される。スペーサ層３０は、たとえばＩｎＮ、ＧａＮまたはＡｌＮなどの二元系半導体によって形成される。スペーサ層３０は、たとえば厚さが０．１ｎｍ〜５ｎｍに形成される。
【００７３】
図８は、本発明の半導体装置の他の例を示す断面図である。本発明の他の実施の形態の半導体装置１０２では、トランジスタ３は、図８に示すように、前述の図１に示すトランジスタ１におけるバリア層２４のうち、ゲート電極２９に臨む領域が、キャップ層３１で覆われていてもよい。バリア層２４のうち、ゲート電極２９に臨む領域は、具体的には、バリア層２４の厚み方向一方側の表面部のうち、不純物ドーピング領域２６同士の間の領域である。キャップ層３１は、比較的薄く形成される。キャップ層３１の厚さは、たとえば０．１ｎｍ〜５ｎｍである。キャップ層３１は、たとえばＧａＮから成る。
【００７４】
このようにバリア層２４のゲート電極２９に臨む領域をキャップ層３１で覆うことによって、ゲート電極２９のショットキー障壁が高くなるので、トランジスタ３の耐圧を高くすることができる。
【００７５】
図８に示す半導体装置３は、前述の図２に示す工程でバリア層２４を形成した後に、キャップ層３１を形成し、その後、前述の図３に示す工程で、バリア層２４およびキャップ層１１の所定の領域に不純物ドーピング領域２６を形成することによって製造することができる。キャップ層３１は、チャネル層２３およびバリア層２４と同様に、たとえばエピタキシャル成長によって形成される。キャップ層３１は、たとえばＧａＮによって形成される。キャップ層３１は、たとえば厚さが０．１ｎｍ〜５ｎｍに形成される。
【００７６】
図９および図１０は、本発明の半導体装置の他の例を示す断面図である。前述の図１に示す本実施の形態の半導体装置１０１では、不純物ドーピング領域２６は、バリア層２４の表面側の部分のうち、ソース電極２７およびドレイン電極２８に接する部分にまで形成されている。本発明の他の実施の形態では、不純物ドーピング領域３２は、図９および図１０に示すように、バリア層２４の表面側の部分のうち、ソース電極２７とゲート電極２９との間の領域の少なくとも一部分、およびドレイン電極２８とゲート電極２９との間の領域の少なくとも一部分に形成されていればよい。
【００７７】
たとえば、図９に示す半導体装置１０４のトランジスタ４では、不純物ドーピング領域３２は、バリア層２４の表面側の部分のうち、ソース電極２７とゲート電極２９との間の領域の一部分、およびドレイン電極２８とゲート電極２９との間の領域の一部分に形成される。換言すれば、不純物ドーピング領域３２は、ソース電極２７とゲート電極２９との間の領域に、ソース電極２７およびゲート電極２９からそれぞれ間隔をあけて形成される。また不純物ドーピング領域３２は、ドレイン電極２８とゲート電極２９との間の領域に、ドレイン電極２８およびゲート電極２９からそれぞれ間隔をあけて形成される。
【００７８】
図１０に示す半導体装置１０５のトランジスタ５では、不純物ドーピング領域３３は、バリア層２４の表面側の部分のうち、ソース電極２７とゲート電極２９との間の全ての領域、およびドレイン電極２８とゲート電極２９との間の全ての領域に形成される。
【００７９】
不純物ドーピング領域３２，３３は、ソース電極２７とゲート電極２９との間の領域の少なくとも一部分、およびドレイン電極２８とゲート電極２９との間の領域の少なくとも一部分に形成されていれば、この領域の二次元電子ガス濃度を増加させて、ソース電極２７とドレイン電極２８との間の抵抗を低くすることができる。したがって、不純物ドーピング領域３２，３３は、図９および図１０に示すように、ソース電極２７とゲート電極２９との間の領域の少なくとも一部分、およびドレイン電極２８とゲート電極２９との間の領域の少なくとも一部分に形成されていればよい。
【００８０】
図９および図１０に示す構造を比較すると、図１０に示すように、ソース電極２７とゲート電極２９との間の全ての領域、およびドレイン電極２８とゲート電極２９との間の全ての領域に不純物ドーピング領域３３を形成した方が、図９に示すように不純物ドーピング領域３２を前記領域の一部分に形成した場合に比べて、ソース電極２７とドレイン電極２８との間の抵抗をより低くすることができる。したがって、ソース電極２７とドレイン電極２８との間の抵抗を低減するという観点からは、図１０に示すように、ソース電極２７とゲート電極２９との間の全ての領域、およびドレイン電極２８とゲート電極２９との間の全ての領域に、不純物ドーピング領域３３が形成されている構造の方が好ましい。
【００８１】
図９および図１０に示す構造と前述の図１に示す構造とを比較すると、バリア層２４のソース電極２７およびドレイン電極２８に接する部分の二次元電子ガス濃度が高い方が、コンタクト抵抗を低くすることができる。したがって、図１に示すように、ソース電極２７およびドレイン電極２８に接する部分のバリア層２４にも不純物ドーピング領域２６が形成されている構造の方が好ましい。
【００８２】
図９に示す半導体装置１０４および図１０に示す半導体装置１０５は、不純物ドーピング領域３２が形成される領域が異なること以外は、前述の図２〜図６に示す本実施の形態の半導体装置１０１の製造方法と同様にして製造することができる。
【００８３】
図１１は、本発明の半導体装置の他の例を示す断面図である。本発明の実施の他の形態における半導体装置１０６のトランジスタでは、不純物ドーピング領域３４は、バリア層２４の内部に形成されている。
【００８４】
図１に示す不純物ドーピング領域２６は、二次元電子ガスが発生するヘテロ界面よりもバリア層２４の表面側に形成されていれば、分極の効果を受けて二次元電子ガスの源となる。したがって、不純物ドーピング領域は、図１に示す不純物ドーピング領域２６のように必ずしもバリア層２４の表面側の部分の最表面に形成する必要はなく、図１１に示す不純物ドーピング領域３４のようにバリア層２４の内部に形成されてもよい。
【００８５】
不純物ドーピング領域２６，３４に形成された不純物準位は、バリア層２４の表面に近いほど分極の効果を受けやすく、エネルギーが深い準位も空乏化され、二次元電子ガスの源になりやすい。また、不純物ドーピング領域２６，３４は、二次元電子ガスが発生するヘテロ界面に近いほど、二次元電子ガスの散乱因子となりやすい。
【００８６】
したがって、不純物ドーピング領域２６，３４は、バリア層２４の表面側の部分の最表面により近い領域に浅く形成する方が好ましい。たとえば、図１に示す構造と図１１に示す構造とを比較した場合、図１に示す不純物ドーピング領域２６のようにバリア層２４の表面側の部分の最表面に形成する方が、図２に示す不純物ドーピング領域３４のようにバリア層２４の内部に形成するよりも好ましい。
【００８７】
図１１に示す不純物ドーピング領域３４は、前述の図３に示す不純物ドーピング領域の形成工程において、注入エネルギーなどを調整することによって形成することができる。
【００８８】
図１２は、本発明の半導体装置の他の例を示す断面図である。本発明の他の実施の形態における半導体装置１０７のトランジスタ７では、エピタキシャル結晶層であるチャネル層２３およびバリア層２４のうち、ソース電極２７およびドレイン電極２８に臨む領域の少なくとも一部分には、高濃度ｎ型不純物領域３５が形成されていてもよい。高濃度ｎ型不純物領域３５を形成することによって、ソース電極２７と半導体層とのコンタクト抵抗、およびドレイン電極２８と半導体層とのコンタクト抵抗を低くすることができる。ここで、半導体層とは、基板２１上に形成される半導体層をいい、具体的には、チャネル層２３およびバリア層２４をいう。
【００８９】
高濃度ｎ型不純物領域３５は、必ずしもｎ型不純物の濃度が一定である必要はなく、濃度が分布していてもよい。高濃度ｎ型不純物領域３５は、ゲート電極２９側からドレイン電極２８側に向けてｎ型不純物の濃度が高くなるような構造にすることが好ましい。このような構造にすることによって、ドレイン電極２８に高電圧を印加したときに、ゲート電極２９のドレイン電極２８側の端部に集中する電界を緩和することができるので、トランジスタ７の高耐圧化を図ることができる。
【００９０】
図１３は、高濃度ｎ型不純物領域３５の形成が終了した段階の状態を示す断面図である。図１２に示す半導体装置１０７は、前述の図４に示すソース電極２７およびドレイン電極２８の形成工程の前に、図１３に示すように高濃度ｎ型不純物領域３５を形成することによって製造することができる。
【００９１】
図１３に示す高濃度ｎ型不純物領域３５の形成工程では、不純物ドーピング領域２６が形成されたバリア層２４およびチャネル層２３の所望の領域に、レジストパターンなどをマスクとして、イオン注入法などを用いて、Ｓｉなどのイオンを打ち込んでドーピングする。次いで、レジストパターンなどのマスクを除去した後、ＲＴＡ（Rapid Thermal Annealing）法などを用いて、ドーピングしたイオンを活性化させる。これによって、高濃度ｎ型不純物領域３５が形成される。
【００９２】
高濃度ｎ型不純物領域３５は、チャネル層２３およびバリア層２４のうち、ソース電極２７およびドレイン電極２８に臨む領域の少なくとも一部分に形成される。図１２に示す例では、高濃度ｎ型不純物領域３５は、不純物ドーピング領域２６が形成された領域のバリア層２４およびチャネル層２３に形成される。
【００９３】
高濃度ｎ型不純物領域３５は、図１２に示す構造に限定されない。図１３に示す工程におけるレジストパターンの形成およびイオン注入を、レジストパターン、ならびに注入エネルギーおよび注入量などの注入条件を変えて複数回繰返して行うことによって、種々の構造の高濃度ｎ型不純物領域３５を形成することができる。
【００９４】
図１４は、本発明の半導体装置の他の例を示す断面図である。本発明の他の実施の形態における半導体装置１０８のトランジスタ８では、ソース電極３７およびドレイン電極３８に臨む領域のバリア層５０には、凹所が形成されていてもよい。図１４に示す例では、バリア層５０のうち、バリア層５０の表面側の部分に形成された不純物ドーピング領域３６に、凹所が形成されている。この凹所にソース電極３７およびドレイン電極３８が設けられている。
【００９５】
このような構造にすることによって、前述の図１２に示すように高濃度ｎ型不純物領域３５を形成する場合と同様に、ソース電極３７と半導体層とのコンタクト抵抗、およびドレイン電極３８と半導体層とのコンタクト抵抗を低くすることができる。
【００９６】
図１４に示す半導体装置１０８は、前述の図４に示すソース電極およびドレイン電極の形成工程の前に、バリア層２４に凹所を形成し、その後、図４に示すソース電極およびドレイン電極の形成工程と同様にして、凹所にソース電極３７およびドレイン電極３８を形成することによって製造することができる。凹所は、たとえばイオンミリングまたはＣｌ2を用いたドライエッチング法によって、ソース電極３７およびドレイン電極３８を形成する領域のバリア層２４の少なくとも一部分を除去することによって形成される。
【００９７】
図１５は、本発明の半導体装置の他の例を示す断面図である。本発明の他の実施の形態における半導体装置１０９のトランジスタ９では、ゲート電極３９は、不純物ドーピング領域２６の一部分に重なっていてもよい。不純物ドーピング領域２６にドーピングされた全ての不純物は、バリア層２４に生じる分極によって空乏化されているので、トランジスタ９の動作を妨げるほど大きなゲートリーク電流の要因にはならない。したがって、バリア層２４のうち、不純物をドーピングしていない領域の全てがゲート電極３９で覆われていれば、不純物ドーピング領域２６の一部分に、ゲート電極３９が重なっていてもよい。
【００９８】
図１５に示す半導体装置１０９は、前述の図６に示すゲート電極の形成工程において、リフトオフ法に用いるレジストパターンを所望の領域に形成することによって製造することができる。
【００９９】
図１６は、本発明の半導体装置の他の例を示す断面図である。本発明の他の実施の形態における半導体装置１１０のトランジスタ１０では、ゲート電極２９とバリア層２４との間には、絶縁膜４０が介在されている。このようにゲート電極２９は、必ずしも直接バリア層２４に接している必要はなく、バリア２４層上に形成された絶縁膜４０上に形成されていてもよい。このようにゲート電極２９とバリア層２４との間に絶縁膜４０を設けることによって、ゲートリーク電流を低減することができる。
【０１００】
絶縁膜４０は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）などのうちの少なくとも１種類以上の原子の酸化物、窒化物、または酸窒化物などによって構成される。
【０１０１】
図１７は、絶縁膜４０の形成が終了した段階の状態を示す断面図である。図１６に示す半導体装置１１０は、前述の図６に示すゲート電極２９を形成する工程の前に、絶縁膜４０を形成した後、ゲート電極２９を形成することによって製造することができる。
【０１０２】
具体的には、バリア層２４、不純物ドーピング領域２６、素子分離領域２５、ソース電極２７およびドレイン電極２８を覆うように、たとえば蒸着法またはプラズマＣＶＤ法を用いて、酸化アルミニウム（ＡｌＯｘ）、窒化珪素（ＳｉＮｘ）、酸化珪素（ＳｉＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化チタン（ＴｉＯｘ）などから成る絶縁膜４０を堆積する。
【０１０３】
その後、ソース電極２７とドレイン電極２８との間の絶縁膜４０上に、前述の図６に示す工程と同様にして、ゲート電極２９を形成する。次いで、ソース電極２７およびドレイン電極２８の一部分が露出するように、ソース電極２７上およびドレイン電極２８上に形成された絶縁膜４０の一部分を除去する。これによって、図１６に示す構造の半導体装置１１０が得られる。
【０１０４】
図１８および図１９は、本発明の半導体装置の他の例を示す断面図である。ゲート電極２９とバリア層２４との間に介在される絶縁膜４０，４１は、図１６に示すように、ソース電極２７とドレイン電極２８との間のバリア層２４の全ての領域を覆うように形成される必要はなく、バリア層２４のゲート電極２９に臨む領域の少なくとも一部分に形成されていればよい。
【０１０５】
たとえば図１８に示す半導体装置１１１のトランジスタ１１のように、絶縁膜４１は、ゲート電極２９とバリア層２４との間のみに、バリア層２４のゲート電極２９に臨む領域全体を覆って形成されていてもよい。また図１９に示す半導体装置１１２のトランジスタ１２のように、絶縁膜４１は、ゲート電極２９に臨む領域のバリア層の一部分を覆って形成されていてもよい。
【０１０６】
図１８に示す半導体装置１１１および図１９に示す半導体装置１１２は、前述の図１７に示す絶縁膜の形成工程と同様にして絶縁膜４１を形成した後、前述の図６に示すゲート電極２９の形成工程と同様にしてゲート電極２９を形成し、その後、所望の領域以外に形成された絶縁膜４１を除去することによって製造することができる。所望の領域以外に形成された絶縁膜４１の除去は、たとえばゲート電極２９の形成後に、たとえばレジストパターンまたはゲート電極２９自体をマスクとして、たとえばフッ酸などを用いたウェットエッチング、またはフッ素系ガスを用いたプラズマエッチングによって行われる。
【０１０７】
図２０は、本発明の半導体装置の他の例を示す断面図である。ゲート電極は、必ずしも前述の図１に示すゲート電極２９のように、基板２１に垂直な仮想平面における断面形状（以下、単に「断面形状」という場合がある）が四角形状である必要はない。ゲート電極は、断面形状が四角形状である場合に比べて、バリア層２４と接触する領域の面積が小さくなる形状であってもよい。
【０１０８】
このような形状としては、たとえば図２０に示す形状が挙げられる。図２０に示す本発明の他の実施の形態における半導体装置１１３のトランジスタ１３では、ゲート電極４４は、断面形状がＹ字型形状である。
【０１０９】
断面形状が四角形状である場合に比べて、バリア層２４と接触する領域の面積が小さくなる形状のゲート電極は、図２０に示すように断面形状がＹ字型形状であってもよいし、断面形状がＴ字型形状であってもよい。
【０１１０】
このようにゲート電極を、断面形状が四角形状である場合に比べて、バリア層２４と接触する領域の面積が小さくなる形状にすることによって、ゲート電極がバリア層２４と接触する面積を維持したまま、ゲート電極の断面形状が四角形状であるに比べて、ゲート電流の流れる方向に垂直なゲート電極の断面積を大きくすることができる。したがって、ゲート抵抗を低減することができる。
【０１１１】
図２１は、絶縁膜４５の一部分の除去が終了した段階を示す断面図である。図２０に示す半導体装置１１３は、以下のようにして製造することができる。前述の図１７に示す絶縁膜４０の形成工程と同様にして絶縁膜４５を堆積した後に、たとえばフッ素系ガスを用いたプラズマエッチング、またはフッ酸を用いたウェットエッチングによって、絶縁膜４５の一部分を除去する。絶縁膜４５は、図２１に示すように、ソース電極２７とドレイン電極２８とによって挟まれた領域の絶縁膜４５の一部分、具体的には不純物ドーピング領域２６および素子分離領域２５が形成されていない部分のバリア層２４上に形成された部分が除去される。
【０１１２】
絶縁膜４５が除去された部分を充填するように、前述の図６に示すゲート電極２９の形成工程と同様にしてゲート電極４４を形成する。その後、全ての絶縁膜４５をウェットエッチングなどによって除去する。これによって、前述の図２０に示すように、断面形状がＹ字型形状のゲート電極４４が形成される。断面形状がＴ字型形状のゲート電極も同様にして形成することができる。
【０１１３】
図２２および図２３は、本発明の半導体装置の他の例を示す断面図である。本発明の他の実施の形態では、ゲート電極４４，４６のバリア層２４と接触してない部分と、バリア層２４との間の領域の少なくとも一部分には、絶縁膜４１，４５が設けられていてもよい。絶縁膜４１，４５は、Ａｌ、Ｇａ、Ｓｉ、Ｈｆ、Ｔｉなどのうちの少なくとも１種類以上の原子の酸化物、窒化物または酸窒化物などから成る。
【０１１４】
図２２に示す半導体装置１１４のトランジスタ１４は、前述の図２０に示す半導体装置１１３のトランジスタ１３において、ゲート電極４４のバリア層２４と接触していない部分と、バリア層２４との間に絶縁膜４５が設けられた構造である。図２２に示す例では、絶縁膜４５は、バリア層２４のソース電極２７、ドレイン電極２８およびゲート電極４４に接触していない部分と、ソース電極２７の一部分と、ドレイン電極２８の一部分とを覆うように設けられる。
【０１１５】
図２３に示す半導体装置１１５のトランジスタ１５は、前述の図２０に示す半導体装置１１３のトランジスタ１３において、ゲート電極４４に代えて、断面形状がＵ字型形状のゲート電極４６が設けられ、ゲート電極４６とバリア層２４との間に絶縁膜４１が設けられた構造である。図２３に示す例では、絶縁膜４１は、ゲート電極４６のバリア層２４と接触していない部分と、バリア層２４との間の領域の全体に設けられている。
【０１１６】
このようにゲート電極４４，４６のバリア層２４と接触してない部分と、バリア層２４との間の領域の少なくとも一部分に絶縁膜４１，４５が設けられた構造にすることによって、高電圧で動作させるときに、ゲート電極４４，４６のドレイン電極２８側の端部に集中する電界を緩和することができる。したがって、トランジスタ１４，１５の耐圧を高くすることができる。
【０１１７】
図２２に示す半導体装置１１４は、以下のようにして製造することができる。前述の図２０に示す半導体装置１１３と同様にして、前述の図２１に示す絶縁膜４５の除去された部分を充填するようにゲート電極４４を形成する。その後、ソース電極２７およびドレイン電極２８の一部分が露出するように、ソース電極２７上およびドレイン電極２８上に形成された絶縁膜４５の一部分を除去する。これによって、図２２に示す半導体装置１１４が得られる。
【０１１８】
図２３に示す半導体装置１１５は、以下のようにして製造することができる。前述の図２１に示す絶縁膜の形成工程と同様にして絶縁膜４５を形成した後、絶縁膜４５の除去を行わずに、前述の図６に示すゲート電極２９の形成工程と同様にしてゲート電極４６を形成する。その後、フッ酸を用いたウェットエッチングなどによって、絶縁膜４５のうち、ゲート電極４６とバリア層２４との間の部分以外の絶縁膜４５を除去する。
【０１１９】
フッ酸などを用いたウェットエッチングの処理条件、たとえば処理時間およびフッ酸などのエッチング液の濃度を調整することによって、所望の領域の絶縁膜４５を残すことができ、図２３に示す構造のトランジスタ１５を備える半導体装置１１５を製造することができる。
【０１２０】
以上に述べた半導体装置１０１〜１１５の構造は、全て個々に採用する必要はなく、幾つかの構造、または全ての構造を組み合わせた構造としてもよい。また以上に述べた半導体装置１〜１１５では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホールなどの形成された構造においてデバイスとして用いられる。
【符号の説明】
【０１２１】
１〜１５ トランジスタ、２１ 基板、２２ バッファ層、２３ チャネル層、２４，５０ バリア層、２５ 素子分離領域、２６，３２，３３，３４，３６，４３ 不純物ドーピング領域、２７，３７ ソース電極、２８，３８ ドレイン電極、２９，３９，４２，４３，４６ ゲート電極、３０ スペーサ層、３１ キャップ層、３５ 高濃度ｎ型不純物領域、４０，４１，４５ 絶縁膜、１０１〜１１５ 半導体装置。
【特許請求の範囲】
【請求項１】
窒化物半導体層を備えるヘテロ接合電界効果型トランジスタを備える半導体装置であって、
前記へテロ接合電界効果型トランジスタは、
基板上に設けられる第１の窒化物半導体層と、
前記第１の窒化物半導体層上に設けられ、前記第１の窒化物半導体層よりも大きいバンドギャップを有し、前記第１の窒化物半導体層とヘテロ接合を形成する第２の窒化物半導体層と、
前記第２の窒化物半導体層上に設けられるゲート電極、ソース電極およびドレイン電極とを備え、
前記ゲート電極は、前記ソース電極と前記ドレイン電極との間に介在され、
前記第２の窒化物半導体層は、前記第２の窒化物半導体層の伝導帯から、前記第１の窒化物半導体層と前記第２の窒化物半導体層とのヘテロ界面のバンド不連続量ΔＥｃと、前記第２の窒化物半導体層に発生する分極による前記第２の窒化物半導体層の前記ゲート電極側と前記ヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ）までのエネルギー深さのバンドギャップ中に準位を形成する不純物を含み、
前記第２の窒化物半導体層のうち、前記ゲート電極に臨む領域の少なくとも一部分における前記不純物の濃度は、前記第２の窒化物半導体層の前記ゲート電極に臨む領域を除く他の領域の少なくとも一部分における前記不純物の濃度よりも低いことを特徴とする半導体装置。
【請求項２】
前記第２の窒化物半導体層は、前記他の領域の少なくとも一部分に、前記不純物を含む領域を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
窒化物半導体層を備えるヘテロ接合電界効果型トランジスタを備える半導体装置の製造方法であって、
基板上に第１の窒化物半導体層を形成する第１層形成工程と、
前記第１の窒化物半導体層上に、前記第１の窒化物半導体層とヘテロ接合を形成する第２の窒化物半導体層を形成する第２層形成工程と、
前記第２の窒化物半導体層上にゲート電極、ソース電極およびドレイン電極を形成する電極形成工程とを備え、
前記電極形成工程では、前記ゲート電極を、前記ソース電極と前記ドレイン電極との間に介在されるように形成し、
前記第２層形成工程と前記電極形成工程との間に、
前記第２の窒化物半導体層のうち、前記ゲート電極を形成する領域として予め定める領域の少なくとも一部分を除く領域に、前記第２の窒化物半導体層の伝導帯から、前記第１の窒化物半導体層と前記第２の窒化物半導体層とのヘテロ界面のバンド不連続量ΔＥｃと、前記第２の窒化物半導体層に発生する分極による前記第２の窒化物半導体層の前記ゲート電極側と前記ヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ）までのエネルギー深さのバンドギャップ中に準位を形成する不純物をドーピングするドーピング工程を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記ドーピング工程では、イオン注入法によって前記不純物をドーピングすることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１】
窒化物半導体層を備えるヘテロ接合電界効果型トランジスタを備える半導体装置であって、
前記へテロ接合電界効果型トランジスタは、
基板上に設けられる第１の窒化物半導体層と、
前記第１の窒化物半導体層上に設けられ、前記第１の窒化物半導体層よりも大きいバンドギャップを有し、前記第１の窒化物半導体層とヘテロ接合を形成する第２の窒化物半導体層と、
前記第２の窒化物半導体層上に設けられるゲート電極、ソース電極およびドレイン電極とを備え、
前記ゲート電極は、前記ソース電極と前記ドレイン電極との間に介在され、
前記第２の窒化物半導体層は、前記第２の窒化物半導体層の伝導帯から、前記第１の窒化物半導体層と前記第２の窒化物半導体層とのヘテロ界面のバンド不連続量ΔＥｃと、前記第２の窒化物半導体層に発生する分極による前記第２の窒化物半導体層の前記ゲート電極側と前記ヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ）までのエネルギー深さのバンドギャップ中に準位を形成する不純物を含み、
前記第２の窒化物半導体層のうち、前記ゲート電極に臨む領域の少なくとも一部分における前記不純物の濃度は、前記第２の窒化物半導体層の前記ゲート電極に臨む領域を除く他の領域の少なくとも一部分における前記不純物の濃度よりも低いことを特徴とする半導体装置。
【請求項２】
前記第２の窒化物半導体層は、前記他の領域の少なくとも一部分に、前記不純物を含む領域を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
窒化物半導体層を備えるヘテロ接合電界効果型トランジスタを備える半導体装置の製造方法であって、
基板上に第１の窒化物半導体層を形成する第１層形成工程と、
前記第１の窒化物半導体層上に、前記第１の窒化物半導体層とヘテロ接合を形成する第２の窒化物半導体層を形成する第２層形成工程と、
前記第２の窒化物半導体層上にゲート電極、ソース電極およびドレイン電極を形成する電極形成工程とを備え、
前記電極形成工程では、前記ゲート電極を、前記ソース電極と前記ドレイン電極との間に介在されるように形成し、
前記第２層形成工程と前記電極形成工程との間に、
前記第２の窒化物半導体層のうち、前記ゲート電極を形成する領域として予め定める領域の少なくとも一部分を除く領域に、前記第２の窒化物半導体層の伝導帯から、前記第１の窒化物半導体層と前記第２の窒化物半導体層とのヘテロ界面のバンド不連続量ΔＥｃと、前記第２の窒化物半導体層に発生する分極による前記第２の窒化物半導体層の前記ゲート電極側と前記ヘテロ界面側とのエネルギー差ΔＥｐとを足し合わせたエネルギー（ΔＥｃ＋ΔＥｐ）までのエネルギー深さのバンドギャップ中に準位を形成する不純物をドーピングするドーピング工程を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記ドーピング工程では、イオン注入法によって前記不純物をドーピングすることを特徴とする請求項３に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１３−５５２２４（Ｐ２０１３−５５２２４Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９２５７１（Ｐ２０１１−１９２５７１）
【出願日】平成２３年９月５日（２０１１．９．５）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月５日（２０１１．９．５）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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