半導体装置とその製造方法
【課題】 チャンネルドーピングあるいは複雑なゲート電極パターン化の必要性なしに、複数のトランジスタが多閾値電圧を有する半導体装置を提供する。
【解決手段】 半導体装置及びその製造方法において、第１トランジスタは、第１材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する。第２トランジスタは、第３材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する。第３トランジスタは、第１材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する。第４トランジスタは、第３材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する。第１材料乃至前記第４材料の仕事関数は互いに異なる。第１トランジスタ乃至第４トランジスタは、互いに異なる閾値電圧を有する。
【解決手段】 半導体装置及びその製造方法において、第１トランジスタは、第１材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する。第２トランジスタは、第３材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する。第３トランジスタは、第１材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する。第４トランジスタは、第３材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する。第１材料乃至前記第４材料の仕事関数は互いに異なる。第１トランジスタ乃至第４トランジスタは、互いに異なる閾値電圧を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。特に、複数のトランジスタに異なる閾値電圧が与えられた半導体装置とその製造方法に関する。
【背景技術】
【０００２】
多数の閾値電圧を持つ半導体装置は、従来、トランジスタのチャンネル領域に異なる量のドーパントを使用することにより、即ち、チャンネルドーピングと呼ばれる技術により、形成されていた。チャンネルドーピングは、短チャンネル効果の制御を助けている。しかしながら、ドーパントのばらつきのため、サブ５０ｎｍ技術分野では、この技術は装置にとって魅力的ではなくなっている。更に、将来のサブ２０ｎｍ装置では、チャンネルにエンハンスメント型ゲート制御を提供するために、完全空乏型ＳＯＩウエハが使用されそうである。非常に薄い本体ＳＯＩトランジスタとフィンＦＥＴ／トリ・ゲートトランジスタ（縮小ゲート長を許すようにチャンネル領域が背の高い狭いフィン状形状を有する電界効果トランジスタ）が、可能な候補とみなされる。
【０００３】
完全空乏型ＳＯＩ装置では、ゲート制御は、短チャンネル効果が有効に抑制されるように、十分に改善され、それ故に、チャンネルドーピングは避けることができる。未ドープチャンネル領域は、高い移動度、低閾値電圧、ドーパントのばらつきはほとんどない状態となる。しかしながら、従来の技術によれば、多閾値電圧の必要性は、多数の閾値電圧型の少なくとも１つに対してチャンネル領域にドーパントを用いることを必要とするであろう。
【０００４】
異なるゲートスタックを使用して、多閾値電圧を達成する他の方法がある。例えば、米国特許公開公報２０１０／０３２０５４５号公報は、異なるトランジスタに対して異なる閾値電圧を作り出すように第１と第２の電圧調整層を使用する技術を開示している。米国特許公開公報２０１０／０１６４０１１号公報は、望ましいエリアにキャップ層を形成することにより、異なる閾値電圧を作り出すことを開示している。米国特許公開公報２０１０／０１７６４６０と２０１０／００４４８０３は、ゲート誘電膜中の酸素濃度が閾値電圧を制御するために使用されることができることを開示している。日本公開特許公報ＪＰ２０１１−０４４５８０Ａは、金属マスクを使用するゲート誘電膜の窒化が他の方法であることを開示している。米国特許公開公報２０１０／０２７６７５３は、フォトリソグラフィと各トランジスタの予め決められた厚さまでのエッチングとの繰り返しステップを含むプロセスで、ゲート誘電体厚を制御することにより多閾値電圧を達成している。
【０００５】
しかしながら、ｎＦＥＴとｐＦＥＴとに対して異なるゲートスタックを形成するための従来の技術は、ゲートスタック境界が、（ＳＴＩのように）微小分離領域において規定される必要があるという欠点がある。更に、ゲートスタックをより複雑にすることは、装置の歩留まりを低下させる可能性がある。特に、多閾値電圧を作り出すための従来のゲートスタックアプローチは、フォトリソグラフィとエッチングの要求される実行回数を大いに増やす。これは、特に、２より多いマスクが、付加的な材料を導入し、多くの厚さを作り出すために、ゲート電極膜又はゲート誘電膜の同じ表面上で使用されなければならないときに、製造コストを増加させ、製造時間を延ばし、出力を減らすように作用する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開公報２０１０／０３２０５４５号公報
【特許文献２】米国特許公開公報２０１０／０１６４０１１号公報
【特許文献３】米国特許公開公報２０１０／０１７６４６０号公報
【特許文献４】米国特許公開公報２０１０／００４４８０３号公報
【特許文献５】日本公開特許公報２０１１−０４４５８０号公報
【特許文献６】米国特許公開公報２０１０／０２７６７５３号公報
【発明の概要】
【０００７】
本発明は、チャンネルドーピングあるいは複雑なゲート電極パターン化の必要性なしに、複数のトランジスタが多閾値電圧を有する半導体装置を提供する。本発明は、また、リソグラフィステップの数を減らし、多閾値電圧領域を規定し、これによりコストが有効な方法を作り出している。
【０００８】
本発明を利用して、多閾値電圧は、達成されることができ、更に完全空乏型のウエハから、高い移動度、低い閾値電圧、及びドーパントの揺らぎの減少（又は無いこと）を得ることができる。
【０００９】
こうして、１つの観点で、半導体装置は、第１材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する第１トランジスタを備えている。第２トランジスタは、第３材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する。第３トランジスタは、第１材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する。第４トランジスタは、第３材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する。第１材料乃至第４材料の仕事関数は互いに異なり、第１トランジスタ乃至第４トランジスタの各々は、異なる閾値電圧を有する。
【００１０】
本発明による半導体装置の実施形態では、第１材料は、半導体装置上に形成される窒化化学酸化物の層であり、第３材料は、半導体装置上に形成される酸化物の層であり、第３材料は、非窒化され、或いは第１材料より少ない程度まで窒化されている。
【００１１】
本発明の半導体装置の実施形態では、第２材料はｎ仕事関数金属の層であり、第３材料はｐ仕事関数金属の層である。
【００１２】
本発明の半導体装置の実施形態では、第１と第３のトランジスタのゲートスタックは、第３材料の層を含まず、第２と第４のトランジスタのゲートスタックは、第１材料の層を含まない。
【００１３】
本発明の半導体装置の実施形態では、第３と第４のトランジスタのゲートスタックは、第２材料層を更に備える。
【００１４】
本発明の半導体装置の実施形態では、第２材料は、ｎ仕事関数金属の原子がドープされる高ｋ誘電層であり、第４材料は、ｐ仕事関数の原子がドープされる高ｋ誘電層である。
【００１５】
本発明の半導体装置の実施形態では、第１材料は、高ｋ誘電層であり、第３材料は、第１材料より多い程度まで第３材料内の空孔は酸素により満たされた高ｋ誘電層である。
【００１６】
本発明による半導体装置の実施形態では、第２材料は、高ｋ誘電層であり、第４材料は、第２材料より多い程度まで第４材料内の空孔は酸素により満たされた高ｋ誘電層である。
【００１７】
本発明の半導体装置の実施形態では、装置は、第５材料から形成される上層と、第１材料から形成される下層とを含むゲートスタックを有する第５トランジスタと、第５材料から形成される上層と、第３材料から形成される下層とを含むゲートスタックを有する第６トランジスタとを備える。第５材料は、第１から第４の材料の各々とは異なる仕事関数を有し、第１から第６のトランジスタは異なる閾値電圧をそれぞれ有する。
【００１８】
他の観点で、本発明は、各々がゲートの下にあり、半導体基板の上にある高ｋ誘電層を有する複数のトランジスタを備えている半導体装置に関する。第１グループの高ｋ誘電層は、ｎ仕事関数金属の原子がドープされ、第２グループの高ｋ誘電層は、ｐ仕事関数金属の原子がドープされている。高ｋ誘電層の第１と第２のグループの各々の第１サブセットは、高ｋ誘電層の第１と第２グループの各々の第２のサブセットにおけるよりも多い程度までに酸素により満たされた空孔を有する。こうして、複数のトランジスタの各々は、少なくとも４つの相互に異なる仕事関数のうちの１つを有する高ｋ誘電層を備えている。
【００１９】
他の観点では、本発明は、少なくとも４つの相互に異なる仕事関数のうちの１つを各々有する複数のトランジスタを備える半導体装置に関する。ゲート構造は、ゲートラスト技術により作られ、異なる仕事関数に生じるプロセスと材料のパラメータは、窒化、酸化、及びｐ仕事関数とｎ仕事関数の選択的利用である。
【００２０】
他の観点で、本発明は、半導体基板上に第１材料の層を成長させることと、第１材料の領域に隣接する第２材料の領域を作るように第１材料の選択部を修正することと、第１材料の層の上にある第３材料の層を堆積することと、第３材料の領域に隣接する第４材料の領域を作るように第３材料の選択部を修正することと、ここで、第４の材料の領域と第３の材料の領域は、第１と第２の材料の両方と別々に重なり、第１から第４の材料は、それぞれ異なる仕事関数を有し、下層として第１と第２の材料の一方と上層として第３と第４の材料の一方とを備えるゲートスタック構造を分離するように、層をエッチングすることを備える、半導体装置を製造する方法に関する。
【００２１】
他の観点で、本発明は、半導体基板上にｑ個の材料の各々の領域を堆積することと、ｑは２又は３であり、ｍ個の材料の領域の上層にｒ個の材料の各々の領域を堆積することとを具備し、ｒは２又は３であり、ｑ個の材料の各々と、ｒ個の材料の各々とは、ｑ個の材料及びｒ個の材料のうちの他の全ての材料と異なる仕事関数を有し、ｑとｒの一方のみが３となり、ｑ個の材料及びｒ個の材料をエッチングして、各々が下層のｑ個の材料の層と上層のｒ個の材料の層を含むトランジスタのゲートスタックを形成することとを具備し、少なくとも４つの閾値電圧を有するトランジスタゲートを生成される半導体装置の製造方法に関する。
【００２２】
他の観点で、本発明は、ｑ個の材料の各々の領域を半導体基板上に成長させることと、ｑは２又は３であり、ｍ個の材料の領域の上層にｒ個の材料の各々の領域を成長させることとを具備する半導体装置の製造方法に関し、ここで、ｒは２又は３である。半導体装置の製造方法は、ｑ個の材料の各々と、ｒ個の材料の各々とは、ｑ個とｒ個の材料以外の全ての材料と異なる仕事関数を有し、ｑとｒの一方のみが３に等しく、ｑ個の材料及びｒ個の材料の領域をエッチングして、各々が下層のｑ個の材料の層と上層のｒ個の材料の層を含むトランジスタゲートスタックを形成することとを具備し、少なくとも４つの閾値電圧を有するトランジスタゲートを製造する。
【００２３】
他の観点で、ゲート構造は、ゲートラスト技術により製造され、少なくとも４つの、好ましくは、６つ以上のゲート構造を発生することはなされている。
【図面の簡単な説明】
【００２４】
本発明の他の目的、特徴、長所は、以下の添付図面を参照して、本発明の以下の実施形態の詳細な説明を読んだ後、より明確にあるであろう。
【図１】図１は、従来技術による異なるゲートスタックを製造するために必要なフォトリソグラフィを概念的に示す図である。
【図２】図２は、本発明の実施形態による異なるゲートスタックを製造するために必要な減少したフォトリソグラフィを概念的に示す図である。
【図３Ａ】図３Ａは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図３Ｂ】図３Ｂは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図３Ｃ】図３Ｃは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図３Ｄ】図３Ｄは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図３Ｅ】図３Ｅは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図４Ａ】図４Ａは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図４Ｂ】図４Ｂは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図４Ｃ】図４Ｃは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図４Ｄ】図４Ｄは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図４Ｅ】図４Ｅは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図５Ａ】図５Ａは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図５Ｂ】図５Ｂは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図５Ｃ】図５Ｃは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図５Ｄ】図５Ｄは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図６Ａ】図６Ａは、本発明の第１実施形態の変形例による半導体装置を製造するための処理ステップを示す図である。
【図６Ｂ】図６Ｂは、本発明の第１実施形態の変形例による半導体装置を製造するための処理ステップを示す図である。
【図６Ｃ】図６Ｃは、本発明の第１実施形態の変形例による半導体装置を製造するための処理ステップを示す図である。
【図７Ａ】図７Ａは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図７Ｂ】図７Ｂは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図７Ｃ】図７Ｃは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図７Ｄ】図７Ｄは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図７Ｅ】図７Ｅは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図８Ａ】図８Ａは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図８Ｂ】図８Ｂは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図８Ｃ】図８Ｃは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図８Ｄ】図８Ｄは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図９Ａ】図９Ａは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図９Ｂ】図９Ｂは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１０Ａ】図１０Ａは、本発明の第２実施形態の変形例による半導体装置を製造するための処理ステップを示す図である。
【図１０Ｂ】図１０Ｂは、本発明の第２実施形態の変形例による半導体装置を製造するための処理ステップを示す図である。
【図１０Ｃ】図１０Ｃは、本発明の第２実施形態の変形例による半導体装置を製造するための処理ステップを示す図である。
【図１１Ａ】図１１Ａは、本発明の第４実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１１Ｂ】図１１Ｂは、本発明の第４実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１１Ｃ】図１１Ｃは、本発明の第４実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１１Ｄ】図１１Ｄは、本発明の第４実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１１Ｅ】図１１Ｅは、本発明の第４実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１２Ａ】図１２Ａは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１２Ｂ】図１２Ｂは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１２Ｃ】図１２Ｃは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１２Ｄ】図１２Ｄは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１３Ａ】図１３Ａは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１３Ｂ】図１３Ｂは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１３Ｃ】図１３Ｃは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１４Ａ】図１４Ａは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１４Ｂ】図１４Ｂは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１４Ｃ】図１４Ｃは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１５Ａ】図１５Ａは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１５Ｂ】図１５Ｂは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１５Ｃ】図１５Ｃは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１５Ｄ】図１５Ｄは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１６Ａ】図１６Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１６Ｂ】図１６Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１６Ｃ】図１６Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１６Ｄ】図１６Ｄは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１７Ａ】図１７Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１７Ｂ】図１７Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１７Ｃ】図１７Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１７Ｄ】図１７Ｄは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１８Ａ】図１８Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１８Ｂ】図１８Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１８Ｃ】図１８Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１８Ｄ】図１８Ｄは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１９Ａ】図１９Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１９Ｂ】図１９Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１９Ｃ】図１９Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１９Ｄ】図１９Ｄは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２０Ａ】図２０Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２０Ｂ】図２０Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２０Ｃ】図２０Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２１Ａ】図２１Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２１Ｂ】図２１Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２１Ｃ】図２１Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２２Ａ】図２２Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２２Ｂ】図２２Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２２Ｃ】図２２Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２２Ｄ】図２２Ｄは、図２２Ｃのおいて領域ＸＸＩＩＤの詳細を示す図である。
【図２３Ａ】図２３Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２３Ｂ】図２３Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２３Ｃ】図２３Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２４Ａ】図２４Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２４Ｂ】図２４Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２４Ｃ】図２４Ｃは、本発明の第７実施形態による概略レイアウトを示す図である。
【発明を実施するための形態】
【００２５】
実施形態を参照して本発明を詳細に説明する。当業界の技術者は、本発明の教示を用いて、多くの他の実施形態が達成可能であることと、本発明は、説明目的に示される実施形態に制限されないこととを認識すべきである。
【００２６】
図１を参照して、多閾値電圧を提供する従来のゲートスタック手法が、説明の目的で示されている。ｎＦＥＴとｐＦＥＴ（図１の領域１０と１５）のための金属ゲートの定義は、１つのフォトリソグラフィマスクを必要とし、他のフォトリソグラフィマスクは、各領域が選択的にドープされることができるように、高い閾値電圧領域２１−２４の各々を規定する必要がある。この例では、ｎＦＥＴとｐＦＥＴ領域１０と１５の各々に対する３つの異なる閾値電圧領域が、領域２１〜２４を作るために４つのマスクに加えて、少なくとも第１マスクを必要とし、合計で５回のフォトリソグラフィプロセスを必要とする。
【００２７】
図２を参照して、互いに異なる仕事関数をそれぞれ有する材料の層１２５〜１２８はｎＦＥＴとｐＦＥＴ領域１１０と１１５の各々とオーバーラップするように形成されるので、同じ数の異なる閾値電圧が２つのより少ないフォトリソグラフィプロセスを用いて本発明の実施形態により作られる。こうして、図２の場合には、ｎＦＥＴとｐＦＥＴ領域の各々に対して３つの異なる閾値電圧領域が、金属ゲートに対する１つのマスクと、層１２５〜１２８に対する２つだけのマスクを用いて、即ち、合計で３回のフォトリソグラフィプロセスで製造されることができる。
【００２８】
図３Ａを参照して、本発明による装置と方法の第１実施形態は、浅いトレンチ分離領域（ＳＴＩ）のような分離領域３０５を、半導体基板３００、好ましくはシリコン基板に形成することにより始まるプロセスより製造される。基板３００は、モノリシック又は複合体であってもよく、例えば、ＳＯＩ（シリコン・オン・インシュレータ）基板である。
【００２９】
基板３００の他の材料は、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン−カーボン合金、シリコン−ゲルマニウム−カーボン合金、砒化ゲルマニウム、砒化インジウム、リン化インジウム、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−Ｖｉ族化合物半導体材料、有機半導体材料、及び他の化合物半導体材料を含む。
【００３０】
浅いトレンチ分離構造３０５は、誘電体材料、好ましくは二酸化シリコンから形成される。シリコン・ナイトライド、シリコン・オキシナイトライド、及びそれらの組み合わせが他に可能である。
【００３１】
上記のように、基板３００はそのチャンネル領域にドープされる必要はなく、完全空乏型基板が好ましい。しかしながら、ドープされた基板は、また、本発明の範囲内にあり、ここで説明される技術と構造は、チャンネルドーピングと組合わせて適当なアプリケーションで有利に用いられても良い。
【００３２】
図３Ｂに示されるように、ゲート酸化層３１０は、基板３００上に従来のように形成される。次に、図３Ｃに示されるように、第１フォトマスク３１５は、酸化層のある領域を覆うように、また酸化層の他の領域を露出させるように、酸化層３１０の上に形成される。
【００３３】
フォトマスク３１５は単一層として概略示されている。しかしながら、実際には、当業者に知られているように、１又は複数の層として形成されてもよい。例えば、マスク３１５は、フォトレジスト層、ＳｉＡＲＣ層（Ｓｉベースの反射防止層）或いはＬＴＯ（低温酸化シリコン）及び有機平面化層（ＯＰＬ）からなる３重マスクであっても良い。マスク３１５に関してのこれらの考察は、ここで説明される他の全てのマスクに適用される。
【００３４】
図３Ｄは、マスク３１５を介して露出されたエリアの酸化層３１０を除くように、下層の基板３００の領域を露出するように、ウェットエッチングの後の構造を示している。マスク３１５は。図３Ｅに示されるように、マスクによりカバーされた酸化物層領域３２５を去るように、レジストストリッピングにより除かれる。
【００３５】
図４Ａに示されるように、基板３００の露出領域に薄い化学酸化物層３３０を寄生するように、その構造は扱われる。シリコン基板の場合には、化学酸化物は、例えば、ウェットクリーニングと洗浄動作の間に、シリコン表面に成長するタイプの酸化物であっても良い。そのような酸化物は、化学量論的なＳｉＯ２から離れた組成、即ちｘ＜２であるＳｉＯｘから典型的に比較的高く水和化されている。化学酸化物層３３０は、たとえば、化学的な溶液での処理により、或いは炉での加熱により、形成されることができる。
【００３６】
化学酸化物層３３０の厚さと組成は、酸化物層３１０より容易に窒化処理を受けるように、選択されている。図４Ｂに示されるように、装置は、窒化領域３３５を生成するように、炉内で或いはプラズマ窒化により、窒化を受ける。領域３２５は、窒化されていないか、領域３３５より少なく窒化されているので、これらの窒化領域３３５は、デバイスに残る酸化層３１０の領域３２５とは異なる仕事関数を所有する。
【００３７】
次に、図４Ｃに示されるように、高ｋ層３４０は、二酸化シリコンと比べて高い誘電定数を有する材料から形成される。層３４０の誘電定数は、好ましくは、８．０より高い。高ｋ層３４０は、Ｈｆ、Ｚｒ，Ｔｉ，及びＡｌのうちの１つ以上を含む酸化物あるいは酸化窒化物の膜であることが好ましく、Ｈｆ及び／或いはＺｒは特に好ましい。ＨｆＯ２，ＨｆＳｉＯ、及び／或いはＨｆＳｉＯＮを含む膜がまた好ましい。
【００３８】
高ｋ層３４０は、例えば、化学的気相成長法（ＣＶＤ）、原子層成長法（ＡＬＤ）、及び物理的気相成長法（ＰＶＤ）を含む当業者に知られた方法に従って形成されてもよい。
【００３９】
図４Ｄに示されるように、ｐ仕事関数金属の層３４５は、高ｋ層３４０上に成長させられる（堆積される）。ｐ仕事関数金属は、ｐＭＯＳデバイスでの使用に適するように、比較的高い仕事関数（例えば、約５．３ｅＶ）を有する導電性金属合金あるいは金属である。層３４５用に好ましい材料は、Ａｌ、Ｔｉ、Ｔａ、Ｇｅ、それらの組合わせを含み、これらの合金を含む。
【００４０】
次に、図４Ｅに示されるように、層３４５の一部を覆い、層３４５の他の部分を露出させるように、フォトマスク３５０は、層３４５上に形成される。フォトマスク３５０により覆われた、或いは露出された領域の各々は、ｐ仕事関数金属層３４５と高ｋ層３４０の下層に窒化領域３３５と残留酸化物領域３２５を含む。
【００４１】
次に図５Ａを参照して、マスク３５０により覆われていない領域３５５で、下層の高ｋ層３４０を露出させるように、ｐ仕事関数金属層３４５はマスク３５０を介してウェットエッチングされる。このエッチングは、ドライエッチングでもウェットエッチングでもよい。いずれの場合でも、エッチングは、高ｋ層３４０が、意味ある程度には除かれないように、高ｋ層３４０の材料に選択性があることが好ましい。
【００４２】
マスク３５０は図５Ｂに示されるようにフォトレジスト剥離により除かれ、ｐ仕事関数金属３４５の残りの部分と高ｋ層３４０の露出エリアの両方を覆うように、ｎ仕事関数金属３６０が図５Ｃに示されるように堆積される。ｎ仕事関数金属は、ｎＭＯＳデバイスでの使用に適するように、金属或いは比較的低い仕事関数（例えば、約３．９ｅＶ）を有する導電性金属合金である。層３６０用に好ましい材料は、Ｌａ、Ｌｕ、Ｓｃ、Ｙ及びその組合わせ、それらの合金を含む。
【００４３】
最後に、金属ゲート３６５は上記のゲートスタックの上層に堆積され、ゲート層形成を完了する。ゲート層は、実施形態と関連して説明されるように、次々と分離されるゲートスタックを形成するように、エッチングされることができる。
【００４４】
本発明の第１実施形態による方法と装置は、材料３２５，３３５，３４５，３６０の異なる仕事関数により、４つの異なる閾値電圧を有するトランジスタを作り出すことが理解されよう。特に、第１トランジスタ閾値電圧は、層３３５を覆う層３６０により提供され、第２トランジスタ閾値電圧は層３２５を覆う層３６０により提供され、第３トランジスタ閾値電圧は他の層３３５を覆う結合層３４５と３６０により提供され、第４トランジスタ閾値電圧は他の層３２５を覆う結合層３４５と３６０により提供される。
【００４５】
しかしながら、４つの異なる閾値電圧を作り出すために２つのリソグラフィマスクが必要とされるだけである。
【００４６】
第１実施形態の変形例が図６Ａ〜図６Ｃに示されている。特に、第１実施形態では、上層における閾値電圧の差は、ある領域の層３６０と、他の領域の層３４５と３６０との結合とだけを利用することにより作り出される。しかしながら、構造は、それらの領域間の階段状の差異の結果となり、装置の全体の製造が複雑化している。
【００４７】
従って、図６Ａでは、層３４５のｐ仕事関数金属の原子が、下層の高ｋ誘電層に拡散して、ｐ金属ドープの高ｋ誘電層の領域３７０を作るように、一方、層３６０のｎ仕事関数金属の原子が下層高ｋ誘電層に拡散して、ｎ金属ドープ高ｋ誘電層の領域３７５を作るように、図５Ｃに示された構造が任意のアニーリングに従わされる。このアニールは、少なくとも８００℃の温度で行われることが好ましい。
【００４８】
アニールに続いて、図６Ｂに示されるように、金属層３４５と３６０は、同じ面に存在する、分化された領域３７５と３７０だけを残すように、例えばウェットエッチングプロセスにより、或いはＣＭＰプロセスにより除かれる。
【００４９】
図７Ａを参照して、本発明の第２実施形態では、酸化層３１０は形成されず、代わって、薄い化学酸化層が基板３００の上面上に連続して形成される。高ｋ誘電層３４０は連続化学酸化層上に堆積され、第１実施形態と関連して上述のように、ｐ仕事関数金属層３４５の堆積が続く。
【００５０】
図７Ｂ、７Ｃに示されるように、フォトリソグラフィーにより層３４５のパターニングが第１実施形態と関連して説明されたように進行し、高ｋ誘電層３４０の領域を露出させる。その後、フォトマスク３５０が除かれ、ｎ仕事関数金属の層３６０が層３４５と露出領域３５５を覆うように、堆積される（図７Ｅ）。
【００５１】
ゲート金属の層３６５が堆積され（図８Ａ）、図８Ｂに示されるように、個別のゲートスタックＡ，Ｂ，Ｃ，Ｄを形成するように、酸化層３１０の上層の全ての層をドライエッチングする。このステージでは、ゲートスタックＡとＢは、仕事関数に関して、それゆえに、閾値電圧に関して互いに異ならない。同様に、ゲートスタックＡとＢとは異なるが、ゲートスタックＣとＤは、互いに異ならないことに注目すべきであろう。
【００５２】
ゲートサイドウォール３８０とソース／ドレイン領域３８１、３８２は、急熱アニーリング（ＲＴＡ）を含む従来のプロセスにより、図８Ｃに示されるように形成される。次に、図８Ｄに示されるように、酸素供給膜３８５は、トランジスタＡ−Ｄのすべてを覆うように形成される。酸素供給層３８５は、オゾンやシリコンイオンを含むソースガスを用いて、化学的気相成長法（ＣＶＤ）により形成されることが好ましい。
【００５３】
次に、図９Ａに示されるように、リソグラフィとウェットエッチングは、他のトランジスタの膜を残しながら、トランジスタのいくつかから膜３８５を除くように行われる。特に、図９Ａは、トランジスタＢとＤでは残しながら、トランジスタＡとＣから膜３８５が除かれることを示している。こうして、下層材料を参照して、残りの３４０／３６０ゲートスタックが剥がされながら、３４０/３６０ゲートスタックのいくつかが膜３８５で覆われたままである。同様に、３４０／３４５／３６０のゲートスタックのいくつかが膜３８５で覆われたままであり、残りの３４０／３４５／３６０のゲートスタックは剥がされる。
【００５４】
その後、好ましくは４００−６００℃の範囲の温度で、アニールが行われ、図９Ｂに示されるように、残りの層部３８５からの酸素原子は、対応するゲートスタックの高ｋ誘電層中に拡散させられる。これにより、層３８５により覆われた高ｋ領域３９０中の空孔が、酸素供給層３８５により覆われていない高ｋ領域３４０に対してよりも多い程度まで酸素原子により満たされる。この処理ステージの結果としての層３９０は、未処理層３４０とは仕事関数において異なり、結果として、図９Ｂに示されるトランジスタＡ−Ｄは互いに異なる仕事関数を持ち、それゆえに、４つの異なる閾値電圧を提供する。
【００５５】
しかしながら、単一閾値電圧半導体装置と比べて、この実施形態ではただ２回の追加的なリソグラフィプロセスが要求されるだけである。
【００５６】
図１０Ａと１０Ｂに示される変形例では、図７Ｅに示される構造は、図６Ａ−６Ｃと関連して上述のように、ｐ金属ドープ高ｋ誘電層の領域３７０と，ｎ金属ドープ高ｋ誘電層の領域３７５とを作るように、熱アニールに従わされるが、この実施形態では、連続化学酸化物層３３０を覆っている。その後、図８Ｂ−８Ｄと図９Ａと９Ｂとに関連して説明されるように、上層３６０と３４５と関連するステップ差なしで４つの異なる閾値電圧を持つトランジスタＡ−Ｄを作りだすように、処理は続く。
【００５７】
本発明の方法と装置の第３実施形態では、半導体基板は、図３Ａ−３Ｄ、図４Ａ−４Ｅ、図５Ａ−５Ｄと関連して上述されるように、処理され、層組成が３３５／３４０／３４５／３６０／３６５、３２５／３４０／３６０／３６５、３３５／３４０／３４５／３６０／３６５、及び３２５／３４０／３４５／３６０／３６５である個別のゲートスタックを形成するようにドライエッチングされる。この第３実施形態では、しかしながら、これらの４種類のゲートスタックの少なくとも１つ、好ましくは、これらのゲートスタックの２つ、可能であれば、これらのゲートスタックの全て４つが、図８Ｃ、８Ｄ、図９Ａ，９Ｂと関連して上述された技術により更に処理され、更に処理された各種のゲートスタックのトランジスタの半分の高ｋ層３４０は、上述のように、層３９０に変換される。結果として、この第３実施形態では、単一閾値電圧装置と関連して３回だけの付加的なリソグラフィ処理をも用いて、合計５から８までの閾値電圧が作られることができる。
【００５８】
図１１Ａを参照して、本発明による方法と装置の第４実施形態が説明される。構造は、図１１Ａに示される構造が、金属ゲート３６５でなく、後続の窒化処理から化学酸化物層３３０を保護するように作用する金属カバー４００で覆われていることを除いて、図１０Ｂに示されるものと同様である。
【００５９】
金属カバー４００は、第１実施形態と関連して上述のように、フォトマスク３１５を用いてパターン化され、フォトレジスト剥離によりマスクを除去する（図１１Ｂ−１１Ｄ）。図１１Ｄに示される構造は、第１実施形態と関連して説明されるように、窒化に従わさせられ、高ｋ層３４０を介して、パターン化された金属カバーによりカバーされていない化学酸化物層３３０の領域を窒化するように作用する。パターン化金属カバーは除かれ、図６Ｂに示されるそれと同様な構造となるが、構造は、異なる一連のプロセスステップにより、酸化物層３１０を形成する必要なしに、作られる。金属ゲート層３６５は、図６Ｃに示されるように、追加される。
【００６０】
本発明による第５実施形態は、上述の通り第４実施形態に従って進行する。その後、個別のゲートスタックを製造するためのゲート層のエッチングに続いて、ゲートスタックは、図８Ｃと８Ｄとに関連して説明されるように更に処理され、４つのトランジスタグループのうちの１つ以上における高ｋ層の半分を上述のように、酸素増強層３９０に変換する。こうして、他のフォトリソグラフィプロセスが１つから４つの追加的な閾値電圧をデバイスに追加するように活用する。
【００６１】
本発明の第６実施形態では、図１２Ａから示されるように、ＳＴＩ分離素子３０５が設けられたシリコン基板３００は、前述の実施形態と関連して説明したように、基板表面に形成された化学酸化物層３３０と層３３０上に形成された高ｋ誘電層とを有する。
【００６２】
高ｋ誘電層３４０上に、拡散制限金属キャップ層４１０が存在する。層４１０は以下に説明するように、上層の原子の下層への拡散を制限するように作用する材料から生成される。キャップ金属拡散制御膜のために好適な材料は、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、及びＷＣを含む。膜４１０の厚さは特に制限されないが、５から３０オングストロームの比較的薄い膜が好ましく、その場合、膜は原子層成長法（ＡＬＤ）により適切に形成される。
【００６３】
次に、図１２Ｂ−１２Ｄに示されるように、金属膜４１０は、他のエリアの膜４２０を露出させながら、選択された領域の膜４１０を覆うフォトマスク４１５を用いてパターン化される。膜４１５がフォトレジスト剥離により除かれた後、上記の実施形態と関連して説明されたウェットエッチングは、高ｋ誘電層３４０の対応領域を露出させるように領域４２０内の膜４１０を除く。
【００６４】
その後、図１３Ａに示されるように、上記実施形態で説明したように、ｐ仕事関数金属３４５の層がキャップ金属拡散制御膜４１０上と高ｋ誘電膜３４０の露出領域４２５上に堆積される。他のリソグラフィプロセスは、図１３Ｂと１３Ｃに示されるように、ｐ仕事関数金属層３４５上にフォトマスク４３０を形成し、下層の高ｋ誘電層３４０の領域４３５を露出させるようにマスク４３０を介して露出された領域にウェットエッチングが行われる。
【００６５】
フォトマスク４３０は、図１４Ａに示されるように、パターン化されたｐ仕事関数金属層３４５を露出させるようにフォトレジスト剥離することにより除かれ、上述のように、図１４Ｂに示されるように、ｎ仕事関数金属３６０の層は、パターン化されたｐ仕事関数金属層３４５と、下層の高ｋ誘電層３４０の露出領域４３５とを覆うように形成される。
【００６６】
次に、図１４Ｂに示される構造は、図６Ａ−６Ｃと関連して上記したように、熱アニーリングに従わせられ、それにより図１４Ｃの領域Ｉ−ＩＩＩで金属イオンの下層高ｋ誘電層３４０への分化拡散が引き起こされる。特に、領域Ｉでは、ｎ仕事関数金属３６０のイオンは、高ｋ誘電層３４０へ妨げなく移住し、ドープ領域４４０を形成する。同様に、領域ＩＩでは、Ｐ仕事関数金属３４５のイオンは、高ｋ誘電層３４０に妨げなく移住し、ドープ領域４４５を形成する。
【００６７】
領域ＩＩＩでは、金属キャップ層４１０は、性能が領域ＩとＩＩから形成されるべきｎＦＥＴとｐＦＥＴのそれを中庸化する中ギャップトランジスタを形成するのに適した領域を作るように、領域ＩＩに関連してｐ仕事関数金属３４５の拡散を制限するように作用する。
【００６８】
層４１０、３４５、３６０は、例えばウェットエッチング或いはＣＭＰにより除去され、図１５Ａに示されるように、高ｋ誘電層の領域４４０、４４５、４５０が露出させられる。金属カバー４００は、上記のように形成され、続いて、図１５Ｂと１５Ｃに示されるように、領域４４０、４４５、４５０の各々の下層に領域３３５と３３０を作るために、図１１Ａ−１１Ｅに関連して説明されたように、パターン化と窒化の処理が行われる。
【００６９】
パターン化ゲート層４００の除去と金属ゲート層３６５の成長の後、図１５Ｄに示されるように、６つの異なるゲート閾値構造Ａ−Ｆが形成される。
【００７０】
図１６Ａ−図２４Ｃは、本発明の第７実施形態による装置と方法を示している。半導体装置は、ゲートラスト技術によって形成される。
【００７１】
特に、図１６Ａは、上述の種々の実施形態と関連して説明したように、そこに形成されるＳＴＩ分離領域５０５と半導体基板５００を示している。
【００７２】
基板５００は、図１６Ｂに示されるように、ダミー酸化物層５１５を形成するように処理される。次に、ダミーポリシリコン５１５の層と覆いハードマスク５２０が図１６Ｃに示されるように形成される。図１６Ｄに示されるように、ドライエッチングに続いて、一連のダミーゲートスタック５２５が形成される。
【００７３】
ゲートサイドウォール５３０とソース／ドレイン領域５３５、５４０は急熱アニーリング（ＲＴＡ）を含む従来のプロセスにより、図１７Ａに示されるように形成される。シリコン窒化物５４５のライナが、図１７Ｂに示されるように、ダミーゲート、サイドウォール５３０、基板５００の露出表面を覆うように形成され、続いて、図１７Ｃに示されるように層間誘電層５５０が成長させられ、化学的機械的研磨（ＣＭＰ）の第１ステージにより平面化される。ＣＭＰの第２ステージは、中間誘電層５５０の上表面をＳｉＮライナ５４５の最上部のレベルまでもたらすように行われる。
【００７４】
次に、図１８Ａに示されるように、ＣＭＰの第３ステージは、層間誘電層５５０をダミーゲート５２５上のハードマスク５２０の上表面のレベルまで下げるように行われる。ハードマスク５２０は、従来の技術により開口され（図１８Ｂ）、装置の他の領域のゲートサイドウォール５３０と層間誘電層５５０を確保しながら、ダミーゲートにより従前に占拠される領域の下層シリコン基板５００を露出させるように、ダミーポリシリコン５１５の除去（図１８Ｃ）とダミー酸化物５１０の除去（図１８Ｄ）が行われる。
【００７５】
図１９Ａに示されるように、基板の露出領域が、図１９Ｂに示される露出表面の全てを覆う高ｋ誘電層５５５を形成するように酸化され、高ｋ膜５６０は、上記実施形態と関連して説明される。次に、図１９Ｃに示されるように、ブロッキング膜５６５が高ｋ膜５６０を覆って堆積される。ブロッキング膜５６５は、金属或いは絶縁物のようないずれか適切な材料から形成される。リソグラフィマスク５７０は、図１９Ｄに示されるように、ブロッキング層５６５を覆うように形成される。
【００７６】
図２０Ａを参照して、マスク５７０を介して露出されたブロッキング膜５６５の領域は、適切なプロセスにより除去され、下層の高ｋ膜５６０の領域を暴露する。マスク５７０の開口部のエッジは、選択されたＳＴＩ素子５０５とアライメントがとられ、高ｋ膜５６０の露出領域は６つのゲートスタックキャビティのうちの２つを覆うことに気がつくであろう。マスク５７０は除去され、図２０Ｂに示される構造は、上記実施形態と関連して説明したように、窒化処理に従わされ、ブロッキング膜５６５の開口部を介して露出された領域に絶縁膜５３５の窒化領域５７５を生成する。他方、ブロッキング膜５６５によりカバーされた絶縁膜５５５の領域は、窒化されない。こうして、非窒化領域５５５は、窒化領域５７５とは仕事関数において異なる。ブロッキング膜５６５は、図２０Ｃに示されるように、全体として除去される。
【００７７】
次に図２１Ａを参照して、ブロッキング膜５８０のフレッシュ層は、図に示される露出表面の全体をカバーするように成長させられ、続いて、開口部が、先行するステップにおいて窒化されたそれ以外のゲートキャビティのうちの２つに集中されるように新マスク５８５（図２１Ｂ）が形成される。マスク５８５は、マスクを介して露出された（図２１Ｃ）下層部ロッキング膜５８０の領域を除くように利用され、それにより選択されたゲートキャビティの第２の対を横たえる領域の高ｋ膜５６０を露出させる。
【００７８】
次に、図２２Ａに示されるように、マスク５８５の除去に続いて、ブロッキング膜５８０領域によりカバーされていない高ｋ膜５６０の領域は、図９Ｂと関連して説明した酸化アニーリングに従わされる。これは、仕事関数が、そのように処理されていない高ｋ膜の領域のそれとは異なる高ｋ膜５６０の領域５９０を作るように作用する。ブロッキング膜５８０は除去され、図２２Ｂに示される構造を作る。
【００７９】
このステージで、６つの示されたゲートキャビティの各々は、そこに形成された部分ゲートスタックを有し、６つの部分ゲートスタックは既に３つの相互に異なる仕事関数を所有する。即ち、ゲートＡとＤとは、窒化絶縁膜５７５と非酸化高ｋ膜５６０の複合仕事関数により決定される仕事関数を有する。ゲートＣとＦは非窒化絶縁膜５５５と酸化高ｋ膜５９０の複合仕事関数により決定される仕事関数を有する。
【００８０】
一連の膜は高ｋ膜、即ち、前記種々の実施形態と関連して説明したｎ仕事関数金属５９５の層金属エッチングストッパ層６００、及び前記種々の実施形態と関連して説明したｐ仕事関数金属６０５の層の上に順番に堆積される。結果としての構造は、図２２Ｃに示され、図２２Ｄにその拡大された詳細が示される。これらの層は、狭中心円筒状開口部６１０における以外ゲートキャビティを満たすように作用する。
【００８１】
図２３Ａを参照して、他のマスク６１５は、ゲートスタックの他の３つを露出させながら、ゲートスタックの３つを覆うように、図２２Ｃに示される構造上に形成される。エッチングは、図２３Ｂに示されるように、マスク６１５を介して露出された流域にだけ、ｐ仕事関数金属６０５の層を除去するように、また、これらの領域で下層金属エッチングストッパ層６００を露出させるように行われる。
【００８２】
本発明で説明されるｎ仕事関数金属とｐ仕事関数金属のパターン化は、直接それらの層に対してなされても良いし、他に、１つ以上の付加的な層、例えば窒化チタン（ＴｉＮ）の層の存在においてなされてもよい。
【００８３】
次に、図２３Ｃに示されるように、マスク６１５の除去に続いて、金属層６２０が図２２Ｂに示されるように露出された表面の全体をカバーするように堆積される。この金属層６２０は、ｐ仕事関数金属６０５が除去されていないゲートのゲートキャビティを充填することを完了し、ｐ仕事関数金属が除去されたゲートでは、狭円筒状キャビティ６２５が残る。
【００８４】
その後、アルミニウムの層６３０が図２４Ａに示される構造上に堆積され、続いて、アルミニウムリフローが行われ、過剰なアルミニウムは図２４Ｂに示されるようにウェットエッチング又はＣＭＰにより除去される。結果として、アルミニウムｐ仕事関数金属６０５が除去されるゲートキャビティを充填することを完了し、この実施形態によるゲートスタック形成プロセスを完了する。
【００８５】
図２４Ｂに示されるゲートは、それぞれ異なる仕事関数を有する２以上の材料の６つの異なる並列の、又は重畳された組み合わせの結果としての相互に異なる６つの仕事関数を所有する。特に、ゲートＡは、窒化絶縁膜５７５、非酸化高ｋ膜５６０、ｎ仕事関数金属５９５、金属６２０、及びアルミニウム層６３０の仕事関数の複合体を反映する仕事関数を有する。ゲートＢは、非窒化絶縁膜５５５、非酸化高ｋ膜５６０、ｎ仕事関数金属５９５、金属６２０、及びアルミニウム層６３０の仕事関数の複合体を反映する仕事関数を有する。ゲートＣは、非窒化絶縁膜５５５、酸化高ｋ膜５９０、ｎ仕事関数金属５９５、金属６２０、及びアルミニウム層６３０の仕事関数の複合体を反映する仕事関数を有する。ゲートＤは、窒化絶縁膜５７５、非酸化高ｋ膜５６０、ｎ仕事関数金属５９５、ｐ仕事関数金属６０５、及び金属６２０の仕事関数の複合体を反映する仕事関数を有する。ゲートＥは、非窒化絶縁膜５５５、非酸化高ｋ膜５６０、ｎ仕事関数金属５９５、ｐ仕事関数金属６０５、及び金属６２０の仕事関数の複合体を反映する仕事関数を有する。ゲートＦは、非窒化絶縁膜５５５、酸化高ｋ膜５９０、ｎ仕事関数金属５９５、ｐ仕事関数金属６０５、及び金属６２０の仕事関数の複合体を反映する仕事関数を有する。
【００８６】
図２４Ｃに示されるように、本発明の他の実施形態と同様に、本実施形態は、多数のリソグラフィプロセスを行うこと無しに、多数の異なるゲート閾値電圧を造り出すことができる。本実施形態のレイアウトは、呼応率的であり、ゲートＡ，Ｂ，Ｃは、ｐ仕事関数金属６０５の影響無しに、ｎ仕事関数金属５９５におり影響される仕事関数を有している。一方、ゲートＤ，Ｅ，Ｆは、ｎ仕事関数金属５９５とｐ仕事関数金属６０５の両方におり影響される仕事関数を有している。更に、ゲートＡとＦは、仕事関数金属の同じ構成を持つカウンタパートより低い閾値電圧ＮＬＶｔとＰＨＶｔを有している。ゲートＢとＥは、仕事関数金属の同じ構成を持つカウンタパートと比べて中間の閾値電圧ＮＭＶｔとＰＭＶｔを有している。ゲートＣとＤは、仕事関数金属の同じ構成を持つカウンタパートと比べて高い閾値電圧ＮＭＶｔとＰＭＶｔを有している。
【００８７】
本発明が種々の実施形態と関連して説明されたが、これらの実施形態は、本発明を説明するために単に示されたに過ぎないことは理解されるであろうし、添付の請求項の範囲と精神により与えられる保護範囲を制限するための口実として使用してはならない。
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。特に、複数のトランジスタに異なる閾値電圧が与えられた半導体装置とその製造方法に関する。
【背景技術】
【０００２】
多数の閾値電圧を持つ半導体装置は、従来、トランジスタのチャンネル領域に異なる量のドーパントを使用することにより、即ち、チャンネルドーピングと呼ばれる技術により、形成されていた。チャンネルドーピングは、短チャンネル効果の制御を助けている。しかしながら、ドーパントのばらつきのため、サブ５０ｎｍ技術分野では、この技術は装置にとって魅力的ではなくなっている。更に、将来のサブ２０ｎｍ装置では、チャンネルにエンハンスメント型ゲート制御を提供するために、完全空乏型ＳＯＩウエハが使用されそうである。非常に薄い本体ＳＯＩトランジスタとフィンＦＥＴ／トリ・ゲートトランジスタ（縮小ゲート長を許すようにチャンネル領域が背の高い狭いフィン状形状を有する電界効果トランジスタ）が、可能な候補とみなされる。
【０００３】
完全空乏型ＳＯＩ装置では、ゲート制御は、短チャンネル効果が有効に抑制されるように、十分に改善され、それ故に、チャンネルドーピングは避けることができる。未ドープチャンネル領域は、高い移動度、低閾値電圧、ドーパントのばらつきはほとんどない状態となる。しかしながら、従来の技術によれば、多閾値電圧の必要性は、多数の閾値電圧型の少なくとも１つに対してチャンネル領域にドーパントを用いることを必要とするであろう。
【０００４】
異なるゲートスタックを使用して、多閾値電圧を達成する他の方法がある。例えば、米国特許公開公報２０１０／０３２０５４５号公報は、異なるトランジスタに対して異なる閾値電圧を作り出すように第１と第２の電圧調整層を使用する技術を開示している。米国特許公開公報２０１０／０１６４０１１号公報は、望ましいエリアにキャップ層を形成することにより、異なる閾値電圧を作り出すことを開示している。米国特許公開公報２０１０／０１７６４６０と２０１０／００４４８０３は、ゲート誘電膜中の酸素濃度が閾値電圧を制御するために使用されることができることを開示している。日本公開特許公報ＪＰ２０１１−０４４５８０Ａは、金属マスクを使用するゲート誘電膜の窒化が他の方法であることを開示している。米国特許公開公報２０１０／０２７６７５３は、フォトリソグラフィと各トランジスタの予め決められた厚さまでのエッチングとの繰り返しステップを含むプロセスで、ゲート誘電体厚を制御することにより多閾値電圧を達成している。
【０００５】
しかしながら、ｎＦＥＴとｐＦＥＴとに対して異なるゲートスタックを形成するための従来の技術は、ゲートスタック境界が、（ＳＴＩのように）微小分離領域において規定される必要があるという欠点がある。更に、ゲートスタックをより複雑にすることは、装置の歩留まりを低下させる可能性がある。特に、多閾値電圧を作り出すための従来のゲートスタックアプローチは、フォトリソグラフィとエッチングの要求される実行回数を大いに増やす。これは、特に、２より多いマスクが、付加的な材料を導入し、多くの厚さを作り出すために、ゲート電極膜又はゲート誘電膜の同じ表面上で使用されなければならないときに、製造コストを増加させ、製造時間を延ばし、出力を減らすように作用する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開公報２０１０／０３２０５４５号公報
【特許文献２】米国特許公開公報２０１０／０１６４０１１号公報
【特許文献３】米国特許公開公報２０１０／０１７６４６０号公報
【特許文献４】米国特許公開公報２０１０／００４４８０３号公報
【特許文献５】日本公開特許公報２０１１−０４４５８０号公報
【特許文献６】米国特許公開公報２０１０／０２７６７５３号公報
【発明の概要】
【０００７】
本発明は、チャンネルドーピングあるいは複雑なゲート電極パターン化の必要性なしに、複数のトランジスタが多閾値電圧を有する半導体装置を提供する。本発明は、また、リソグラフィステップの数を減らし、多閾値電圧領域を規定し、これによりコストが有効な方法を作り出している。
【０００８】
本発明を利用して、多閾値電圧は、達成されることができ、更に完全空乏型のウエハから、高い移動度、低い閾値電圧、及びドーパントの揺らぎの減少（又は無いこと）を得ることができる。
【０００９】
こうして、１つの観点で、半導体装置は、第１材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する第１トランジスタを備えている。第２トランジスタは、第３材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する。第３トランジスタは、第１材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する。第４トランジスタは、第３材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する。第１材料乃至第４材料の仕事関数は互いに異なり、第１トランジスタ乃至第４トランジスタの各々は、異なる閾値電圧を有する。
【００１０】
本発明による半導体装置の実施形態では、第１材料は、半導体装置上に形成される窒化化学酸化物の層であり、第３材料は、半導体装置上に形成される酸化物の層であり、第３材料は、非窒化され、或いは第１材料より少ない程度まで窒化されている。
【００１１】
本発明の半導体装置の実施形態では、第２材料はｎ仕事関数金属の層であり、第３材料はｐ仕事関数金属の層である。
【００１２】
本発明の半導体装置の実施形態では、第１と第３のトランジスタのゲートスタックは、第３材料の層を含まず、第２と第４のトランジスタのゲートスタックは、第１材料の層を含まない。
【００１３】
本発明の半導体装置の実施形態では、第３と第４のトランジスタのゲートスタックは、第２材料層を更に備える。
【００１４】
本発明の半導体装置の実施形態では、第２材料は、ｎ仕事関数金属の原子がドープされる高ｋ誘電層であり、第４材料は、ｐ仕事関数の原子がドープされる高ｋ誘電層である。
【００１５】
本発明の半導体装置の実施形態では、第１材料は、高ｋ誘電層であり、第３材料は、第１材料より多い程度まで第３材料内の空孔は酸素により満たされた高ｋ誘電層である。
【００１６】
本発明による半導体装置の実施形態では、第２材料は、高ｋ誘電層であり、第４材料は、第２材料より多い程度まで第４材料内の空孔は酸素により満たされた高ｋ誘電層である。
【００１７】
本発明の半導体装置の実施形態では、装置は、第５材料から形成される上層と、第１材料から形成される下層とを含むゲートスタックを有する第５トランジスタと、第５材料から形成される上層と、第３材料から形成される下層とを含むゲートスタックを有する第６トランジスタとを備える。第５材料は、第１から第４の材料の各々とは異なる仕事関数を有し、第１から第６のトランジスタは異なる閾値電圧をそれぞれ有する。
【００１８】
他の観点で、本発明は、各々がゲートの下にあり、半導体基板の上にある高ｋ誘電層を有する複数のトランジスタを備えている半導体装置に関する。第１グループの高ｋ誘電層は、ｎ仕事関数金属の原子がドープされ、第２グループの高ｋ誘電層は、ｐ仕事関数金属の原子がドープされている。高ｋ誘電層の第１と第２のグループの各々の第１サブセットは、高ｋ誘電層の第１と第２グループの各々の第２のサブセットにおけるよりも多い程度までに酸素により満たされた空孔を有する。こうして、複数のトランジスタの各々は、少なくとも４つの相互に異なる仕事関数のうちの１つを有する高ｋ誘電層を備えている。
【００１９】
他の観点では、本発明は、少なくとも４つの相互に異なる仕事関数のうちの１つを各々有する複数のトランジスタを備える半導体装置に関する。ゲート構造は、ゲートラスト技術により作られ、異なる仕事関数に生じるプロセスと材料のパラメータは、窒化、酸化、及びｐ仕事関数とｎ仕事関数の選択的利用である。
【００２０】
他の観点で、本発明は、半導体基板上に第１材料の層を成長させることと、第１材料の領域に隣接する第２材料の領域を作るように第１材料の選択部を修正することと、第１材料の層の上にある第３材料の層を堆積することと、第３材料の領域に隣接する第４材料の領域を作るように第３材料の選択部を修正することと、ここで、第４の材料の領域と第３の材料の領域は、第１と第２の材料の両方と別々に重なり、第１から第４の材料は、それぞれ異なる仕事関数を有し、下層として第１と第２の材料の一方と上層として第３と第４の材料の一方とを備えるゲートスタック構造を分離するように、層をエッチングすることを備える、半導体装置を製造する方法に関する。
【００２１】
他の観点で、本発明は、半導体基板上にｑ個の材料の各々の領域を堆積することと、ｑは２又は３であり、ｍ個の材料の領域の上層にｒ個の材料の各々の領域を堆積することとを具備し、ｒは２又は３であり、ｑ個の材料の各々と、ｒ個の材料の各々とは、ｑ個の材料及びｒ個の材料のうちの他の全ての材料と異なる仕事関数を有し、ｑとｒの一方のみが３となり、ｑ個の材料及びｒ個の材料をエッチングして、各々が下層のｑ個の材料の層と上層のｒ個の材料の層を含むトランジスタのゲートスタックを形成することとを具備し、少なくとも４つの閾値電圧を有するトランジスタゲートを生成される半導体装置の製造方法に関する。
【００２２】
他の観点で、本発明は、ｑ個の材料の各々の領域を半導体基板上に成長させることと、ｑは２又は３であり、ｍ個の材料の領域の上層にｒ個の材料の各々の領域を成長させることとを具備する半導体装置の製造方法に関し、ここで、ｒは２又は３である。半導体装置の製造方法は、ｑ個の材料の各々と、ｒ個の材料の各々とは、ｑ個とｒ個の材料以外の全ての材料と異なる仕事関数を有し、ｑとｒの一方のみが３に等しく、ｑ個の材料及びｒ個の材料の領域をエッチングして、各々が下層のｑ個の材料の層と上層のｒ個の材料の層を含むトランジスタゲートスタックを形成することとを具備し、少なくとも４つの閾値電圧を有するトランジスタゲートを製造する。
【００２３】
他の観点で、ゲート構造は、ゲートラスト技術により製造され、少なくとも４つの、好ましくは、６つ以上のゲート構造を発生することはなされている。
【図面の簡単な説明】
【００２４】
本発明の他の目的、特徴、長所は、以下の添付図面を参照して、本発明の以下の実施形態の詳細な説明を読んだ後、より明確にあるであろう。
【図１】図１は、従来技術による異なるゲートスタックを製造するために必要なフォトリソグラフィを概念的に示す図である。
【図２】図２は、本発明の実施形態による異なるゲートスタックを製造するために必要な減少したフォトリソグラフィを概念的に示す図である。
【図３Ａ】図３Ａは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図３Ｂ】図３Ｂは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図３Ｃ】図３Ｃは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図３Ｄ】図３Ｄは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図３Ｅ】図３Ｅは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図４Ａ】図４Ａは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図４Ｂ】図４Ｂは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図４Ｃ】図４Ｃは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図４Ｄ】図４Ｄは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図４Ｅ】図４Ｅは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図５Ａ】図５Ａは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図５Ｂ】図５Ｂは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図５Ｃ】図５Ｃは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図５Ｄ】図５Ｄは、本発明の第１実施形態による半導体装置を製造するための処理ステップを示す図である。
【図６Ａ】図６Ａは、本発明の第１実施形態の変形例による半導体装置を製造するための処理ステップを示す図である。
【図６Ｂ】図６Ｂは、本発明の第１実施形態の変形例による半導体装置を製造するための処理ステップを示す図である。
【図６Ｃ】図６Ｃは、本発明の第１実施形態の変形例による半導体装置を製造するための処理ステップを示す図である。
【図７Ａ】図７Ａは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図７Ｂ】図７Ｂは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図７Ｃ】図７Ｃは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図７Ｄ】図７Ｄは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図７Ｅ】図７Ｅは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図８Ａ】図８Ａは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図８Ｂ】図８Ｂは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図８Ｃ】図８Ｃは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図８Ｄ】図８Ｄは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図９Ａ】図９Ａは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図９Ｂ】図９Ｂは、本発明の第２実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１０Ａ】図１０Ａは、本発明の第２実施形態の変形例による半導体装置を製造するための処理ステップを示す図である。
【図１０Ｂ】図１０Ｂは、本発明の第２実施形態の変形例による半導体装置を製造するための処理ステップを示す図である。
【図１０Ｃ】図１０Ｃは、本発明の第２実施形態の変形例による半導体装置を製造するための処理ステップを示す図である。
【図１１Ａ】図１１Ａは、本発明の第４実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１１Ｂ】図１１Ｂは、本発明の第４実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１１Ｃ】図１１Ｃは、本発明の第４実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１１Ｄ】図１１Ｄは、本発明の第４実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１１Ｅ】図１１Ｅは、本発明の第４実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１２Ａ】図１２Ａは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１２Ｂ】図１２Ｂは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１２Ｃ】図１２Ｃは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１２Ｄ】図１２Ｄは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１３Ａ】図１３Ａは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１３Ｂ】図１３Ｂは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１３Ｃ】図１３Ｃは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１４Ａ】図１４Ａは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１４Ｂ】図１４Ｂは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１４Ｃ】図１４Ｃは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１５Ａ】図１５Ａは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１５Ｂ】図１５Ｂは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１５Ｃ】図１５Ｃは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１５Ｄ】図１５Ｄは、本発明の第６実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１６Ａ】図１６Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１６Ｂ】図１６Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１６Ｃ】図１６Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１６Ｄ】図１６Ｄは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１７Ａ】図１７Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１７Ｂ】図１７Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１７Ｃ】図１７Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１７Ｄ】図１７Ｄは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１８Ａ】図１８Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１８Ｂ】図１８Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１８Ｃ】図１８Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１８Ｄ】図１８Ｄは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１９Ａ】図１９Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１９Ｂ】図１９Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１９Ｃ】図１９Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図１９Ｄ】図１９Ｄは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２０Ａ】図２０Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２０Ｂ】図２０Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２０Ｃ】図２０Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２１Ａ】図２１Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２１Ｂ】図２１Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２１Ｃ】図２１Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２２Ａ】図２２Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２２Ｂ】図２２Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２２Ｃ】図２２Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２２Ｄ】図２２Ｄは、図２２Ｃのおいて領域ＸＸＩＩＤの詳細を示す図である。
【図２３Ａ】図２３Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２３Ｂ】図２３Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２３Ｃ】図２３Ｃは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２４Ａ】図２４Ａは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２４Ｂ】図２４Ｂは、本発明の第７実施形態による半導体装置を製造するための処理ステップを示す図である。
【図２４Ｃ】図２４Ｃは、本発明の第７実施形態による概略レイアウトを示す図である。
【発明を実施するための形態】
【００２５】
実施形態を参照して本発明を詳細に説明する。当業界の技術者は、本発明の教示を用いて、多くの他の実施形態が達成可能であることと、本発明は、説明目的に示される実施形態に制限されないこととを認識すべきである。
【００２６】
図１を参照して、多閾値電圧を提供する従来のゲートスタック手法が、説明の目的で示されている。ｎＦＥＴとｐＦＥＴ（図１の領域１０と１５）のための金属ゲートの定義は、１つのフォトリソグラフィマスクを必要とし、他のフォトリソグラフィマスクは、各領域が選択的にドープされることができるように、高い閾値電圧領域２１−２４の各々を規定する必要がある。この例では、ｎＦＥＴとｐＦＥＴ領域１０と１５の各々に対する３つの異なる閾値電圧領域が、領域２１〜２４を作るために４つのマスクに加えて、少なくとも第１マスクを必要とし、合計で５回のフォトリソグラフィプロセスを必要とする。
【００２７】
図２を参照して、互いに異なる仕事関数をそれぞれ有する材料の層１２５〜１２８はｎＦＥＴとｐＦＥＴ領域１１０と１１５の各々とオーバーラップするように形成されるので、同じ数の異なる閾値電圧が２つのより少ないフォトリソグラフィプロセスを用いて本発明の実施形態により作られる。こうして、図２の場合には、ｎＦＥＴとｐＦＥＴ領域の各々に対して３つの異なる閾値電圧領域が、金属ゲートに対する１つのマスクと、層１２５〜１２８に対する２つだけのマスクを用いて、即ち、合計で３回のフォトリソグラフィプロセスで製造されることができる。
【００２８】
図３Ａを参照して、本発明による装置と方法の第１実施形態は、浅いトレンチ分離領域（ＳＴＩ）のような分離領域３０５を、半導体基板３００、好ましくはシリコン基板に形成することにより始まるプロセスより製造される。基板３００は、モノリシック又は複合体であってもよく、例えば、ＳＯＩ（シリコン・オン・インシュレータ）基板である。
【００２９】
基板３００の他の材料は、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン−カーボン合金、シリコン−ゲルマニウム−カーボン合金、砒化ゲルマニウム、砒化インジウム、リン化インジウム、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−Ｖｉ族化合物半導体材料、有機半導体材料、及び他の化合物半導体材料を含む。
【００３０】
浅いトレンチ分離構造３０５は、誘電体材料、好ましくは二酸化シリコンから形成される。シリコン・ナイトライド、シリコン・オキシナイトライド、及びそれらの組み合わせが他に可能である。
【００３１】
上記のように、基板３００はそのチャンネル領域にドープされる必要はなく、完全空乏型基板が好ましい。しかしながら、ドープされた基板は、また、本発明の範囲内にあり、ここで説明される技術と構造は、チャンネルドーピングと組合わせて適当なアプリケーションで有利に用いられても良い。
【００３２】
図３Ｂに示されるように、ゲート酸化層３１０は、基板３００上に従来のように形成される。次に、図３Ｃに示されるように、第１フォトマスク３１５は、酸化層のある領域を覆うように、また酸化層の他の領域を露出させるように、酸化層３１０の上に形成される。
【００３３】
フォトマスク３１５は単一層として概略示されている。しかしながら、実際には、当業者に知られているように、１又は複数の層として形成されてもよい。例えば、マスク３１５は、フォトレジスト層、ＳｉＡＲＣ層（Ｓｉベースの反射防止層）或いはＬＴＯ（低温酸化シリコン）及び有機平面化層（ＯＰＬ）からなる３重マスクであっても良い。マスク３１５に関してのこれらの考察は、ここで説明される他の全てのマスクに適用される。
【００３４】
図３Ｄは、マスク３１５を介して露出されたエリアの酸化層３１０を除くように、下層の基板３００の領域を露出するように、ウェットエッチングの後の構造を示している。マスク３１５は。図３Ｅに示されるように、マスクによりカバーされた酸化物層領域３２５を去るように、レジストストリッピングにより除かれる。
【００３５】
図４Ａに示されるように、基板３００の露出領域に薄い化学酸化物層３３０を寄生するように、その構造は扱われる。シリコン基板の場合には、化学酸化物は、例えば、ウェットクリーニングと洗浄動作の間に、シリコン表面に成長するタイプの酸化物であっても良い。そのような酸化物は、化学量論的なＳｉＯ２から離れた組成、即ちｘ＜２であるＳｉＯｘから典型的に比較的高く水和化されている。化学酸化物層３３０は、たとえば、化学的な溶液での処理により、或いは炉での加熱により、形成されることができる。
【００３６】
化学酸化物層３３０の厚さと組成は、酸化物層３１０より容易に窒化処理を受けるように、選択されている。図４Ｂに示されるように、装置は、窒化領域３３５を生成するように、炉内で或いはプラズマ窒化により、窒化を受ける。領域３２５は、窒化されていないか、領域３３５より少なく窒化されているので、これらの窒化領域３３５は、デバイスに残る酸化層３１０の領域３２５とは異なる仕事関数を所有する。
【００３７】
次に、図４Ｃに示されるように、高ｋ層３４０は、二酸化シリコンと比べて高い誘電定数を有する材料から形成される。層３４０の誘電定数は、好ましくは、８．０より高い。高ｋ層３４０は、Ｈｆ、Ｚｒ，Ｔｉ，及びＡｌのうちの１つ以上を含む酸化物あるいは酸化窒化物の膜であることが好ましく、Ｈｆ及び／或いはＺｒは特に好ましい。ＨｆＯ２，ＨｆＳｉＯ、及び／或いはＨｆＳｉＯＮを含む膜がまた好ましい。
【００３８】
高ｋ層３４０は、例えば、化学的気相成長法（ＣＶＤ）、原子層成長法（ＡＬＤ）、及び物理的気相成長法（ＰＶＤ）を含む当業者に知られた方法に従って形成されてもよい。
【００３９】
図４Ｄに示されるように、ｐ仕事関数金属の層３４５は、高ｋ層３４０上に成長させられる（堆積される）。ｐ仕事関数金属は、ｐＭＯＳデバイスでの使用に適するように、比較的高い仕事関数（例えば、約５．３ｅＶ）を有する導電性金属合金あるいは金属である。層３４５用に好ましい材料は、Ａｌ、Ｔｉ、Ｔａ、Ｇｅ、それらの組合わせを含み、これらの合金を含む。
【００４０】
次に、図４Ｅに示されるように、層３４５の一部を覆い、層３４５の他の部分を露出させるように、フォトマスク３５０は、層３４５上に形成される。フォトマスク３５０により覆われた、或いは露出された領域の各々は、ｐ仕事関数金属層３４５と高ｋ層３４０の下層に窒化領域３３５と残留酸化物領域３２５を含む。
【００４１】
次に図５Ａを参照して、マスク３５０により覆われていない領域３５５で、下層の高ｋ層３４０を露出させるように、ｐ仕事関数金属層３４５はマスク３５０を介してウェットエッチングされる。このエッチングは、ドライエッチングでもウェットエッチングでもよい。いずれの場合でも、エッチングは、高ｋ層３４０が、意味ある程度には除かれないように、高ｋ層３４０の材料に選択性があることが好ましい。
【００４２】
マスク３５０は図５Ｂに示されるようにフォトレジスト剥離により除かれ、ｐ仕事関数金属３４５の残りの部分と高ｋ層３４０の露出エリアの両方を覆うように、ｎ仕事関数金属３６０が図５Ｃに示されるように堆積される。ｎ仕事関数金属は、ｎＭＯＳデバイスでの使用に適するように、金属或いは比較的低い仕事関数（例えば、約３．９ｅＶ）を有する導電性金属合金である。層３６０用に好ましい材料は、Ｌａ、Ｌｕ、Ｓｃ、Ｙ及びその組合わせ、それらの合金を含む。
【００４３】
最後に、金属ゲート３６５は上記のゲートスタックの上層に堆積され、ゲート層形成を完了する。ゲート層は、実施形態と関連して説明されるように、次々と分離されるゲートスタックを形成するように、エッチングされることができる。
【００４４】
本発明の第１実施形態による方法と装置は、材料３２５，３３５，３４５，３６０の異なる仕事関数により、４つの異なる閾値電圧を有するトランジスタを作り出すことが理解されよう。特に、第１トランジスタ閾値電圧は、層３３５を覆う層３６０により提供され、第２トランジスタ閾値電圧は層３２５を覆う層３６０により提供され、第３トランジスタ閾値電圧は他の層３３５を覆う結合層３４５と３６０により提供され、第４トランジスタ閾値電圧は他の層３２５を覆う結合層３４５と３６０により提供される。
【００４５】
しかしながら、４つの異なる閾値電圧を作り出すために２つのリソグラフィマスクが必要とされるだけである。
【００４６】
第１実施形態の変形例が図６Ａ〜図６Ｃに示されている。特に、第１実施形態では、上層における閾値電圧の差は、ある領域の層３６０と、他の領域の層３４５と３６０との結合とだけを利用することにより作り出される。しかしながら、構造は、それらの領域間の階段状の差異の結果となり、装置の全体の製造が複雑化している。
【００４７】
従って、図６Ａでは、層３４５のｐ仕事関数金属の原子が、下層の高ｋ誘電層に拡散して、ｐ金属ドープの高ｋ誘電層の領域３７０を作るように、一方、層３６０のｎ仕事関数金属の原子が下層高ｋ誘電層に拡散して、ｎ金属ドープ高ｋ誘電層の領域３７５を作るように、図５Ｃに示された構造が任意のアニーリングに従わされる。このアニールは、少なくとも８００℃の温度で行われることが好ましい。
【００４８】
アニールに続いて、図６Ｂに示されるように、金属層３４５と３６０は、同じ面に存在する、分化された領域３７５と３７０だけを残すように、例えばウェットエッチングプロセスにより、或いはＣＭＰプロセスにより除かれる。
【００４９】
図７Ａを参照して、本発明の第２実施形態では、酸化層３１０は形成されず、代わって、薄い化学酸化層が基板３００の上面上に連続して形成される。高ｋ誘電層３４０は連続化学酸化層上に堆積され、第１実施形態と関連して上述のように、ｐ仕事関数金属層３４５の堆積が続く。
【００５０】
図７Ｂ、７Ｃに示されるように、フォトリソグラフィーにより層３４５のパターニングが第１実施形態と関連して説明されたように進行し、高ｋ誘電層３４０の領域を露出させる。その後、フォトマスク３５０が除かれ、ｎ仕事関数金属の層３６０が層３４５と露出領域３５５を覆うように、堆積される（図７Ｅ）。
【００５１】
ゲート金属の層３６５が堆積され（図８Ａ）、図８Ｂに示されるように、個別のゲートスタックＡ，Ｂ，Ｃ，Ｄを形成するように、酸化層３１０の上層の全ての層をドライエッチングする。このステージでは、ゲートスタックＡとＢは、仕事関数に関して、それゆえに、閾値電圧に関して互いに異ならない。同様に、ゲートスタックＡとＢとは異なるが、ゲートスタックＣとＤは、互いに異ならないことに注目すべきであろう。
【００５２】
ゲートサイドウォール３８０とソース／ドレイン領域３８１、３８２は、急熱アニーリング（ＲＴＡ）を含む従来のプロセスにより、図８Ｃに示されるように形成される。次に、図８Ｄに示されるように、酸素供給膜３８５は、トランジスタＡ−Ｄのすべてを覆うように形成される。酸素供給層３８５は、オゾンやシリコンイオンを含むソースガスを用いて、化学的気相成長法（ＣＶＤ）により形成されることが好ましい。
【００５３】
次に、図９Ａに示されるように、リソグラフィとウェットエッチングは、他のトランジスタの膜を残しながら、トランジスタのいくつかから膜３８５を除くように行われる。特に、図９Ａは、トランジスタＢとＤでは残しながら、トランジスタＡとＣから膜３８５が除かれることを示している。こうして、下層材料を参照して、残りの３４０／３６０ゲートスタックが剥がされながら、３４０/３６０ゲートスタックのいくつかが膜３８５で覆われたままである。同様に、３４０／３４５／３６０のゲートスタックのいくつかが膜３８５で覆われたままであり、残りの３４０／３４５／３６０のゲートスタックは剥がされる。
【００５４】
その後、好ましくは４００−６００℃の範囲の温度で、アニールが行われ、図９Ｂに示されるように、残りの層部３８５からの酸素原子は、対応するゲートスタックの高ｋ誘電層中に拡散させられる。これにより、層３８５により覆われた高ｋ領域３９０中の空孔が、酸素供給層３８５により覆われていない高ｋ領域３４０に対してよりも多い程度まで酸素原子により満たされる。この処理ステージの結果としての層３９０は、未処理層３４０とは仕事関数において異なり、結果として、図９Ｂに示されるトランジスタＡ−Ｄは互いに異なる仕事関数を持ち、それゆえに、４つの異なる閾値電圧を提供する。
【００５５】
しかしながら、単一閾値電圧半導体装置と比べて、この実施形態ではただ２回の追加的なリソグラフィプロセスが要求されるだけである。
【００５６】
図１０Ａと１０Ｂに示される変形例では、図７Ｅに示される構造は、図６Ａ−６Ｃと関連して上述のように、ｐ金属ドープ高ｋ誘電層の領域３７０と，ｎ金属ドープ高ｋ誘電層の領域３７５とを作るように、熱アニールに従わされるが、この実施形態では、連続化学酸化物層３３０を覆っている。その後、図８Ｂ−８Ｄと図９Ａと９Ｂとに関連して説明されるように、上層３６０と３４５と関連するステップ差なしで４つの異なる閾値電圧を持つトランジスタＡ−Ｄを作りだすように、処理は続く。
【００５７】
本発明の方法と装置の第３実施形態では、半導体基板は、図３Ａ−３Ｄ、図４Ａ−４Ｅ、図５Ａ−５Ｄと関連して上述されるように、処理され、層組成が３３５／３４０／３４５／３６０／３６５、３２５／３４０／３６０／３６５、３３５／３４０／３４５／３６０／３６５、及び３２５／３４０／３４５／３６０／３６５である個別のゲートスタックを形成するようにドライエッチングされる。この第３実施形態では、しかしながら、これらの４種類のゲートスタックの少なくとも１つ、好ましくは、これらのゲートスタックの２つ、可能であれば、これらのゲートスタックの全て４つが、図８Ｃ、８Ｄ、図９Ａ，９Ｂと関連して上述された技術により更に処理され、更に処理された各種のゲートスタックのトランジスタの半分の高ｋ層３４０は、上述のように、層３９０に変換される。結果として、この第３実施形態では、単一閾値電圧装置と関連して３回だけの付加的なリソグラフィ処理をも用いて、合計５から８までの閾値電圧が作られることができる。
【００５８】
図１１Ａを参照して、本発明による方法と装置の第４実施形態が説明される。構造は、図１１Ａに示される構造が、金属ゲート３６５でなく、後続の窒化処理から化学酸化物層３３０を保護するように作用する金属カバー４００で覆われていることを除いて、図１０Ｂに示されるものと同様である。
【００５９】
金属カバー４００は、第１実施形態と関連して上述のように、フォトマスク３１５を用いてパターン化され、フォトレジスト剥離によりマスクを除去する（図１１Ｂ−１１Ｄ）。図１１Ｄに示される構造は、第１実施形態と関連して説明されるように、窒化に従わさせられ、高ｋ層３４０を介して、パターン化された金属カバーによりカバーされていない化学酸化物層３３０の領域を窒化するように作用する。パターン化金属カバーは除かれ、図６Ｂに示されるそれと同様な構造となるが、構造は、異なる一連のプロセスステップにより、酸化物層３１０を形成する必要なしに、作られる。金属ゲート層３６５は、図６Ｃに示されるように、追加される。
【００６０】
本発明による第５実施形態は、上述の通り第４実施形態に従って進行する。その後、個別のゲートスタックを製造するためのゲート層のエッチングに続いて、ゲートスタックは、図８Ｃと８Ｄとに関連して説明されるように更に処理され、４つのトランジスタグループのうちの１つ以上における高ｋ層の半分を上述のように、酸素増強層３９０に変換する。こうして、他のフォトリソグラフィプロセスが１つから４つの追加的な閾値電圧をデバイスに追加するように活用する。
【００６１】
本発明の第６実施形態では、図１２Ａから示されるように、ＳＴＩ分離素子３０５が設けられたシリコン基板３００は、前述の実施形態と関連して説明したように、基板表面に形成された化学酸化物層３３０と層３３０上に形成された高ｋ誘電層とを有する。
【００６２】
高ｋ誘電層３４０上に、拡散制限金属キャップ層４１０が存在する。層４１０は以下に説明するように、上層の原子の下層への拡散を制限するように作用する材料から生成される。キャップ金属拡散制御膜のために好適な材料は、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、及びＷＣを含む。膜４１０の厚さは特に制限されないが、５から３０オングストロームの比較的薄い膜が好ましく、その場合、膜は原子層成長法（ＡＬＤ）により適切に形成される。
【００６３】
次に、図１２Ｂ−１２Ｄに示されるように、金属膜４１０は、他のエリアの膜４２０を露出させながら、選択された領域の膜４１０を覆うフォトマスク４１５を用いてパターン化される。膜４１５がフォトレジスト剥離により除かれた後、上記の実施形態と関連して説明されたウェットエッチングは、高ｋ誘電層３４０の対応領域を露出させるように領域４２０内の膜４１０を除く。
【００６４】
その後、図１３Ａに示されるように、上記実施形態で説明したように、ｐ仕事関数金属３４５の層がキャップ金属拡散制御膜４１０上と高ｋ誘電膜３４０の露出領域４２５上に堆積される。他のリソグラフィプロセスは、図１３Ｂと１３Ｃに示されるように、ｐ仕事関数金属層３４５上にフォトマスク４３０を形成し、下層の高ｋ誘電層３４０の領域４３５を露出させるようにマスク４３０を介して露出された領域にウェットエッチングが行われる。
【００６５】
フォトマスク４３０は、図１４Ａに示されるように、パターン化されたｐ仕事関数金属層３４５を露出させるようにフォトレジスト剥離することにより除かれ、上述のように、図１４Ｂに示されるように、ｎ仕事関数金属３６０の層は、パターン化されたｐ仕事関数金属層３４５と、下層の高ｋ誘電層３４０の露出領域４３５とを覆うように形成される。
【００６６】
次に、図１４Ｂに示される構造は、図６Ａ−６Ｃと関連して上記したように、熱アニーリングに従わせられ、それにより図１４Ｃの領域Ｉ−ＩＩＩで金属イオンの下層高ｋ誘電層３４０への分化拡散が引き起こされる。特に、領域Ｉでは、ｎ仕事関数金属３６０のイオンは、高ｋ誘電層３４０へ妨げなく移住し、ドープ領域４４０を形成する。同様に、領域ＩＩでは、Ｐ仕事関数金属３４５のイオンは、高ｋ誘電層３４０に妨げなく移住し、ドープ領域４４５を形成する。
【００６７】
領域ＩＩＩでは、金属キャップ層４１０は、性能が領域ＩとＩＩから形成されるべきｎＦＥＴとｐＦＥＴのそれを中庸化する中ギャップトランジスタを形成するのに適した領域を作るように、領域ＩＩに関連してｐ仕事関数金属３４５の拡散を制限するように作用する。
【００６８】
層４１０、３４５、３６０は、例えばウェットエッチング或いはＣＭＰにより除去され、図１５Ａに示されるように、高ｋ誘電層の領域４４０、４４５、４５０が露出させられる。金属カバー４００は、上記のように形成され、続いて、図１５Ｂと１５Ｃに示されるように、領域４４０、４４５、４５０の各々の下層に領域３３５と３３０を作るために、図１１Ａ−１１Ｅに関連して説明されたように、パターン化と窒化の処理が行われる。
【００６９】
パターン化ゲート層４００の除去と金属ゲート層３６５の成長の後、図１５Ｄに示されるように、６つの異なるゲート閾値構造Ａ−Ｆが形成される。
【００７０】
図１６Ａ−図２４Ｃは、本発明の第７実施形態による装置と方法を示している。半導体装置は、ゲートラスト技術によって形成される。
【００７１】
特に、図１６Ａは、上述の種々の実施形態と関連して説明したように、そこに形成されるＳＴＩ分離領域５０５と半導体基板５００を示している。
【００７２】
基板５００は、図１６Ｂに示されるように、ダミー酸化物層５１５を形成するように処理される。次に、ダミーポリシリコン５１５の層と覆いハードマスク５２０が図１６Ｃに示されるように形成される。図１６Ｄに示されるように、ドライエッチングに続いて、一連のダミーゲートスタック５２５が形成される。
【００７３】
ゲートサイドウォール５３０とソース／ドレイン領域５３５、５４０は急熱アニーリング（ＲＴＡ）を含む従来のプロセスにより、図１７Ａに示されるように形成される。シリコン窒化物５４５のライナが、図１７Ｂに示されるように、ダミーゲート、サイドウォール５３０、基板５００の露出表面を覆うように形成され、続いて、図１７Ｃに示されるように層間誘電層５５０が成長させられ、化学的機械的研磨（ＣＭＰ）の第１ステージにより平面化される。ＣＭＰの第２ステージは、中間誘電層５５０の上表面をＳｉＮライナ５４５の最上部のレベルまでもたらすように行われる。
【００７４】
次に、図１８Ａに示されるように、ＣＭＰの第３ステージは、層間誘電層５５０をダミーゲート５２５上のハードマスク５２０の上表面のレベルまで下げるように行われる。ハードマスク５２０は、従来の技術により開口され（図１８Ｂ）、装置の他の領域のゲートサイドウォール５３０と層間誘電層５５０を確保しながら、ダミーゲートにより従前に占拠される領域の下層シリコン基板５００を露出させるように、ダミーポリシリコン５１５の除去（図１８Ｃ）とダミー酸化物５１０の除去（図１８Ｄ）が行われる。
【００７５】
図１９Ａに示されるように、基板の露出領域が、図１９Ｂに示される露出表面の全てを覆う高ｋ誘電層５５５を形成するように酸化され、高ｋ膜５６０は、上記実施形態と関連して説明される。次に、図１９Ｃに示されるように、ブロッキング膜５６５が高ｋ膜５６０を覆って堆積される。ブロッキング膜５６５は、金属或いは絶縁物のようないずれか適切な材料から形成される。リソグラフィマスク５７０は、図１９Ｄに示されるように、ブロッキング層５６５を覆うように形成される。
【００７６】
図２０Ａを参照して、マスク５７０を介して露出されたブロッキング膜５６５の領域は、適切なプロセスにより除去され、下層の高ｋ膜５６０の領域を暴露する。マスク５７０の開口部のエッジは、選択されたＳＴＩ素子５０５とアライメントがとられ、高ｋ膜５６０の露出領域は６つのゲートスタックキャビティのうちの２つを覆うことに気がつくであろう。マスク５７０は除去され、図２０Ｂに示される構造は、上記実施形態と関連して説明したように、窒化処理に従わされ、ブロッキング膜５６５の開口部を介して露出された領域に絶縁膜５３５の窒化領域５７５を生成する。他方、ブロッキング膜５６５によりカバーされた絶縁膜５５５の領域は、窒化されない。こうして、非窒化領域５５５は、窒化領域５７５とは仕事関数において異なる。ブロッキング膜５６５は、図２０Ｃに示されるように、全体として除去される。
【００７７】
次に図２１Ａを参照して、ブロッキング膜５８０のフレッシュ層は、図に示される露出表面の全体をカバーするように成長させられ、続いて、開口部が、先行するステップにおいて窒化されたそれ以外のゲートキャビティのうちの２つに集中されるように新マスク５８５（図２１Ｂ）が形成される。マスク５８５は、マスクを介して露出された（図２１Ｃ）下層部ロッキング膜５８０の領域を除くように利用され、それにより選択されたゲートキャビティの第２の対を横たえる領域の高ｋ膜５６０を露出させる。
【００７８】
次に、図２２Ａに示されるように、マスク５８５の除去に続いて、ブロッキング膜５８０領域によりカバーされていない高ｋ膜５６０の領域は、図９Ｂと関連して説明した酸化アニーリングに従わされる。これは、仕事関数が、そのように処理されていない高ｋ膜の領域のそれとは異なる高ｋ膜５６０の領域５９０を作るように作用する。ブロッキング膜５８０は除去され、図２２Ｂに示される構造を作る。
【００７９】
このステージで、６つの示されたゲートキャビティの各々は、そこに形成された部分ゲートスタックを有し、６つの部分ゲートスタックは既に３つの相互に異なる仕事関数を所有する。即ち、ゲートＡとＤとは、窒化絶縁膜５７５と非酸化高ｋ膜５６０の複合仕事関数により決定される仕事関数を有する。ゲートＣとＦは非窒化絶縁膜５５５と酸化高ｋ膜５９０の複合仕事関数により決定される仕事関数を有する。
【００８０】
一連の膜は高ｋ膜、即ち、前記種々の実施形態と関連して説明したｎ仕事関数金属５９５の層金属エッチングストッパ層６００、及び前記種々の実施形態と関連して説明したｐ仕事関数金属６０５の層の上に順番に堆積される。結果としての構造は、図２２Ｃに示され、図２２Ｄにその拡大された詳細が示される。これらの層は、狭中心円筒状開口部６１０における以外ゲートキャビティを満たすように作用する。
【００８１】
図２３Ａを参照して、他のマスク６１５は、ゲートスタックの他の３つを露出させながら、ゲートスタックの３つを覆うように、図２２Ｃに示される構造上に形成される。エッチングは、図２３Ｂに示されるように、マスク６１５を介して露出された流域にだけ、ｐ仕事関数金属６０５の層を除去するように、また、これらの領域で下層金属エッチングストッパ層６００を露出させるように行われる。
【００８２】
本発明で説明されるｎ仕事関数金属とｐ仕事関数金属のパターン化は、直接それらの層に対してなされても良いし、他に、１つ以上の付加的な層、例えば窒化チタン（ＴｉＮ）の層の存在においてなされてもよい。
【００８３】
次に、図２３Ｃに示されるように、マスク６１５の除去に続いて、金属層６２０が図２２Ｂに示されるように露出された表面の全体をカバーするように堆積される。この金属層６２０は、ｐ仕事関数金属６０５が除去されていないゲートのゲートキャビティを充填することを完了し、ｐ仕事関数金属が除去されたゲートでは、狭円筒状キャビティ６２５が残る。
【００８４】
その後、アルミニウムの層６３０が図２４Ａに示される構造上に堆積され、続いて、アルミニウムリフローが行われ、過剰なアルミニウムは図２４Ｂに示されるようにウェットエッチング又はＣＭＰにより除去される。結果として、アルミニウムｐ仕事関数金属６０５が除去されるゲートキャビティを充填することを完了し、この実施形態によるゲートスタック形成プロセスを完了する。
【００８５】
図２４Ｂに示されるゲートは、それぞれ異なる仕事関数を有する２以上の材料の６つの異なる並列の、又は重畳された組み合わせの結果としての相互に異なる６つの仕事関数を所有する。特に、ゲートＡは、窒化絶縁膜５７５、非酸化高ｋ膜５６０、ｎ仕事関数金属５９５、金属６２０、及びアルミニウム層６３０の仕事関数の複合体を反映する仕事関数を有する。ゲートＢは、非窒化絶縁膜５５５、非酸化高ｋ膜５６０、ｎ仕事関数金属５９５、金属６２０、及びアルミニウム層６３０の仕事関数の複合体を反映する仕事関数を有する。ゲートＣは、非窒化絶縁膜５５５、酸化高ｋ膜５９０、ｎ仕事関数金属５９５、金属６２０、及びアルミニウム層６３０の仕事関数の複合体を反映する仕事関数を有する。ゲートＤは、窒化絶縁膜５７５、非酸化高ｋ膜５６０、ｎ仕事関数金属５９５、ｐ仕事関数金属６０５、及び金属６２０の仕事関数の複合体を反映する仕事関数を有する。ゲートＥは、非窒化絶縁膜５５５、非酸化高ｋ膜５６０、ｎ仕事関数金属５９５、ｐ仕事関数金属６０５、及び金属６２０の仕事関数の複合体を反映する仕事関数を有する。ゲートＦは、非窒化絶縁膜５５５、酸化高ｋ膜５９０、ｎ仕事関数金属５９５、ｐ仕事関数金属６０５、及び金属６２０の仕事関数の複合体を反映する仕事関数を有する。
【００８６】
図２４Ｃに示されるように、本発明の他の実施形態と同様に、本実施形態は、多数のリソグラフィプロセスを行うこと無しに、多数の異なるゲート閾値電圧を造り出すことができる。本実施形態のレイアウトは、呼応率的であり、ゲートＡ，Ｂ，Ｃは、ｐ仕事関数金属６０５の影響無しに、ｎ仕事関数金属５９５におり影響される仕事関数を有している。一方、ゲートＤ，Ｅ，Ｆは、ｎ仕事関数金属５９５とｐ仕事関数金属６０５の両方におり影響される仕事関数を有している。更に、ゲートＡとＦは、仕事関数金属の同じ構成を持つカウンタパートより低い閾値電圧ＮＬＶｔとＰＨＶｔを有している。ゲートＢとＥは、仕事関数金属の同じ構成を持つカウンタパートと比べて中間の閾値電圧ＮＭＶｔとＰＭＶｔを有している。ゲートＣとＤは、仕事関数金属の同じ構成を持つカウンタパートと比べて高い閾値電圧ＮＭＶｔとＰＭＶｔを有している。
【００８７】
本発明が種々の実施形態と関連して説明されたが、これらの実施形態は、本発明を説明するために単に示されたに過ぎないことは理解されるであろうし、添付の請求項の範囲と精神により与えられる保護範囲を制限するための口実として使用してはならない。
【特許請求の範囲】
【請求項１】
第１材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する第１トランジスタと、
第３材料で形成された下層と前記第２材料で形成された上層とを含むゲートスタックを有する第２トランジスタと、
前記第１材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する第３トランジスタと、
前記第３材料で形成された下層と前記第４材料で形成された上層とを含むゲートスタックを有する第４トランジスタと
を具備し、
前記第１材料乃至前記第４材料の仕事関数は互いに異なり、
前記第１トランジスタ乃至前記第４トランジスタは、互いに異なる閾値電圧を有する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１材料は半導体基板上に形成された窒化化学酸化物の層であり、前記第３材料は前記半導体基板上に形成された酸化物の層であり、前記第３材料は、非窒化され、又は前記第１材料よりも少ない程度に窒化されている
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２材料はｎ仕事関数の金属の層であり、前記第３材料はｐ仕事関数の金属の層である
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１トランジスタ及び第３トランジスタの前記ゲートスタックは前記第３材料の層を含まず、前記第２及び第３トランジスタの前記ゲートスタックは前記第１材料の層を含まない
半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第３トランジスタ及び前記第４トランジスタの前記ゲートスタックは、更に、前記第２材料の層を含む
半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第２材料はｎ仕事関数金属の原子がドープされた高ｋ誘電体層であり、前記第４材料はｐ仕事関数金属の原子がドープされた高ｋ誘電体層である
半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１材料は、高ｋ誘電体層であり、前記第３材料は、前記第３材料内の空孔が第１材料におけるより多い程度まで酸素で充填された高ｋ誘電低層である
半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第２材料は、高ｋ誘電体層であり、前記第４材料は、前記第４材料内の空孔が前記第２材料におけるよりも多い程度まで酸素で充填された高ｋ誘電体層である
半導体装置。
【請求項９】
請求項１に記載の半導体装置において、更に、
前記第１材料で形成された下層と第５材料で形成された上層とを含むゲートスタックを有する第５トランジスタと、
前記第３材料で形成された下層と前記第５材料で形成された上層とを含むゲートスタックを有する第６トランジスタとを具備し、
前記第５材料は、前記第１乃至第４材料の各々と異なる仕事関数を有し、
前記第１乃至第６トランジスタは、互いに異なる閾値電圧を有する
半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第２材料は、ｎ仕事関数金属の原子がドープされた高ｋ誘電体層であり、前記第４材料は、ｎ仕事関数の金属の原子とｐ仕事関数金属の原子とがドープされた高ｋ誘電体層であり、前記第５材料はｐ仕事関数金属の原子がドープされた高ｋ誘電体層である
半導体装置。
【請求項１１】
各々がゲートの下層に、且つ半導体基板の上層に高ｋ誘電体層を有する複数のトランジスタを具備し、
ｎ仕事関数金属の原子がドープされた前記高ｋ誘電体層の第１グループと、ｐ仕事関数金属の原子がドープされた前記高ｋ誘電体層の第２グループと、
高ｋ誘電体層の前記第１グループと前記第２グループの各々の第２サブセットにおいてよりも多い程度まで酸素で充填された空孔を有する高ｋ誘電体層の前記第１グループと前記第２グループの各々の第１サブセットと、
前記複数のトランジスタの各々は、少なくとも４つの互いに異なる仕事関数のうちの１つの仕事関数を有する高ｋ誘電体層を含む
半導体装置。
【請求項１２】
半導体基板上に第１材料の層を堆積させることと、
前記第１材料の領域に隣接する第２材料の領域を生成するように前記第１材料の被選択部分を修正することと、
前記第１材料の層の上に第３材料の層を堆積させることと、
前記第３材料の領域に隣接する第４材料の領域を生成するように前記第３材料の被選択箇所を修正することと、
ここで、前記第４材料の領域と前記第３材料の領域の各々は、別個に、前記第１材料と前記第２材料の領域の両方に重なり、前記第１乃至第４材料は互いに異なる仕事関数を有し、
各々が前記第１及び第２材料の一方を下層として含み、且つ前記第３及び第４材料の一方を下層として含むゲートスタック構造をエッチングにより分離することと
を具備する
半導体装置の製造方法。
【請求項１３】
請求項１２に記載の方法において、
前記第３材料は、ｎ仕事関数金属の原子がドープされた高ｋ誘電体層である
半導体装置の製造方法。
【請求項１４】
請求項１２に記載の方法において、
前記第４材料は、ｐ仕事関数金属の原子がドープされた高ｋ誘電体層である
半導体装置の製造方法。
【請求項１５】
請求項１２に記載の方法において、
前記第１材料は高ｋ誘電体層であり、前記第２材料は、前記第２材料内の空孔が前記第１材料においてより多い程度まで酸素で充填されている高ｋ誘電体層である
半導体装置の製造方法。
【請求項１６】
請求項１２に記載の方法において、
前記第３材料は高ｋ誘電体層であり、前記第４材料は、前記第４材料内の空孔が前記第３材料においてより多い程度まで酸素で充填されている高ｋ誘電体層である
半導体装置の製造方法。
【請求項１７】
ｑ個の材料の各々の領域を半導体基板上に堆積することと、ｑは２又は３であり、
前記ｍ個の材料の領域の上層にｒ個の材料の各々の領域を堆積することと
を具備し、
ｒは２又は３であり、
前記ｑ個の材料の各々と、前記ｒ個の材料の各々とは、前記ｑ個と前記ｒ個の材料の他の全てと異なる仕事関数を有し、
前記ｑとｒの一方のみが３であってもよく、
各々が下層の前記ｑ個の材料の層と上層の前記ｒ個の材料の層を含むトランジスタのゲートスタックを形成するように前記ｑ個の材料及び前記ｒ個の材料をエッチングすることと
を具備し、
少なくとも４つの閾値電圧を有するトランジスタゲートが生成される
半導体装置の製造方法。
【請求項１８】
請求項１７に記載の方法において、
前記ｑと前記ｒの一方のみが３であり、少なくとも４つの閾値電圧を有するトランジスタゲートが形成される
半導体装置の製造方法。
【請求項１９】
請求項１７に記載の方法において、
別個に前記ｑ個の材料と前記ｒ個の材料の領域に重なるｓ個の材料の各々の領域を堆積させることを更に具備し、
ｓは２又は３であり、
少なくｋとも８個の閾値電圧を有するトランジスタゲートが形成される
半導体装置の製造方法。
【請求項１】
第１材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する第１トランジスタと、
第３材料で形成された下層と前記第２材料で形成された上層とを含むゲートスタックを有する第２トランジスタと、
前記第１材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する第３トランジスタと、
前記第３材料で形成された下層と前記第４材料で形成された上層とを含むゲートスタックを有する第４トランジスタと
を具備し、
前記第１材料乃至前記第４材料の仕事関数は互いに異なり、
前記第１トランジスタ乃至前記第４トランジスタは、互いに異なる閾値電圧を有する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１材料は半導体基板上に形成された窒化化学酸化物の層であり、前記第３材料は前記半導体基板上に形成された酸化物の層であり、前記第３材料は、非窒化され、又は前記第１材料よりも少ない程度に窒化されている
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２材料はｎ仕事関数の金属の層であり、前記第３材料はｐ仕事関数の金属の層である
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１トランジスタ及び第３トランジスタの前記ゲートスタックは前記第３材料の層を含まず、前記第２及び第３トランジスタの前記ゲートスタックは前記第１材料の層を含まない
半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第３トランジスタ及び前記第４トランジスタの前記ゲートスタックは、更に、前記第２材料の層を含む
半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第２材料はｎ仕事関数金属の原子がドープされた高ｋ誘電体層であり、前記第４材料はｐ仕事関数金属の原子がドープされた高ｋ誘電体層である
半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１材料は、高ｋ誘電体層であり、前記第３材料は、前記第３材料内の空孔が第１材料におけるより多い程度まで酸素で充填された高ｋ誘電低層である
半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第２材料は、高ｋ誘電体層であり、前記第４材料は、前記第４材料内の空孔が前記第２材料におけるよりも多い程度まで酸素で充填された高ｋ誘電体層である
半導体装置。
【請求項９】
請求項１に記載の半導体装置において、更に、
前記第１材料で形成された下層と第５材料で形成された上層とを含むゲートスタックを有する第５トランジスタと、
前記第３材料で形成された下層と前記第５材料で形成された上層とを含むゲートスタックを有する第６トランジスタとを具備し、
前記第５材料は、前記第１乃至第４材料の各々と異なる仕事関数を有し、
前記第１乃至第６トランジスタは、互いに異なる閾値電圧を有する
半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第２材料は、ｎ仕事関数金属の原子がドープされた高ｋ誘電体層であり、前記第４材料は、ｎ仕事関数の金属の原子とｐ仕事関数金属の原子とがドープされた高ｋ誘電体層であり、前記第５材料はｐ仕事関数金属の原子がドープされた高ｋ誘電体層である
半導体装置。
【請求項１１】
各々がゲートの下層に、且つ半導体基板の上層に高ｋ誘電体層を有する複数のトランジスタを具備し、
ｎ仕事関数金属の原子がドープされた前記高ｋ誘電体層の第１グループと、ｐ仕事関数金属の原子がドープされた前記高ｋ誘電体層の第２グループと、
高ｋ誘電体層の前記第１グループと前記第２グループの各々の第２サブセットにおいてよりも多い程度まで酸素で充填された空孔を有する高ｋ誘電体層の前記第１グループと前記第２グループの各々の第１サブセットと、
前記複数のトランジスタの各々は、少なくとも４つの互いに異なる仕事関数のうちの１つの仕事関数を有する高ｋ誘電体層を含む
半導体装置。
【請求項１２】
半導体基板上に第１材料の層を堆積させることと、
前記第１材料の領域に隣接する第２材料の領域を生成するように前記第１材料の被選択部分を修正することと、
前記第１材料の層の上に第３材料の層を堆積させることと、
前記第３材料の領域に隣接する第４材料の領域を生成するように前記第３材料の被選択箇所を修正することと、
ここで、前記第４材料の領域と前記第３材料の領域の各々は、別個に、前記第１材料と前記第２材料の領域の両方に重なり、前記第１乃至第４材料は互いに異なる仕事関数を有し、
各々が前記第１及び第２材料の一方を下層として含み、且つ前記第３及び第４材料の一方を下層として含むゲートスタック構造をエッチングにより分離することと
を具備する
半導体装置の製造方法。
【請求項１３】
請求項１２に記載の方法において、
前記第３材料は、ｎ仕事関数金属の原子がドープされた高ｋ誘電体層である
半導体装置の製造方法。
【請求項１４】
請求項１２に記載の方法において、
前記第４材料は、ｐ仕事関数金属の原子がドープされた高ｋ誘電体層である
半導体装置の製造方法。
【請求項１５】
請求項１２に記載の方法において、
前記第１材料は高ｋ誘電体層であり、前記第２材料は、前記第２材料内の空孔が前記第１材料においてより多い程度まで酸素で充填されている高ｋ誘電体層である
半導体装置の製造方法。
【請求項１６】
請求項１２に記載の方法において、
前記第３材料は高ｋ誘電体層であり、前記第４材料は、前記第４材料内の空孔が前記第３材料においてより多い程度まで酸素で充填されている高ｋ誘電体層である
半導体装置の製造方法。
【請求項１７】
ｑ個の材料の各々の領域を半導体基板上に堆積することと、ｑは２又は３であり、
前記ｍ個の材料の領域の上層にｒ個の材料の各々の領域を堆積することと
を具備し、
ｒは２又は３であり、
前記ｑ個の材料の各々と、前記ｒ個の材料の各々とは、前記ｑ個と前記ｒ個の材料の他の全てと異なる仕事関数を有し、
前記ｑとｒの一方のみが３であってもよく、
各々が下層の前記ｑ個の材料の層と上層の前記ｒ個の材料の層を含むトランジスタのゲートスタックを形成するように前記ｑ個の材料及び前記ｒ個の材料をエッチングすることと
を具備し、
少なくとも４つの閾値電圧を有するトランジスタゲートが生成される
半導体装置の製造方法。
【請求項１８】
請求項１７に記載の方法において、
前記ｑと前記ｒの一方のみが３であり、少なくとも４つの閾値電圧を有するトランジスタゲートが形成される
半導体装置の製造方法。
【請求項１９】
請求項１７に記載の方法において、
別個に前記ｑ個の材料と前記ｒ個の材料の領域に重なるｓ個の材料の各々の領域を堆積させることを更に具備し、
ｓは２又は３であり、
少なくｋとも８個の閾値電圧を有するトランジスタゲートが形成される
半導体装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１６Ｄ】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２２Ｄ】
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１６Ｄ】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２２Ｄ】
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【公開番号】特開２０１３−５１４１８（Ｐ２０１３−５１４１８Ａ）
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願番号】特願２０１２−１８７１４３（Ｐ２０１２−１８７１４３）
【出願日】平成２４年８月２８日（２０１２．８．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願日】平成２４年８月２８日（２０１２．８．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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