【課題】ゲート金属起因の閾値変調効果が制御されたＣＭＩＳＦＥＴを提供する。
【解決手段】半導体基板上に設けられたＣＭＩＳＦＥＴにおいて、ｐＭＩＳＦＥＴのゲート電極は、第１のゲート絶縁膜上に形成された第１の金属層と、その上に形成されたＩＩＡ族及びＩＩＩＡ族に属する少なくとも１つの金属元素を含む第１の上部金属層とを具備し、ｎＭＩＳＦＥＴのゲート電極は、第２のゲート絶縁膜上に形成された第２の金属層と、第２の金属層上に形成され、前記第１の上部金属層と実質的に同一組成の第２の上部金属層とを具備し、第１の金属層が第２の金属層よりも厚く、第１及び第２のゲート絶縁膜は前記金属元素を含み、第１のゲート絶縁膜に含まれる前記金属元素の原子密度が、第２のゲート絶縁膜に含まれる前記金属元素の原子密度よりも低い。 （もっと読む）

【課題】ゲート絶縁膜やゲート電極を構成する材料がエッチングされることが無く、高い信頼性を有するゲート電極を有する絶縁ゲート電界効果トランジスタを提供する。
【解決手段】絶縁ゲート電界効果トランジスタは、ソース／ドレイン領域１３、チャネル形成領域１２、ゲート電極４２３、ゲート絶縁膜４３０を備え、ゲート絶縁膜４３０はゲート絶縁膜本体部４３０Ａ及びゲート絶縁膜延在部４３０Ｂから構成されており、ゲート電極を構成する第１層４３１はゲート電極の側面部の途中まで薄膜状に形成されており、第２層の外側層４３２Ａは第１層４３１の上に薄膜状に形成されており、第２層の内側層４３２Ｂは第２層の外側層で囲まれた部分を埋め込んでおり、第３層の外側層４３３Ａは第２層の内側層、外側層、ゲート絶縁膜延在部を覆い、ゲート電極の頂面まで薄膜状に形成されており、第３層の内側層４３３Ｂはゲート電極の残部を占めている。 （もっと読む）

【課題】簡単化した集積機構を備えた二重仕事関数半導体デバイスおよびその製造方法を提供する。
【解決手段】二重仕事関数半導体デバイスは、第１実効仕事関数を有する第１ゲートスタック１１１を含む第１トランジスタと、第１実効仕事関数とは異なる第２実効仕事関数を有する第２ゲートスタック１１２を含む第２トランジスタとを備える。第１ゲートスタック１１１は、第１ゲート誘電体キャップ層１０４、ゲート誘電体ホスト層１０５、第１金属ゲート電極層１０６、バリア金属ゲート電極層１０７、第２ゲート誘電体キャップ層１０８、第２金属ゲート電極層１０９を含む。第２ゲートスタック１１２は、ゲート誘電体ホスト層１０５、第１金属ゲート電極層１０６、第２ゲート誘電体キャップ層１０８、第２金属ゲート電極層１０９を含む。第２金属ゲート電極層１０９は、第１金属ゲート電極層１０６と同じ金属組成からなる。 （もっと読む）

【課題】メタルをゲート電極材料に用いたＣＭＩＳ素子の閾値を低減する。
【解決手段】ｐ型ＭＩＳトランジスタＱｐのゲート絶縁膜５上に設けられたｐ型ゲート電極７は、順に、カチオン比でＡｌが１０％以上５０％以下のＴｉＡｌＮから構成される第１金属膜３０と、ＴｉＮから構成され、膜厚が５ｎｍ以下の第２金属膜３１と、Ｓｉを主成分として含有する導電体膜３２とが積層された構造を有している。また、ｎ型ＭＩＳトランジスタＱｎのゲート絶縁膜５上に設けられたｎ型ゲート電極６は、順に、第２金属膜３１と、導電体膜３２とが積層された構造を有している。 （もっと読む）

【課題】ゲート絶縁膜の信頼性および半導体装置の性能を確保可能である半導体装置の製造方法および半導体装置を提供する。
【解決手段】本発明にかかる半導体装置の製造方法は、Ｓｉ基板１００上にゲート絶縁膜１０３を形成するゲート絶縁膜形成工程と、ゲート絶縁膜１０３上に第１の金属膜を形成する第１の金属膜形成工程と、第１の金属膜上に金属電極１０４を構成する第２の金属膜を形成する第２の金属膜形成工程と、熱処理を行なってゲート絶縁膜１０３と第１の金属膜との間にゲート絶縁膜１０３と第１の金属膜との反応膜１１８を形成する反応膜形成工程とを行なって、第１の金属膜形成工程時のゲート絶縁膜１０３の損傷を回復させている。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜とメタルゲート電極を用いたメタルゲートＣＭＯＳの製造方法を簡略化する。
【解決手段】 高誘電率ゲート絶縁膜６上にシリコン膜７を形成し、ＰＭＯＳ領域のシリコン膜７のみを選択的に窒化してＳｉＮ膜９に置換する。そしてＮＭＯＳ領域上のシリコン膜７及びＰＭＯＳ領域上のＳｉＮ膜９上にキャップ膜としてのＬａ（Ｏ）膜１１及びメタル電極のＷ膜１２を形成した後、加熱処理して、Ｌａ（Ｏ）膜１１のＬａ元素をＮＭＯＳ領域の高誘電率ゲート絶縁膜に拡散させる。この際、ＰＭＯＳ領域においては、ＳｉＮ膜９によりＬａ元素の拡散をブロックする。これにより、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの作りわけを容易に行える。また、窒化されやすい高誘電率ゲート絶縁膜６であれば、シリコン膜７を省略して、窒化処理によりＰＭＯＳ領域の高誘電率ゲート絶縁膜６だけを選択的に窒化してもよい。 （もっと読む）

【課題】改良された縦型のＭＯＳトランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０の主面に対してほぼ垂直に延在するチャネル領域２２と、チャネル領域２２の下部に設けられた第１の拡散層領域２２ａと、チャネル領域の上部に設けられた第２の拡散層領域２２ｂと、半導体基板１０の主面に対してほぼ垂直に延在し、ゲート絶縁膜３０を介してチャネル領域２２の側面に設けられた第１のゲート電極３４と、半導体基板１０の主面とほぼ平行に延在し、第１のゲート電極３４の上部に接続された第２のゲート電極３５ａと、第１の拡散層領域２２ａに接続され、第２のゲート電極と交差する埋め込み配線２１を備えている。第２のゲート電極３５ａの平面的な位置は、第１のゲート電極３４の平面的な位置に対してオフセットされている。 （もっと読む）

【課題】低い閾値電圧のｎチャネル型ＭＩＳトランジスタを含む半導体装置を実現する。
【解決手段】半導体装置は、半導体基板と、半導体基板の主面に形成されたｎ型半導体領域とｐ型半導体領域と、半導体基板上に形成され、ｎ型半導体領域とｐ型半導体領域を露出するように形成された第１と第２のトレンチを有する第１の絶縁層と、第１と第２のトレンチの側壁と底部に沿って形成されたゲート絶縁膜と、第１のトレンチの側壁と底部に沿って形成されゲート絶縁膜を介して内張りされた第１の金属層と、第２のトレンチの側壁と底部に沿って形成されゲート絶縁膜を介して１モノレイヤー以上で１．５ｎｍ以下の厚さに内張りされた第２の金属層と、第２の金属層上に内張りされたアルカリ土類金属元素、III族金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つの金属元素を含む第３の金属層と、第１と第２のソース／ドレイン領域を具備することを特徴とする。 （もっと読む）

【課題】リセスゲート及びこれを含む半導体素子の製造方法を提供する。
【解決手段】半導体素子のリセスゲートは、基板１１０と、金属層１６５と、ポリシリコン層と、ポリシリコン層に隣接し、金属層１６５から離隔され、形成されたソース領域及びドレーン領域と、を含む。半導体素子の形成方法は、基板１１０の上にソース/ドレーン１２０層を形成する段階と、リセス１１２を形成し、第１導電層パターン１４５を形成する段階と、第１導電層パターン１４５上に第２導電層を形成する段階、ソース/ドレーン層１２０と重畳されるように第２導電層パターン１５６を形成する段階と、前記第２導電層パターン１５６と、前記ソース/ドレーン層１２０上に絶縁層を蒸着する段階と、第２導電層パターン１５６上にキャップを形成するように絶縁層を平坦化する段階と、を含む。 （もっと読む）

【課題】ゲートラストプロセスで形成されたゲート構造において、ソース・ドレイン領域に接続するコンタクトとゲート電極とのショートを防ぐ。
【解決手段】半導体装置１００は、ゲートラストプロセスで形成された第１のゲート２１０を含む。第１のゲート２１０は、絶縁膜中に形成された第１の凹部内の底面に形成されたゲート絶縁膜、当該第１の凹部内のゲート絶縁膜上に形成されたゲート電極、および当該第１の凹部内のゲート電極上に形成された保護絶縁膜１４０を含む。また、半導体装置１００は、第１のゲート２１０の両側方のＮ型不純物拡散領域１１６ａに接続され、第１の凹部よりも径が大きい第２の凹部内に埋め込まれたコンタクト１３４を含む。 （もっと読む）

【課題】ｎチャネル及びｐチャネルのゲート構造が異なり且つメタルゲート電極を有する半導体装置において、ゲート電極パターン形成時のドライエッチングでゲート絶縁膜の突き抜けが発生しないようにする。
【解決手段】ゲート絶縁膜１０５と接する第２ゲート電極材料膜（ＴｉＮ膜）１１１がゲート電極１５１の一部として形成されないｎチャネル領域１０３上に、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にオーバーエッチング吸収層として機能する第１ゲート電極材料膜（ポリシリコン膜）１０７を予め形成しておく。 （もっと読む）

【課題】仕事関数が所望の値に制御されたメタルゲート電極を備える半導体装置を提供する。
【解決手段】半導体基板２上に、ゲート絶縁膜４を介して、Ｎ等を含有する仕事関数制御層５、ＳｉまたはＡｌを含んだ中間層６、およびＭｏＮ層等の低抵抗層７が積層された構造を有するメタルゲート電極を形成する。その形成時には、ゲート絶縁膜４上に仕事関数制御層５、中間層６および低抵抗層７の各層の積層後、ゲート加工を行い、ＬＤＤ領域９、サイドウォール８およびソース・ドレイン領域１０を順に形成して、半導体基板２に導入した不純物の活性化アニールを行う。仕事関数制御層５と低抵抗層７との間に中間層６を設けたことにより、仕事関数制御層５へのあるいは仕事関数制御層５からのＮ等の拡散が抑制され、その仕事関数の変動が抑制されるようになる。 （もっと読む）

【課題】トレンチゲート型トランジスタのサブスレショルド特性の向上を図りつつ、ゲートトレンチの幅が縮小された高性能な半導体装置を提供する。
【解決手段】ゲートトレンチ１６の底部１６ｂは、ＳＴＩ１４から相対的に遠い第１の底部１６ｂ_１と、ＳＴＩ１４から相対的に近い第２の底部１６ｂ_２を有している。そして、活性領域１０ａのうち、ゲートトレンチの第２の底部１６ｂ_２を構成する部分は、側壁チャネル領域１０ｄを構成し、ゲート電極１８とＳＴＩ１４との間に挟まれた薄膜ＳＯＩ構造を有している。一方、ゲートトレンチの第１の底部１６ｂ_１を構成する部分は、副チャネル領域１０ｅとして機能する。第２の底部１６ｂ_２の曲率半径は第１の底部１６ｂ_１の曲率半径よりも大きい。ゲートトレンチ１６の幅方向の略中央部分においては、トレンチの底面が略平坦であるのに対し、幅方向の端部においては、トレンチの底面がほぼ全体的に湾曲している。 （もっと読む）

【課題】 ゲート絶縁膜が大気やメタル電極のエッチング液等に曝されて劣化することなく、仕事関数の異なるｎＭＯＳ、ｐＭＯＳに適したメタルゲートＭＩＳＦＥＴを含む半導体装置の製造方法を提供する。
【解決手段】 メタル電極を有するｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、単結晶シリコン基板１００上に設けられたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に設けられた第一の金属膜１０３、第二の金属膜１０４、第三の金属膜１０５、導電層１０６を備えたゲート電極１０８とを備えた構造であって、熱工程によって第二の金属膜１０４の構成元素を第一の金属膜１０３を通してゲート絶縁膜１０２中へ拡散させることによって、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタそれぞれに適した仕事関数に変化させる。 （もっと読む）

【課題】ゲートファーストプロセスで形成できる、金属化合物をゲート電極パターンとして使うｎチャネルＭＯＳトランジスタにおいて、ｐチャネルＭＯＳトランジスタのゲート電極パターンに使われる金属化合物に対し、前記ｎチャネルＭＯＳトランジスタのゲート電極パターンに使われる金属化合物の仕事関数差を増大させる。
【解決手段】ｎチャネルＭＯＳトランジスタは、ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、を含み、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含む。 （もっと読む）

【課題】ホウ素（Ｂ）のゲート絶縁膜の突き抜けや金属シリサイド膜による不純物の吸収によって生じるポリシリコン膜中の不純物の空乏化を防止する。
【解決手段】半導体装置１００は、ゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４とを備える。ゲート電極１４は、ドープドポリシリコン膜２１ａ、２１ｂ、２１ｃと、金属シリサイド膜２２ａとを備えている。ドープドポリシリコン膜２１ａ、２１ｃは、第１の不純物を含んでおり、ドープドポリシリコン膜２１ｂは、反対の導電型を有する第２の不純物を含んでいる。これにより、ポリシリコン中の不純物の拡散工程やその後の熱負荷工程において、第２のドープドポリシリコン膜中の不純物の過度な拡散が抑制され、金属シリサイド膜が不純物を吸収することによるポリシリコン膜中の不純物の空乏化が防止される。 （もっと読む）

【課題】互いに隣接するシリコンエピタキシャル層同士のショートを防止する。
【解決手段】活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面には凹部１３ａが形成される。これにより、素子分離領域１２を構成するフィールド酸化膜１２の側面部分１２ａが露出し、凹部１３ａの周囲がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。その後、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、活性領域の露出面は掘り下げられており、活性領域１３の幅方向の両端はフィールド酸化膜による壁で囲われていることから、シリコンエピタキシャル層１９の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層１９、１９間のショートを防止することができる。 （もっと読む）

【課題】トレンチゲートトランジスタにおいて、溝に埋め込まれたゲート電極とゲート絶縁膜との界面にボイドが形成されることを防止する。
【解決手段】半導体基板１に埋め込まれた素子分離絶縁膜３により絶縁分離された活性領域４と、ゲート絶縁膜５を介して活性領域４上を跨ぐように形成されたゲート電極６と、ゲート電極６を挟んだ両側の活性領域４に形成されたソース領域７ａ及びドレイン領域７ｂとを有し、活性領域４に溝８が設けられて、この溝８の内側にゲート絶縁膜５を介してゲート電極６の一部が埋め込まれてなるトレンチゲートトランジスタ５１を備える半導体装置であって、溝８が少なくとも上端開口部よりも下部側において幅広となる形状を有し、溝８に埋め込まれたゲート電極６内に外殻層１３ａで覆われた中空部（ボイド）１４が設けられている。 （もっと読む）

【課題】フィン下部でのＶthの上昇が得られると共に、サブチャネルによるソース領域とドレイン領域との間のリーク電流を抑えることを可能とした半導体装置及びその製造方法を提供する。
【解決手段】基板２に埋め込まれた素子分離絶縁膜３により絶縁分離された活性領域４と、活性領域４上に形成されたゲート絶縁膜５と、ゲート絶縁膜５を介して活性領域４上を跨ぐように形成されたゲート電極６とを備え、活性領域４の両側に溝１５が設けられ、この溝１５の内側にゲート絶縁膜５を介してゲート電極６の一部が埋め込まれることによって、溝１５の間で立ち上がり形成されたフィン１６をゲート電極６が跨ぐように形成されたフィン型のチャネル構造を有するフィン型ＦＥＴ１において、ゲート絶縁膜５の溝１５の底面１５ａに接する部分の膜厚Ｓ_Ｂをフィン１６の上面１６ｂに接する部分の膜厚Ｓ_Ｔよりも厚くする。 （もっと読む）

【課題】トランジスタを有する半導体装置において、チャネル長が短くなることを防止しつつ、ソース／ドレイン拡散層を深さ方向に拡大する。
【解決手段】半導体装置は、素子分離領域１１に囲まれた活性領域１２ｃと、活性領域１２ｃを横切るゲート電極１３ａ，１３ｂと、ゲート電極１３ａ，１３ｂの両側に位置し活性領域１２ｃ内に形成されるソース／ドレイン拡散層２０，２１とを備える。ソース／ドレイン拡散層２０，２１が、活性領域１２ｃ内に埋め込まれた、不純物を含有する埋め込みプラグ２０ｂ，２１ｂから拡散した不純物によって形成された不純物拡散層から成る。 （もっと読む）