【課題】良好な電気的特性を有する半導体装置及びその製造方法を提供する。
【解決手段】質量数が比較的小さいドーパント不純物を導入することにより第１のトランジスタ３４ａ及び第２のトランジスタ３４ｂのチャネルドープ層１８を形成する工程と、質量数が比較的大きいドーパント不純物を導入することにより第３のトランジスタ３４ｃのチャネルドープ層２０を形成する工程と、質量数の比較的小さいドーパント不純物を導入することにより第１のトランジスタのポケット領域２６を形成する工程と、質量数の比較的大きいドーパント不純物を導入することにより第２のトランジスタ及び第３のトランジスタのポケット領域３６を形成する工程とを有している。 （もっと読む）

【課題】Ｓｉ混晶層における選択成長用マスクの開口率の違いによりエピタキシャル成長が不均一となることを防止すると共に、半導体素子のキャリア移動度を向上できるようにする。
【解決手段】半導体装置は、半導体基板１００の上部に形成された素子分離膜１０１と、素子分離膜に囲まれてなる素子活性領域１０２と、該素子活性領域１０２に形成され正孔をキャリアとするチャンネル領域１００ａとを有するＰ型ＭＩＳ−ＦＥＴ２００Ｐと、素子分離膜における素子活性領域１０２の周辺部に形成された複数のダミー活性領域１０５とを備えている。複数のダミー活性領域１０５のうち、正孔の移動方向と対向する位置に形成されたダミー活性領域のみをシリコンとゲルマニウムとを含むＳｉＧｅ付きダミー活性領域１０６としている。 （もっと読む）

【課題】ゲート電極に注入された不純物に起因するゲートリークを低減させる。
【解決手段】ゲート電極１４が形成されたアクティブ領域による被覆率が５０％以上かつその面積が０．０２ｍｍ^２以上の領域において、多結晶シリコン膜１４´に炭素１５を導入してから、多結晶シリコン膜１４´にリン１６を導入し、多結晶シリコン膜１４´をパターニングすることにより、ゲート絶縁膜１３上にゲート電極１４を形成する。 （もっと読む）

【課題】チャネルに応力が印加されるMOSトランジスタの特性のばらつきを防ぐことができる半導体装置の製造方法を提供すること。
【解決手段】半導体基板１０の上にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上にゲート電極１４ｃを形成する工程と、ゲート電極１４ｃの側面にサイドウォール１５ａ、１５ｂを形成する工程と、サイドウォール１５ａ、１５ｂを形成した後に、有機アルカリ溶液又はTMAHをエッチング液として用いて、ゲート電極１４ｃの横の半導体基板１０に穴１０ａ、１０ｂを形成する工程と、穴１０ａ、１０ｂにソース/ドレイン材料層１８ａ、１８ｂを形成する工程とを有する。 （もっと読む）

【課題】メタルゲート電極内に基板面に対して平行な金属とシリコンなどとの境界又はシリサイドとシリコンなどとの境界を含むメタルゲート電極において、トランジスタの接続抵抗が小さく、高速動作時のトランジスタの遅延又はトランジスタ特性のばらつきなどの特性劣化の懸念がなく、且つ、低コストな構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１上に、ゲート絶縁膜１０５と、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１と、ゲート電極材料１１２と、ゲート側壁メタル層１２２とを備えている。 （もっと読む）

【課題】半導体装置の信頼性を向上する。
【解決手段】メモリセルＭＣは、半導体基板１の主面上のゲート絶縁膜５を介して設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧの側面および半導体基板１の主面に沿って設けられたＯＮＯ膜９と、ＯＮＯ膜９を介してコントロールゲート電極ＣＧの側面および半導体基板１の主面上に設けられたメモリゲート電極ＭＧとを有する。コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの上部には、シリサイド膜１５およびシリサイド膜１５の表面の酸化によって形成された絶縁膜５１が設けられている。 （もっと読む）

【課題】従来の電界効果型トランジスタでは、ソース領域およびドレイン領域に形成する高濃度不純物のイオン注入工程により半導体基板表面がアモルファス化されるため、低濃度不純物拡散領域と高濃度不純物拡散領域との境界部において、活性化熱処理により結晶欠陥を誘発し、電界効果型トランジスタの信頼性を低下させる問題があった。
【解決手段】本発明の電界効果型トランジスタは、ソース領域およびドレイン領域を構成する部分の上部に高濃度不純物を含有する導電性膜を設ける。高濃度不純物のイオン注入を行う必要がないことから、この領域の半導体基板表面がアモルファス化することがない。これにより、低濃度不純物拡散領域と高濃度不純物拡散領域との境界部において、再結晶化による結晶欠陥の発生を防ぐことができる。 （もっと読む）

【課題】低容量且つ高温特性が良好な素子分離領域を有する高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】半導体基板１にウエル領域２が設けられ、ウエル領域２内には上部、下部及び側面にシリコン酸化膜３を有し、内部が空孔４に形成されたトレンチ素子分離領域が選択的に設けられ、トレンチ素子分離領域により画定されたウエル領域２が設けられた半導体基板１上にゲート酸化膜９を介してゲート電極１０が設けられ、ゲート電極１０の側壁にサイドウォール１１が設けられ、ウエル領域２が設けられた半導体基板１には、ゲート電極１０に自己整合して低濃度のソースドレイン領域（６、７）及びサイドウォール１１に自己整合して高濃度のソースドレイン領域（５、８）が設けられ、高濃度のソースドレイン領域にはそれぞれバリアメタル１４を有する導電プラグ１５を介してバリアメタル１７を有する配線１８が接続されている構造からなるＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】ソース／ドレイン領域と基板との間の容量の低下を防止でき、パンチスルー現象を低減することができる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に第１絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の上面及び側面を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜をマスクとして前記半導体基板の表面に溝部を形成する工程と、前記溝部の底面上に、該溝部の側壁の上部の露出を残す厚さで第３絶縁膜を形成する工程と、前記露出された溝部の側壁の上部を起点としたエピタキシャル成長により、前記第３絶縁膜上に前記半導体のエピタキシャル層を形成する工程と、前記エピタキシャル層に不純物を導入してソース／ドレイン領域を形成する工程と、を有することを特徴とする （もっと読む）

【課題】エンハンスメント型ＦＥＴとディプレッション型ＦＥＴとを半導体基板上に集積する場合に製造コストを低減できる半導体装置の製造方法を提供する。
【解決手段】この製造方法は、ディプレッション型電界効果トランジスタの形成予定領域１２Ｄａでゲート電極１２に開口部３２，３３を形成する工程と、ゲート電極１２をマスクとして、アクティブ領域２１に不純物を斜めイオン注入することにより、開口部３２，３３の下方にゲート電極１２の両側の一方から他方にかけて連続的に分布する不純物拡散領域を形成すると同時に、ゲート電極１２の両側にそれぞれ不純物拡散領域を形成する工程とを含む。 （もっと読む）

【課題】貼り合わせＳＯＩ基板を使用せずに、容易なプロセスにより、高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】ｐ型のＳｉ基板１上に、一部に空孔４を有するシリコン酸化膜２が設けられ、空孔４を挟んでシリコン酸化膜２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられ、シリコン窒化膜３により素子分離されている。空孔４に自己整合して、ＳＯＩＣ基板５上にゲート酸化膜１０を介してゲート電極１１が設けられ、ゲート電極１１の側壁にサイドウォール１２が設けられ、ＳＯＩＣ基板５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ型ソースドレイン領域（６、９）が設けられ、ｎ型ソースドレイン領域には、バリアメタル１５を有する導電プラグ１６を介してバリアメタル１８を有するＣｕ配線１９が接続されている構造からなるＮチャネルのＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】 ＬＤＤ領域の長さを精度良く調整可能で、高周波動作に適用できる非対称な横方向二重拡散型ＭＩＳＦＥＴを提供する。
【解決手段】 第１導電型のウェル１の上方にゲート絶縁膜３を介してゲート電極５を形成する工程、ウェル１に第２導電型の不純物イオン注入によりドレイン領域７を形成する工程、ウェル１の上方にゲート電極５が形成されるゲート電極領域とドレイン領域７を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口したマスクパターン層を形成する工程、マスクパターン層をマスクとして自己整合的に、マスクパターン層で覆われていない領域に第２導電型の不純物イオン注入によりドレイン領域より低濃度のＬＤＤ拡散領域６を形成する工程、及び、ウェル１のゲート電極５を挟んでドレイン領域７の反対側の領域に第２導電型の不純物イオン注入によりＬＤＤ拡散領域より高濃度のソース領域を形成する工程を有する。 （もっと読む）

【課題】 チャネル部に対して効果的に応力を印加することが可能で、これによりキャリア移動度の向上を図ることが可能で高機能化が達成された半導体装置を提供する。
【解決手段】 半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇における半導体基板３の表面側に設けられたソース／ドレイン拡散層１１と、ソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深く設けられたシリサイド膜（応力印加層）１３とを備えた半導体装置１-1である。半導体基板３の表面に対するチャネル部ｃｈの深さ位置ｄ２は、シリサイド膜（応力印加層）１３の深さｄ１位置よりも浅い。 （もっと読む）

【課題】インパクトイオン化ＭＩＳＦＥＴに関して、微細素子において二つの入力によりＡＮＤ型論理素子動作することを可能とし、素子バラツキを低減することを可能とし、消費電力を低減することを可能とする半導体装置を提供する。
【解決手段】第１導電型または真性である半導体領域の表面上に形成された二つの独立した第一および第二のゲート電極への両者への入力により反転層が形成された場合に、インパクトイオン化によるスイッチング動作が可能となることを特徴とする、半導体装置である。 （もっと読む）

【課題】上部拡散層上にコンタクトパッドを別途形成することなく、コンタクト合わせマージンを向上させる縦型トランジスタ構造を提供する。
【解決手段】本発明の半導体装置は、基板上に、柱状の半導体からなるボディ部（５）と、ボディ部の側面にゲート絶縁膜（１０）を介して設けられるゲート電極（１１）と、ボディ部の下部に接続される第１の拡散層（９）と、ボディ部の上面に接続される第２の拡散層（１６）とを備える縦構造トランジスタを含む半導体装置であって、第２の拡散層（１６）は、ボディ部の上面の面積以下の基板平面方向の断面を有する第１部分（１４）と、第１部分の上部にボディ部の上面の面積以上の基板平面方向の断面を有する第２部分（１５）とを備え、少なくとも第２部分がエピタキシャル成長層であり、隣接する縦型トランジスタ間に第２部分が接触することを防止する絶縁膜（１７）を有する。 （もっと読む）

【課題】ソース・ドレイン領域の寄生抵抗の上昇を抑えつつ短チャネル効果の発生を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２中のゲート電極１２の両側に形成され、ゲート電極１２側にエクステンション領域１６１を有し、導電型不純物を含むソース・ドレイン領域１６と、ソース・ドレイン領域１６のエクステンション領域１６１のゲート電極１２側の側面のみに接し、導電型不純物の半導体基板２中での拡散を抑制する性質を有する拡散抑制不純物を含む拡散抑制層１５と、を有する。 （もっと読む）

【課題】低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供する。
【解決手段】Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いたスパッタリング法によってウエハの主面上に堆積したＣｏ膜をシリサイド化することにより、ＭＯＳＦＥＴのゲート電極（８ｎ、８ｐ）、ソース、ドレイン（ｐ^＋型半導体領域１３、ｎ^＋型半導体領域１４）の表面に低抵抗で接合リーク電流の少ないＣｏＳｉ_２層（１６ｂ）を形成する。 （もっと読む）

【課題】ＭＩＳトランジスタにおけるシリコン混晶層からなるソースドレイン領域を、不純物の拡散による不具合を防止しながらチャネル領域に近づけることができるようにする。
【解決手段】半導体装置は、半導体基板１０からなるｎ型の活性領域の上に、ゲート絶縁膜１２を介在させて形成されたゲート電極１３と、活性領域におけるゲート電極１３の両側方の領域に形成されたｐ型ソースドレイン領域２０と、活性領域における各ｐ型ソースドレイン領域２０の側面からそれぞれゲート電極１３の下側に向かって形成されたｎ型ポケット領域１８とを有している。ｐ型ソースドレイン領域２０は、シリコンとIV族元素との混晶層からなり、混晶層は、ゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部２０ａを有している。凸部２０ａの先端は、ポケット領域１８によって覆われている。 （もっと読む）

【課題】シリコン基板にダメージを与えずに、ゲート下の不純物分布の正確な評価を安定して行うことのできる半導体ウェーハとその製造方法を提供する。
【解決手段】 半導体ウェーハは、半導体基板上の所定の箇所に設定されたモニター領域に、他と電気的接続を有しない断面形状がＷ字型のダミー充填部を有する。 （もっと読む）

【課題】シリサイド層とシリコンの界面抵抗を低く保ちつつ、シリサイド層からの金属元素の拡散を抑制し、リーク電流および寄生抵抗を小さくする。
【解決手段】半導体装置１００は、基板１（半導体層）と、基板１に接して形成され、基板１とは逆導電型の半導体電極１０と、半導体電極１０上に半導体電極１０に接して形成されたシリサイド層１４と、ゲッタリング層１２内部において、基板１と半導体電極１０との接合およびシリサイド層１４からそれぞれ離れて形成され、シリサイド層１４に含まれる金属元素をゲッタリングするゲッタリング層１２と、を含む。 （もっと読む）