半導体ウェーハ、及びその製造方法
【課題】シリコン基板にダメージを与えずに、ゲート下の不純物分布の正確な評価を安定して行うことのできる半導体ウェーハとその製造方法を提供する。
【解決手段】 半導体ウェーハは、半導体基板上の所定の箇所に設定されたモニター領域に、他と電気的接続を有しない断面形状がＷ字型のダミー充填部を有する。
【解決手段】 半導体ウェーハは、半導体基板上の所定の箇所に設定されたモニター領域に、他と電気的接続を有しない断面形状がＷ字型のダミー充填部を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェーハとその製造方法に関する。
【背景技術】
【０００２】
ユビキタス時代の到来に向けて、情報機器の小型化、高性能化、低消費電力化への要求が以前にもまして高まっている。サーバやディジタル家電、携帯電話などに使用されるＬＳＩは微細化が進み、ゲート電極の線幅が４０ｎｍ未満となる４５ｎｍ世代トランジスタの開発が進められている。そのような微細トランジスタが多数用いられるＬＳＩの安定動作には、各トランジスタの性能が均一である必要があり、性能のばらつきを抑制するトランジスタの製造方法が重要になる。
【０００３】
トランジスタのゲート電極の加工形状のエッチングによるばらつきが大きいと、素子の動作特性のばらつきも大きくなる。このため、トランジスタ性能のばらつきの原因調査をするために、製造途中にゲート電極のエッチング後の加工形状（ゲートＬＥＲ：Gate Line Edge Roughness）を電子顕微鏡で評価する手法が広く用いられている。
【０００４】
しかし、電子顕微鏡で観察したゲート電極の加工形状のばらつきが、必ずしもトランジスタ性能のばらつきと同じであるとは限りらない。つまり、ゲート電極の加工形状のばらつきが同じ程度であっても、トランジスタ性能のばらつきが異なる場合もあり得る。これは、ゲート電極下のシリコン活性領域に延びているソース・ドレイン拡散層のエクステンション領域とチャネル領域とが接触する境界部分での、不純物分布のばらつきが乱れるためである。
【０００５】
そこで、ゲート電極を除去することで、活性領域の不純物分布を走査型トンネル顕微鏡（ＳＴＭ：Scanning Tunneling Microscopy）で直接測定、評価することが考えられる。
【０００６】
図１は、不純物分布観察のためのゲート電極除去に、従来のエッチング方法を適用した例を示す。図１（ａ）の状態では、ゲート酸化膜１０４を介して形成されたポリシリコンゲート電極１０５の側壁にサイドウォール１０６が形成され、シリコン基板１０１には、チャネル１０３を挟んで、ソース・ドレイン電極１０２が形成されている。上述したように、ソース・ドレイン電極１０２がゲート電極１０５の直下のシリコン活性領域に突き出たエクステンション・オーバラップ・ディスタンスは、トランジスタ特性を予測する上で重要なパラメータのひとつであり、これを得るために不純物分布の測定、評価が必要である。
【０００７】
この状態からポリシリコンゲート電極１０５を除去する際に、従来は、ＫＯＨ、フッ硝酸、有機アルカリ等によるウェットエッチングで、ポリシリコンとゲート酸化膜のエッチング選択比をとっていた。しかし、混合比や処理温度の調整が困難なため、図１（ｂ）に示すように、ゲート酸化膜１０４も除去され、活性領域までも削れてしまうことが多い。この結果、基板シリコンに損傷部１０８が生じ、正確な不純物分布を得ることができなくなる。
【０００８】
他方、０．１３μｍより小さいテクノロジにおいては、ＭＯＳＦＥＴのゲート電極の空乏化による性能低下は深刻であり、金属をゲート電極へ適用する試みが加速している。この場合、従来のポリシリコンゲートと同様の手法でＭＯＳＦＥＴを作成することは困難である。そこで、置き換えゲート、あるいはダマシンゲートと呼ばれる技術が広く使われている。置き換えゲートは、ダミーのポリシリコンを使って、ソース・ドレインの形成まで完了させた後、絶縁膜を被覆し、ＣＭＰ（Chemical-Mechanical Polishing）法でゲート表面を露出、ダミーゲートを選択的に除去した後、ゲート絶縁膜と金属のゲート電極を作製し直すというのが代表的な製造プロセスである。
【０００９】
このような置き換えゲートの製造プロセスにおいても、ダミーゲートの選択除去の際にゲート酸化膜も除去されて、チャネル層に深刻なダメージを与えるという同様の問題が生じている。上述のように、従来のウェット処理で選択比を出すのは困難であり、基板シリコンに損傷を与えることが多い。これを回避するために、ダミーゲートをＰｏｌｙ／ＳｉＮ／ＳｉＯ2の三層構造にする工夫も施されてきたが、製造工程数が増加するというデメリットが生じていた。
【００１０】
このような問題を解決するために、薬液ＴＭＡＨ（テトラ・メチル・アンモニウム・ハイドロオキサイド）を用い、ＴＭＡＨ処理の条件を最適化することで、ゲート酸化膜１０４を溶かさずに、ポリシリコン製のゲート電極１０５のみを除去する方法が提案されている（たとえば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】H. Fukutome, et al., “Direct evaluation of Gate Line Roughness Impact on Extension Profiles in Sub-50nm N-MOSFETs”, IEDM Tech. Dig., pp. 433-436, December 2004
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、ＴＭＡＨ処理を最適化することによって、ゲート酸化膜１０４を残してポリシリコンゲート電極１０５のみを除去する方法においても、条件の最適化と選択比の制御が困難であり、確実にゲート酸化膜１０４だけを残せるとは限らない。ゲート酸化膜の薄膜化が今後いっそう進むことは明らかであり、確実性を持ってゲート酸化膜を残せるゲート除去方法が望まれる。
【００１３】
そこで本発明は、シリコン基板にダメージを与えることなく、ゲート電極下のシリコン活性領域の不純物分布の正確な評価と製品のばらつき抑制を可能にする半導体ウェーハとその製造方法の提供を課題とする。
【課題を解決するための手段】
【００１４】
第１の観点では、半導体ウェーハは、
半導体基板上の所定の箇所に設定されたモニター領域に、他と電気的接続を有しない断面形状がＷ字型のダミー充填部を有する。
【００１５】
第２の観点では、半導体ウェーハの製造方法は、
半導体基板上のモニター領域に、ゲート絶縁膜を介して位置するシリコンを含有する材料からなるゲート電極と、当該ゲート電極を挟んで前記半導体基板に形成されたソース・ドレイン電極を有する半導体素子を、前記半導体基板上の素子領域の半導体素子と同時に形成し、
前記モニター領域の半導体素子の前記ゲート電極の側壁に設けられた側壁絶縁膜を除去し、
前記モニター領域で前記側壁絶縁膜が除去された前記半導体素子の前記ゲート電極に熱分解によって生成された熱分解水素を接触させることによって、前記ゲート絶縁膜を除去することなく前記ゲート電極を除去するとともに、前記ゲート絶縁膜の両側の前記半導体基板に断面形状がＷ字型の溝を形成し、
前記溝部を、前記素子領域の前記半導体素子のコンタクト配線の形成と同時に配線材料で充填する
工程を含む。
【発明の効果】
【００１６】
シリコン基板にダメージを与えることなく、ゲート電極下のシリコン活性領域の不純物分布の評価を可能にする半導体ウェーハとその製造方法が実現される。評価結果に基づいて、製造される半導体装置のばらつきを抑制できる。また、製造途中の半導体ウェーハを有効に利用して、生産効率を向上することができる。
【図面の簡単な説明】
【００１７】
【図１】従来の問題点を説明するための概略図である。
【図２】本発明の原理を説明するための図である。
【図３】本発明の第１実施形態に係る半導体装置の製造工程図（その１）である。
【図４Ａ】本発明の第１実施形態に係る半導体装置の製造工程図（その２）である。
【図４Ｂ】図４Ａ（ｄ）でゲート酸化膜除去後に露出したシリコン活性領域の不純物分布測定結果の平面図である。
【図５】本発明の第１実施形態に係る半導体装置の製造工程図（その３）である。
【図６】本発明の第１実施形態に係る半導体装置の製造工程図（その４）である。
【図７】本発明の第１実施形態に係る半導体装置の評価方法を示すフローチャートである。
【図８】本発明の第２実施形態に係る半導体装置の製造工程図（その１）である。
【図９】本発明の第２実施形態に係る半導体装置の製造工程図（その２）である。
【図１０】本発明の第２実施形態に係る半導体装置の製造工程図（その３）である。
【図１１】本発明のＬＤＭＯＳへの適用例を示す概略図である。
【発明を実施するための形態】
【００１８】
図２は、本発明のゲート電極除去方法の原理を説明するための図であり、図１に示す従来の除去工程そのものに本発明の原理を適用したときの状態を示す。
【００１９】
図１（ａ）のように、ゲート酸化膜１０４上に位置するゲート電極１０５の側壁をサイドウォール１０６で覆い、ゲート直下のチャネル１０３を挟んで、ソース・ドレイン電極１０２が形成された状態で、希フッ酸などによりウェーハ表面に形成されている自然酸化膜を除去した後にウェーハを処理チャンバに入れて、熱分解水素により、ポリシリコンゲート電極をエッチング除去する。処理チャンバ内には、たとえば１８００℃に加熱したタングステン触媒が設置され、圧力１．３３Ｐａ，サセプタ温度４２０℃で水素ガスを導入する。水素ガスは加熱触媒に接触して、熱分解した原子状の水素（以下、「熱分解水素」と称する）を生成する。熱分解水素は、高い選択比でポリシリコン電極およびサイドウォール１０６外側のシリコン基板１０１と反応し、薄いゲート酸化膜１０４を残してゲート電極のみを除去することができる。なお、ここではゲート電極材料としてポリシリコンを例示したが、ポリシリコンゲルマニウムなどのシリコンを含む材料からなるゲート電極であれば、本手法の適用が可能である。また、従来方法との比較のため、図１の工程に直接本発明の原理を適用した状態を示したが、シリコンを含むゲート電極材料に対する選択比が確保される限り、後述するようにサイドウォールの除去後にゲート電極を熱分解水素によりエッチング除去してもよい。
【００２０】
図３〜図６は、本発明の第１実施形態に係る半導体装置の製造工程あり、図２で説明した原理を、実際の半導体装置の製造および評価に適用した例を示す図である。本実施の形態ではｐ型ＭＯＳトランジスタを用いて説明するが、ｎ型ＭＯＳトランジスタでも同様の効果が得られる。
【００２１】
図３（ａ）に示すように、半導体ウェーハの所定の領域に、シリコン活性領域の不純物分布測定用のモニター領域を確保する。モニター領域は、チップごと、あるいはショットごとに、チップ内の所定の箇所に設けてもよいし、チップを分割するスクライブ領域に複数設けてもよい。いずれの場合も、素子領域での素子の形成と同時に、モニター用のゲート酸化膜とゲート電極が作り込まれる。図３（ａ）には図示されていないが、モニター領域は、素子分離により素子領域と隔てられていてもよい。
【００２２】
具体的には、面方位が（１００）のｐ型シリコン基板１１の所定の領域に素子分離（不図示）を形成する。次に、シリコン基板１１にｎ型不純物としてリン（Ｐ）などを用いて加速エネルギ約３００ＫｅＶ以上、ドーズ量１Ｅ１３／ｃｍ2以上の条件でイオン注入することで、ｐ型ＭＯＳトランジスタ形成領域にｎウェル（不図示）を形成する。そして、シリコン基板１１の表面を熱酸化し、全面にゲート酸化膜１４を５．０ｎｍ以下の必要量で形成する。なお、ゲート酸化膜１４は通常シリコン酸化膜であるが、必要に応じて窒素が添加されてもよい。ゲート酸化膜１４上にＣＶＤ法でポリシリコン膜を１００〜３００ｎｍ成長して、所定の形状にエッチングしてゲート電極１５を形成する。ゲート電極１５をマスクにして、シリコン基板１１にｐ型不純物として例えばボロン（Ｂ）を加速エネルギ約０．２〜１．０ＫｅＶ、ドーズ量約１Ｅ１４／ｃｍ2〜２Ｅ１５／ｃｍ2の条件でイオン注入し、拡張拡散層（エクステンション領域）１２ａを形成する。プラズマＣＶＤ法により、サイドウォール用絶縁膜として二酸化シリコン層を全面に形成し、エッチバックによりサイドウォール１６を形成する。なお、サイドウォール用絶縁膜は窒化シリコン層としてもよい。サイドウォール１６をマスクとして、シリコン基板１１にｐ型不純物としてたとえばボロン（Ｂ）をイオン注入し、高濃度拡散層１２ｂを形成して、ソース・ドレイン電極に接続される不純物層１２を形成する。その後、全面を層間絶縁膜（シリコン酸化膜等）１９で覆う。
【００２３】
次に、図３（ｂ）に示すように、モニター領域において、層間絶縁膜１９とサイドウォール１６を除去し、開口２１内でモニター用のゲート電極１５の全体を露出する。層間絶縁膜１９およびサイドウォール１６の除去は、たとえばＣ4Ｆ6ガスを用いたドライエッチングにより行う。なお、サイドウォール１６は必ずしも除去せずともよい。
【００２４】
次に、希フッ酸などによりウェーハ表面に形成されている自然酸化膜を除去した後に、図４Ａ（ｃ）に示すように、タングステンフィラメントを１８００℃に加熱した処理チャンバ内に水素（Ｈ2）ガスを導入して、熱分解水素を生成し、モニター領域のポリシリコンゲート電極１５を除去する。このとき、露出したシリコン基板１１の表面も削れるが、アンダーカットを生じることなく、テーパ状にエッチングされるので、断面Ｗ形状の溝２２が形成される。したがって、ゲート電極下のシリコン活性領域へのダメージは抑制される。また、熱分解水素を用いると、ゲート電極下にあるゲート酸化膜１４に対するポリシリコンの選択比がほぼ無限大となる。その結果、高い信頼性でゲート酸化膜１４のみを残すことができ、ゲート直下に延びるエクステンション・オーバーラップ領域でのシリコン活性領域の不純物分布状態を、そのまま維持することができる。
【００２５】
この状態で、露出したゲート酸化膜１４の形状を、電子顕微鏡で直接観察、あるいは撮像する。ゲート酸化膜１４はゲート電極１５の基部に当たるため、ゲート電極の加工形状をもっとも正確に反映する。サイドウォール絶縁膜１６の形状を観察することとしてもよい。
【００２６】
この段階で、ゲート酸化膜１４に存在するピンホールの検査も可能である。ピンホールがあれば、ゲート酸化膜１４を熱分解水素にさらしたときに、下方のシリコン基板がエッチングされ、ピンホールを顕在化させることができるからである。
【００２７】
次に、図４Ａ（ｄ）に示すように、フッ酸を用いたウェット処理でゲート酸化膜１４を除去する。除去後、ゲート電極下のシリコン活性領域の不純物分布を走査型トンネル顕微鏡（ＳＴＭ）で測定、評価する。測定した不純物分布の平面図を図４Ｂに示す。ゲート電極下のシリコン活性領域では、チャネル領域を挟んで、ゲートのエッジ方向に向かって、不純物濃度が高くなる分布を示す。この段階で、ゲート電極下の不純物分布と、ゲート電極下のシリコン活性領域に突き出たエクステンション・オーバーラップ距離を正確に測定することができる。
【００２８】
またこの段階で、ゲート酸化膜１４にピンホールが存在していたとすれば、その検査も可能である。ピンホールがあれば、ゲート酸化膜１４を熱分解水素にさらしたときに、下方のシリコン基板がエッチングされ、シリコン活性領域にピットができるからである。
【００２９】
測定した不純物濃度および／あるいはエクステンション・オーバーラップ距離を、前工程で観察したゲート加工形状と関連付けることにより、ゲート電極のエッチング加工形状（Gate Line Edge Roughness）と不純物分布との実際の相関を評価することができる。また、ゲート酸化膜のピンホールの有無に関しても、評価できる。ここでの測定、評価が、あらかじめ設定された検査条件を満たす場合は、当該ウェーハで引き続き半導体製造工程を継続する。
【００３０】
すなわち、図５（ｅ）に示すように、素子領域において、層間絶縁膜１９に、トランジスタのソース・ドレイン電極１２に到達するコンタクトホール２３を形成し、コンタクトホールの形成に用いたマスク（不図示）を除去する。
【００３１】
次に、図５（ｆ）に示すように、コンタクトホール２３およびモニター領域の開口２１内を、グルー膜（不図示）を介してポリシリコン等のシリコン系材料もしくはタングステン等のメタル材料で充填し、表面を平坦化して、コンタクトプラグ２５と、ダミーコンタクトプラグ２６を形成する。
【００３２】
次に、図６（ｇ）に示すように、コンタクトプラグ２５に接続する上層配線２８を形成し、層間絶縁膜２７を堆積し、必要であればさらに上層のプラグや配線を形成して半導体装置を完成する。完成したウェーハのモニター領域には、断面形状がＷ字型のダミープラグが埋め込まれているが、どこへも接続せず、半導体装置の動作には影響しない。
【００３３】
図７は、第１実施形態に係る半導体装置の評価方法を示すフローチャートである。まず、シリコン基板上の素子領域およびモニター領域に、ポリシリコンゲートを有するトランジスタを形成する（Ｓ１０１）。シリコン基板およびトランジスタの全面を覆って、層間絶縁膜を堆積する（Ｓ１０２）。モニター領域の層間絶縁膜を除去して、測定、評価用のゲート電極の全体を露出する（Ｓ１０３）。熱分解水素により、露出したゲート電極のみを除去し、残ったゲート絶縁膜の加工形状を電子顕微鏡で観察する（Ｓ１０４）。
【００３４】
次に、フッ酸を用いたウェット処理でゲート酸化膜を除去し（Ｓ１０５）、ゲート電極下のシリコン活性領域の不純物分布を走査型トンネル顕微鏡で測定、評価する。また、併せて、ゲート酸化膜のピンホール検査を実施してもよい。評価結果が所定の条件を満たす場合、たとえば、濃度分布のばらつきが所定の範囲内にある場合は、次の製造工程へ移行する。すなわち、素子領域の層間絶縁膜に、ソース・ドレイン電極に到達するコンタクトホールを形成し（Ｓ１０７）、ホール内を金属材料で埋め込んでコンタクトプラグを形成する（Ｓ１０８）。さらに必要な製造工程を経て、ウェーハを完成する（Ｓ１０９）。
【００３５】
不純物分布の測定、評価結果が、所定の条件を満足しない場合は、測定結果を後続の製品製造工程へフィードバックする（Ｓ１１０）。たとえば、評価結果が所定の条件からわずかに外れる場合は、ゲートエッチング条件のマージンを広げる、あるいは、所定の条件から大きくはずれる場合は、その原因を調査し、シリコン活性領域の不純物分布が所定の分布になるように、ゲートエッチング条件を設定し直す、不純物注入条件を設定し直す、不純物拡散に影響を与える熱処理を見直す、など、適切に対処することができる。これにより、最終的なデバイスの電気特性のばらつきを許容範囲内に抑えることが可能になる。また、エッチング加工形状と、実際の不純物分布との相関データを蓄積し、正確な相関関係に基づくトランジスタの性能予測が可能になる。また、実際のウェーハ上での製造工程中に測定、評価を挿入しつつ、素子領域に影響を与えることがないので、製造効率が向上する。
【００３６】
図８〜図１０は、本発明の第２実施形態に係る半導体装置の製造工程図である。第２実施形態では、ゲート加工形状と、不純物分布測定をダマシンゲートの作製に適用する。
【００３７】
まず、図８（ａ）に示すように、半導体ウェーハの全面に、絶縁薄膜とポリシリコン膜を順次形成し、所定の形状にエッチングして、素子領域およびモニター領域に、ダミーゲート絶縁膜３４を介してダミーゲート電極３５を形成する。ダミーゲート電極３５をマスクにして低濃度拡散層（ＬＬＤ）１２ａを形成し、次いでサイドウォール１６をマスクとして高濃度拡散層１２ｂを形成して、ソース・ドレイン電極に接続する不純物拡散層１２を形成する。その後、全面を層間絶縁膜（シリコン酸化膜）１９で覆う。
【００３８】
次に、図８（ｂ）に示すように、ＣＭＰにより、ダミーゲート電極３５の表面が露出するまで、層間絶縁膜１９を研磨する。
【００３９】
次に、図９（ｃ）に示すように、モニター領域の層間絶縁膜１９とサイドウォール１６を除去して、開口４１内にダミーゲート電極３５の全体を露出する。このとき、素子領域でのダミーゲート電極３５の表面も露出している。
【００４０】
次に、図９（ｄ）に示すように、タングステン等の加熱触媒に水素ガスを接触させて熱分解水素を生成し、素子領域およびモニター領域のダミーゲート電極３５を除去する。これにより、素子領域のサイドウォール１６の間に開口４３が形成される。また、モニター領域の開口４１内の底面は断面Ｗ形状にエッチングされ、ゲート絶縁膜３４を挟んでテーパ状のみぞ４２が形成される。熱分解水素の高い選択比により、素子領域およびモニター領域において、ダミーゲート絶縁膜３４はエッチングされずに残る。この状態で、モニター領域の開口４１内に露出するダミーゲート絶縁膜３４の加工形状を、電子顕微鏡で直接観察、または撮像する。
【００４１】
次に、図１０（ｅ）に示すように、フッ酸によるウェット処理で、素子領域とモニター領域のダミーゲート絶縁膜３４を除去し、モニター領域の開口４１内の測定領域４５で、ゲート直下の不純物分布を走査型トンネル顕微鏡で測定、評価する。評価結果が所定の条件を満たす場合は、次工程でダマシンゲートを作成する。
【００４２】
すなわち、図１０（ｆ）に示すように、ＳｉＯ2、ＳｉＯＮ，ＳｉＮ、Ｔａ2Ｏ5、ＨｆＯ2、Ａｌ2Ｏ3などの材料で絶縁膜を形成する。この薄膜は、素子領域の開口４３の底面で、ダマシンゲート絶縁膜５４ａとなり、モニター領域の開口４１内において、ダミーゲート絶縁膜５４ｂとなる。不要な部分の絶縁膜は除去する。さらに、全面にＡｌ、Ｗ、Ｍｏなどの金属材料を堆積する。これにより、素子領域の開口４３の内部にメタルゲート電極５５ａが形成され、モニター領域では、開口４１内にダミーゲート電極５５ｂが形成される。その後、層間絶縁膜の形成、コンタクトプラグの形成、上層配線の形成など必要な工程を経て、半導体装置を完成する。
【００４３】
このように、ダマシンゲートの製造プロセスにも本発明は適用可能であり、チャネル領域にダメージを与えることなく、ゲート電極下のシリコン活性領域の正確な不純物分布を測定することが可能である。また、ドライプロセスにより、制御性よく置き換え（ダマシン）ゲートを形成することができる。なお、ここではゲート電極材料としてポリシリコンを例示したが、ポリシリコンゲルマニウムなどシリコンを含む材料からなるゲート電極であれば、本手法の適用が可能である。
【００４４】
図１１は、その他の実施形態として、本発明のＬＤＭＯＳ（Lateral Double Diffused MOSFET）への適応例を示す。ＬＤＭＯＳは、パワーアンプ等、ドライバ出力用に用いられる。ＬＤＭＯＳでは、２回の拡散で、各電極を横方向に拡散している。ソースとドレインが基板の同じ面に位置するので、集積回路への混載が可能である。
【００４５】
図１１（ａ）は、ＮチャネルのアクティブギャップＬＤＭＯＳである。ドレイン電極７２ｄとゲート端との間にギャップが存在し、ｎ＋ドレイン７２ｄを取り囲むｎ−ｗｅｌｌはドリフト領域となっている。チャネル領域（反転層形成領域）となるｐ−ｂｏｄｙ７１は、ソース電極またはゲート端にセルフアラインする。図１１（ｂ）は、ＮチャネルのフィールドギャップＬＤＭＯＳである。ゲート電極７５の一部は、厚いフィールド酸化膜７３上にかぶさっている。
【００４６】
ＮチャネルのＬＤＭＯＳにおいては、チャネル領域となるｐ−ｂｏｄｙ７１のゲート端からのオーバーラップ長の制御が、動作特性にとって重要となる。このｐ−ｂｏｄｙの濃度プロファイルの確認にも、本発明を適用できる。
【００４７】
すなわち、モニター領域に素子領域と同様にＬＤＭＯＳを作りこみ、熱分解水素により、モニター領域のゲート電極７５のみを除去し、ゲート酸化膜７４の形状を観察する。次いで、フッ酸によりゲート酸化膜７４をウェット除去し、ゲート電極下におけるｐ−ｂｏｄｙ７１の不純物分布プロファイルを、走査型トンネル顕微鏡で測定する。測定結果は後続のウェーハのゲート加工条件、ｐ−ｂｏｄｙ形成条件などに反映することができる。
【００４８】
以上述べたように、本発明によれば、シリコン活性領域にダメージを与えることなく、ゲート電極のエッチング形状と、ゲート電極下のシリコン活性領域の不純物分布の相関を精度よく評価することができ、トランジスタ性能を予測することができる。
【００４９】
また、評価後に、製品完成までプロセスを継続することができるので、生産効率を高く維持することができる。なお、ここではゲート電極材料としてポリシリコンを例示したが、ポリシリコンゲルマニウムなどシリコンを含む材料からなるゲート電極であれば、本手法の適用が可能である。
【００５０】
最後に、以上の説明に関して、以下の付記を開示する。
（付記１）
半導体基板上に、ゲート絶縁膜を介して位置するシリコンを含有する材料からなるゲート電極と、前記半導体基板に、前記ゲート電極を挟んで形成されたソース・ドレイン電極とを有する半導体装置に、熱分解によって生成された熱分解水素を接触させることによって、前記ゲート絶縁膜を除去することなく、前記シリコンを含有する材料からなるゲート電極を除去し、
前記半導体基板上に残るゲート絶縁膜またはサイドウォール絶縁膜の形状を観察することによって、ゲート加工形状を評価する
ことを特徴とする半導体装置の評価方法。
（付記２）
前記半導体基板上に残るゲート絶縁膜をウェット処理により除去し、
ゲート電極除去後に露出したシリコン活性領域の不純物分布を測定、評価する
工程をさらに含むことを特徴とする付記１に記載の半導体装置の評価方法。
（付記３）
前記ゲート加工形状と、前記不純物分布との相関を評価する工程をさらに含むことを特徴とする付記２に記載の半導体装置の評価方法。
（付記４）
前記半導体基板上に残るゲート絶縁膜のピンホールを検査する
工程をさらに含むことを特徴とする付記１または２に記載の半導体装置の評価方法。
（付記５）
前記熱分解水素は、１８００℃程度に加熱した金属触媒に水素ガスを接触させて生成することを特徴とする付記１に記載の評価方法。
（付記６）
半導体基板上のモニター領域に、ゲート絶縁膜を介して位置するシリコンを含有する材料からなるゲート電極と、当該ゲート電極を挟んで前記半導体基板に形成されたソース・ドレイン電極を有する半導体素子を、前記半導体基板上の素子領域の半導体素子と同時に形成し、
前記モニター領域の半導体装置に、熱分解によって生成された熱分解水素を接触させることによって、ゲート絶縁膜を除去することなく、ゲート電極を除去し、
その後、前記ゲート絶縁膜をウェット処理により除去して、ゲート電極除去後に露出したシリコン活性領域の不純物分布を測定し、
前記測定結果を、半導体製造プロセスにフィードバックする
ことを特徴とする半導体装置の製造方法。
（付記７）
前記測定結果が所定の条件を満たさない場合に、前記ゲート電極の加工条件、不純物注入条件、不純物拡散のための熱処理条件の少なくともひとつを調整する
工程をさらに含むことを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）
前記測定結果が、所定の条件を満たす場合に、前記半導体基板において半導体製造プロセスを継続して、半導体ウェーハを完成する工程をさらに含むことを特徴とする付記６に記載の半導体装置の製造方法。
（付記９）
前記モニター領域を、前記半導体基板上のチップ領域内、または前記チップを分割するスクライブ領域に設定することを特徴とする付記６に記載の半導体装置の製造方法。
（付記１０）
前記シリコンを含有する材料からなるゲート電極は、ダマシンゲート用のダミーゲート電極またはＬＤＭＯＳ（横型二重拡散ＭＯＳＦＥＴ）のゲート電極であることを特徴とする付記６〜９のいずれかに記載の半導体装置の製造方法。
（付記１１）
前記熱分解水素は、１８００℃程度に加熱した金属触媒に水素ガスを接触させて生成することを特徴とする付記６に記載の半導体装置の製造方法。
（付記１２）
半導体基板上の所定の箇所に設定されたモニター領域に、他と電気的接続を有しない断面形状がＷ字型のダミー金属充填部を有することを特徴とする半導体ウェーハ。
（付記１３）
前記断面形状がＷ字型のダミー充填部は、ダミーコンタクトプラグまたはダミーメタルゲート電極であることを特徴とする付記１２に記載の半導体ウェーハ。
（付記１４）
前記断面形状がＷ字型のダミー充填部は、前記半導体基板上のチップ領域内、または前記チップを分割するスクライブ領域に位置することを特徴とする付記１２に記載の半導体ウェーハ。
（付記１５）
半導体基板上のモニター領域に、ゲート絶縁膜を介して位置するシリコンを含有する材料からなるゲート電極と、当該ゲート電極を挟んで前記半導体基板に形成されたソース・ドレイン電極を有する半導体素子を、前記半導体基板上の素子領域の半導体素子と同時に形成し、
前記モニター領域の半導体素子の前記ゲート電極の側壁に設けられた側壁絶縁膜を除去し、
前記モニター領域で前記側壁絶縁膜が除去された前記半導体素子の前記ゲート電極に熱分解によって生成された熱分解水素を接触させることによって、前記ゲート絶縁膜を除去することなく前記ゲート電極を除去するとともに、前記ゲート絶縁膜の両側の前記半導体基板に断面形状がＷ字型の溝を形成し、
前記溝部を、前記素子領域の前記半導体素子のコンタクト配線の形成と同時に配線材料で充填する
ことを特徴とする半導体ウェーハの製造方法。
【産業上の利用可能性】
【００５１】
ゲート電極下のシリコン活性領域の不純物分布の評価と、評価結果に基づく半導体ウェーハの製造プロセスに適用することができる。
【符号の説明】
【００５２】
１１ シリコン基板（半導体基板）
１２、７２ ソース・ドレイン電極
１３ チャネル
１４、５４ａ、７４ ゲート酸化膜（ゲート絶縁膜）
１５、７５ ポリシリコンゲート電極
１６ サイドウォール
２６ ダミーコンタクトプラグ
３４、５４ｂ ダミーゲート絶縁膜
３５ ポリシリコンダミーゲート電極
５５ａ メタルゲート電極（ダマシンゲート電極）
５５ｂ ダミーメタルゲート電極
【技術分野】
【０００１】
本発明は、半導体ウェーハとその製造方法に関する。
【背景技術】
【０００２】
ユビキタス時代の到来に向けて、情報機器の小型化、高性能化、低消費電力化への要求が以前にもまして高まっている。サーバやディジタル家電、携帯電話などに使用されるＬＳＩは微細化が進み、ゲート電極の線幅が４０ｎｍ未満となる４５ｎｍ世代トランジスタの開発が進められている。そのような微細トランジスタが多数用いられるＬＳＩの安定動作には、各トランジスタの性能が均一である必要があり、性能のばらつきを抑制するトランジスタの製造方法が重要になる。
【０００３】
トランジスタのゲート電極の加工形状のエッチングによるばらつきが大きいと、素子の動作特性のばらつきも大きくなる。このため、トランジスタ性能のばらつきの原因調査をするために、製造途中にゲート電極のエッチング後の加工形状（ゲートＬＥＲ：Gate Line Edge Roughness）を電子顕微鏡で評価する手法が広く用いられている。
【０００４】
しかし、電子顕微鏡で観察したゲート電極の加工形状のばらつきが、必ずしもトランジスタ性能のばらつきと同じであるとは限りらない。つまり、ゲート電極の加工形状のばらつきが同じ程度であっても、トランジスタ性能のばらつきが異なる場合もあり得る。これは、ゲート電極下のシリコン活性領域に延びているソース・ドレイン拡散層のエクステンション領域とチャネル領域とが接触する境界部分での、不純物分布のばらつきが乱れるためである。
【０００５】
そこで、ゲート電極を除去することで、活性領域の不純物分布を走査型トンネル顕微鏡（ＳＴＭ：Scanning Tunneling Microscopy）で直接測定、評価することが考えられる。
【０００６】
図１は、不純物分布観察のためのゲート電極除去に、従来のエッチング方法を適用した例を示す。図１（ａ）の状態では、ゲート酸化膜１０４を介して形成されたポリシリコンゲート電極１０５の側壁にサイドウォール１０６が形成され、シリコン基板１０１には、チャネル１０３を挟んで、ソース・ドレイン電極１０２が形成されている。上述したように、ソース・ドレイン電極１０２がゲート電極１０５の直下のシリコン活性領域に突き出たエクステンション・オーバラップ・ディスタンスは、トランジスタ特性を予測する上で重要なパラメータのひとつであり、これを得るために不純物分布の測定、評価が必要である。
【０００７】
この状態からポリシリコンゲート電極１０５を除去する際に、従来は、ＫＯＨ、フッ硝酸、有機アルカリ等によるウェットエッチングで、ポリシリコンとゲート酸化膜のエッチング選択比をとっていた。しかし、混合比や処理温度の調整が困難なため、図１（ｂ）に示すように、ゲート酸化膜１０４も除去され、活性領域までも削れてしまうことが多い。この結果、基板シリコンに損傷部１０８が生じ、正確な不純物分布を得ることができなくなる。
【０００８】
他方、０．１３μｍより小さいテクノロジにおいては、ＭＯＳＦＥＴのゲート電極の空乏化による性能低下は深刻であり、金属をゲート電極へ適用する試みが加速している。この場合、従来のポリシリコンゲートと同様の手法でＭＯＳＦＥＴを作成することは困難である。そこで、置き換えゲート、あるいはダマシンゲートと呼ばれる技術が広く使われている。置き換えゲートは、ダミーのポリシリコンを使って、ソース・ドレインの形成まで完了させた後、絶縁膜を被覆し、ＣＭＰ（Chemical-Mechanical Polishing）法でゲート表面を露出、ダミーゲートを選択的に除去した後、ゲート絶縁膜と金属のゲート電極を作製し直すというのが代表的な製造プロセスである。
【０００９】
このような置き換えゲートの製造プロセスにおいても、ダミーゲートの選択除去の際にゲート酸化膜も除去されて、チャネル層に深刻なダメージを与えるという同様の問題が生じている。上述のように、従来のウェット処理で選択比を出すのは困難であり、基板シリコンに損傷を与えることが多い。これを回避するために、ダミーゲートをＰｏｌｙ／ＳｉＮ／ＳｉＯ2の三層構造にする工夫も施されてきたが、製造工程数が増加するというデメリットが生じていた。
【００１０】
このような問題を解決するために、薬液ＴＭＡＨ（テトラ・メチル・アンモニウム・ハイドロオキサイド）を用い、ＴＭＡＨ処理の条件を最適化することで、ゲート酸化膜１０４を溶かさずに、ポリシリコン製のゲート電極１０５のみを除去する方法が提案されている（たとえば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】H. Fukutome, et al., “Direct evaluation of Gate Line Roughness Impact on Extension Profiles in Sub-50nm N-MOSFETs”, IEDM Tech. Dig., pp. 433-436, December 2004
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、ＴＭＡＨ処理を最適化することによって、ゲート酸化膜１０４を残してポリシリコンゲート電極１０５のみを除去する方法においても、条件の最適化と選択比の制御が困難であり、確実にゲート酸化膜１０４だけを残せるとは限らない。ゲート酸化膜の薄膜化が今後いっそう進むことは明らかであり、確実性を持ってゲート酸化膜を残せるゲート除去方法が望まれる。
【００１３】
そこで本発明は、シリコン基板にダメージを与えることなく、ゲート電極下のシリコン活性領域の不純物分布の正確な評価と製品のばらつき抑制を可能にする半導体ウェーハとその製造方法の提供を課題とする。
【課題を解決するための手段】
【００１４】
第１の観点では、半導体ウェーハは、
半導体基板上の所定の箇所に設定されたモニター領域に、他と電気的接続を有しない断面形状がＷ字型のダミー充填部を有する。
【００１５】
第２の観点では、半導体ウェーハの製造方法は、
半導体基板上のモニター領域に、ゲート絶縁膜を介して位置するシリコンを含有する材料からなるゲート電極と、当該ゲート電極を挟んで前記半導体基板に形成されたソース・ドレイン電極を有する半導体素子を、前記半導体基板上の素子領域の半導体素子と同時に形成し、
前記モニター領域の半導体素子の前記ゲート電極の側壁に設けられた側壁絶縁膜を除去し、
前記モニター領域で前記側壁絶縁膜が除去された前記半導体素子の前記ゲート電極に熱分解によって生成された熱分解水素を接触させることによって、前記ゲート絶縁膜を除去することなく前記ゲート電極を除去するとともに、前記ゲート絶縁膜の両側の前記半導体基板に断面形状がＷ字型の溝を形成し、
前記溝部を、前記素子領域の前記半導体素子のコンタクト配線の形成と同時に配線材料で充填する
工程を含む。
【発明の効果】
【００１６】
シリコン基板にダメージを与えることなく、ゲート電極下のシリコン活性領域の不純物分布の評価を可能にする半導体ウェーハとその製造方法が実現される。評価結果に基づいて、製造される半導体装置のばらつきを抑制できる。また、製造途中の半導体ウェーハを有効に利用して、生産効率を向上することができる。
【図面の簡単な説明】
【００１７】
【図１】従来の問題点を説明するための概略図である。
【図２】本発明の原理を説明するための図である。
【図３】本発明の第１実施形態に係る半導体装置の製造工程図（その１）である。
【図４Ａ】本発明の第１実施形態に係る半導体装置の製造工程図（その２）である。
【図４Ｂ】図４Ａ（ｄ）でゲート酸化膜除去後に露出したシリコン活性領域の不純物分布測定結果の平面図である。
【図５】本発明の第１実施形態に係る半導体装置の製造工程図（その３）である。
【図６】本発明の第１実施形態に係る半導体装置の製造工程図（その４）である。
【図７】本発明の第１実施形態に係る半導体装置の評価方法を示すフローチャートである。
【図８】本発明の第２実施形態に係る半導体装置の製造工程図（その１）である。
【図９】本発明の第２実施形態に係る半導体装置の製造工程図（その２）である。
【図１０】本発明の第２実施形態に係る半導体装置の製造工程図（その３）である。
【図１１】本発明のＬＤＭＯＳへの適用例を示す概略図である。
【発明を実施するための形態】
【００１８】
図２は、本発明のゲート電極除去方法の原理を説明するための図であり、図１に示す従来の除去工程そのものに本発明の原理を適用したときの状態を示す。
【００１９】
図１（ａ）のように、ゲート酸化膜１０４上に位置するゲート電極１０５の側壁をサイドウォール１０６で覆い、ゲート直下のチャネル１０３を挟んで、ソース・ドレイン電極１０２が形成された状態で、希フッ酸などによりウェーハ表面に形成されている自然酸化膜を除去した後にウェーハを処理チャンバに入れて、熱分解水素により、ポリシリコンゲート電極をエッチング除去する。処理チャンバ内には、たとえば１８００℃に加熱したタングステン触媒が設置され、圧力１．３３Ｐａ，サセプタ温度４２０℃で水素ガスを導入する。水素ガスは加熱触媒に接触して、熱分解した原子状の水素（以下、「熱分解水素」と称する）を生成する。熱分解水素は、高い選択比でポリシリコン電極およびサイドウォール１０６外側のシリコン基板１０１と反応し、薄いゲート酸化膜１０４を残してゲート電極のみを除去することができる。なお、ここではゲート電極材料としてポリシリコンを例示したが、ポリシリコンゲルマニウムなどのシリコンを含む材料からなるゲート電極であれば、本手法の適用が可能である。また、従来方法との比較のため、図１の工程に直接本発明の原理を適用した状態を示したが、シリコンを含むゲート電極材料に対する選択比が確保される限り、後述するようにサイドウォールの除去後にゲート電極を熱分解水素によりエッチング除去してもよい。
【００２０】
図３〜図６は、本発明の第１実施形態に係る半導体装置の製造工程あり、図２で説明した原理を、実際の半導体装置の製造および評価に適用した例を示す図である。本実施の形態ではｐ型ＭＯＳトランジスタを用いて説明するが、ｎ型ＭＯＳトランジスタでも同様の効果が得られる。
【００２１】
図３（ａ）に示すように、半導体ウェーハの所定の領域に、シリコン活性領域の不純物分布測定用のモニター領域を確保する。モニター領域は、チップごと、あるいはショットごとに、チップ内の所定の箇所に設けてもよいし、チップを分割するスクライブ領域に複数設けてもよい。いずれの場合も、素子領域での素子の形成と同時に、モニター用のゲート酸化膜とゲート電極が作り込まれる。図３（ａ）には図示されていないが、モニター領域は、素子分離により素子領域と隔てられていてもよい。
【００２２】
具体的には、面方位が（１００）のｐ型シリコン基板１１の所定の領域に素子分離（不図示）を形成する。次に、シリコン基板１１にｎ型不純物としてリン（Ｐ）などを用いて加速エネルギ約３００ＫｅＶ以上、ドーズ量１Ｅ１３／ｃｍ2以上の条件でイオン注入することで、ｐ型ＭＯＳトランジスタ形成領域にｎウェル（不図示）を形成する。そして、シリコン基板１１の表面を熱酸化し、全面にゲート酸化膜１４を５．０ｎｍ以下の必要量で形成する。なお、ゲート酸化膜１４は通常シリコン酸化膜であるが、必要に応じて窒素が添加されてもよい。ゲート酸化膜１４上にＣＶＤ法でポリシリコン膜を１００〜３００ｎｍ成長して、所定の形状にエッチングしてゲート電極１５を形成する。ゲート電極１５をマスクにして、シリコン基板１１にｐ型不純物として例えばボロン（Ｂ）を加速エネルギ約０．２〜１．０ＫｅＶ、ドーズ量約１Ｅ１４／ｃｍ2〜２Ｅ１５／ｃｍ2の条件でイオン注入し、拡張拡散層（エクステンション領域）１２ａを形成する。プラズマＣＶＤ法により、サイドウォール用絶縁膜として二酸化シリコン層を全面に形成し、エッチバックによりサイドウォール１６を形成する。なお、サイドウォール用絶縁膜は窒化シリコン層としてもよい。サイドウォール１６をマスクとして、シリコン基板１１にｐ型不純物としてたとえばボロン（Ｂ）をイオン注入し、高濃度拡散層１２ｂを形成して、ソース・ドレイン電極に接続される不純物層１２を形成する。その後、全面を層間絶縁膜（シリコン酸化膜等）１９で覆う。
【００２３】
次に、図３（ｂ）に示すように、モニター領域において、層間絶縁膜１９とサイドウォール１６を除去し、開口２１内でモニター用のゲート電極１５の全体を露出する。層間絶縁膜１９およびサイドウォール１６の除去は、たとえばＣ4Ｆ6ガスを用いたドライエッチングにより行う。なお、サイドウォール１６は必ずしも除去せずともよい。
【００２４】
次に、希フッ酸などによりウェーハ表面に形成されている自然酸化膜を除去した後に、図４Ａ（ｃ）に示すように、タングステンフィラメントを１８００℃に加熱した処理チャンバ内に水素（Ｈ2）ガスを導入して、熱分解水素を生成し、モニター領域のポリシリコンゲート電極１５を除去する。このとき、露出したシリコン基板１１の表面も削れるが、アンダーカットを生じることなく、テーパ状にエッチングされるので、断面Ｗ形状の溝２２が形成される。したがって、ゲート電極下のシリコン活性領域へのダメージは抑制される。また、熱分解水素を用いると、ゲート電極下にあるゲート酸化膜１４に対するポリシリコンの選択比がほぼ無限大となる。その結果、高い信頼性でゲート酸化膜１４のみを残すことができ、ゲート直下に延びるエクステンション・オーバーラップ領域でのシリコン活性領域の不純物分布状態を、そのまま維持することができる。
【００２５】
この状態で、露出したゲート酸化膜１４の形状を、電子顕微鏡で直接観察、あるいは撮像する。ゲート酸化膜１４はゲート電極１５の基部に当たるため、ゲート電極の加工形状をもっとも正確に反映する。サイドウォール絶縁膜１６の形状を観察することとしてもよい。
【００２６】
この段階で、ゲート酸化膜１４に存在するピンホールの検査も可能である。ピンホールがあれば、ゲート酸化膜１４を熱分解水素にさらしたときに、下方のシリコン基板がエッチングされ、ピンホールを顕在化させることができるからである。
【００２７】
次に、図４Ａ（ｄ）に示すように、フッ酸を用いたウェット処理でゲート酸化膜１４を除去する。除去後、ゲート電極下のシリコン活性領域の不純物分布を走査型トンネル顕微鏡（ＳＴＭ）で測定、評価する。測定した不純物分布の平面図を図４Ｂに示す。ゲート電極下のシリコン活性領域では、チャネル領域を挟んで、ゲートのエッジ方向に向かって、不純物濃度が高くなる分布を示す。この段階で、ゲート電極下の不純物分布と、ゲート電極下のシリコン活性領域に突き出たエクステンション・オーバーラップ距離を正確に測定することができる。
【００２８】
またこの段階で、ゲート酸化膜１４にピンホールが存在していたとすれば、その検査も可能である。ピンホールがあれば、ゲート酸化膜１４を熱分解水素にさらしたときに、下方のシリコン基板がエッチングされ、シリコン活性領域にピットができるからである。
【００２９】
測定した不純物濃度および／あるいはエクステンション・オーバーラップ距離を、前工程で観察したゲート加工形状と関連付けることにより、ゲート電極のエッチング加工形状（Gate Line Edge Roughness）と不純物分布との実際の相関を評価することができる。また、ゲート酸化膜のピンホールの有無に関しても、評価できる。ここでの測定、評価が、あらかじめ設定された検査条件を満たす場合は、当該ウェーハで引き続き半導体製造工程を継続する。
【００３０】
すなわち、図５（ｅ）に示すように、素子領域において、層間絶縁膜１９に、トランジスタのソース・ドレイン電極１２に到達するコンタクトホール２３を形成し、コンタクトホールの形成に用いたマスク（不図示）を除去する。
【００３１】
次に、図５（ｆ）に示すように、コンタクトホール２３およびモニター領域の開口２１内を、グルー膜（不図示）を介してポリシリコン等のシリコン系材料もしくはタングステン等のメタル材料で充填し、表面を平坦化して、コンタクトプラグ２５と、ダミーコンタクトプラグ２６を形成する。
【００３２】
次に、図６（ｇ）に示すように、コンタクトプラグ２５に接続する上層配線２８を形成し、層間絶縁膜２７を堆積し、必要であればさらに上層のプラグや配線を形成して半導体装置を完成する。完成したウェーハのモニター領域には、断面形状がＷ字型のダミープラグが埋め込まれているが、どこへも接続せず、半導体装置の動作には影響しない。
【００３３】
図７は、第１実施形態に係る半導体装置の評価方法を示すフローチャートである。まず、シリコン基板上の素子領域およびモニター領域に、ポリシリコンゲートを有するトランジスタを形成する（Ｓ１０１）。シリコン基板およびトランジスタの全面を覆って、層間絶縁膜を堆積する（Ｓ１０２）。モニター領域の層間絶縁膜を除去して、測定、評価用のゲート電極の全体を露出する（Ｓ１０３）。熱分解水素により、露出したゲート電極のみを除去し、残ったゲート絶縁膜の加工形状を電子顕微鏡で観察する（Ｓ１０４）。
【００３４】
次に、フッ酸を用いたウェット処理でゲート酸化膜を除去し（Ｓ１０５）、ゲート電極下のシリコン活性領域の不純物分布を走査型トンネル顕微鏡で測定、評価する。また、併せて、ゲート酸化膜のピンホール検査を実施してもよい。評価結果が所定の条件を満たす場合、たとえば、濃度分布のばらつきが所定の範囲内にある場合は、次の製造工程へ移行する。すなわち、素子領域の層間絶縁膜に、ソース・ドレイン電極に到達するコンタクトホールを形成し（Ｓ１０７）、ホール内を金属材料で埋め込んでコンタクトプラグを形成する（Ｓ１０８）。さらに必要な製造工程を経て、ウェーハを完成する（Ｓ１０９）。
【００３５】
不純物分布の測定、評価結果が、所定の条件を満足しない場合は、測定結果を後続の製品製造工程へフィードバックする（Ｓ１１０）。たとえば、評価結果が所定の条件からわずかに外れる場合は、ゲートエッチング条件のマージンを広げる、あるいは、所定の条件から大きくはずれる場合は、その原因を調査し、シリコン活性領域の不純物分布が所定の分布になるように、ゲートエッチング条件を設定し直す、不純物注入条件を設定し直す、不純物拡散に影響を与える熱処理を見直す、など、適切に対処することができる。これにより、最終的なデバイスの電気特性のばらつきを許容範囲内に抑えることが可能になる。また、エッチング加工形状と、実際の不純物分布との相関データを蓄積し、正確な相関関係に基づくトランジスタの性能予測が可能になる。また、実際のウェーハ上での製造工程中に測定、評価を挿入しつつ、素子領域に影響を与えることがないので、製造効率が向上する。
【００３６】
図８〜図１０は、本発明の第２実施形態に係る半導体装置の製造工程図である。第２実施形態では、ゲート加工形状と、不純物分布測定をダマシンゲートの作製に適用する。
【００３７】
まず、図８（ａ）に示すように、半導体ウェーハの全面に、絶縁薄膜とポリシリコン膜を順次形成し、所定の形状にエッチングして、素子領域およびモニター領域に、ダミーゲート絶縁膜３４を介してダミーゲート電極３５を形成する。ダミーゲート電極３５をマスクにして低濃度拡散層（ＬＬＤ）１２ａを形成し、次いでサイドウォール１６をマスクとして高濃度拡散層１２ｂを形成して、ソース・ドレイン電極に接続する不純物拡散層１２を形成する。その後、全面を層間絶縁膜（シリコン酸化膜）１９で覆う。
【００３８】
次に、図８（ｂ）に示すように、ＣＭＰにより、ダミーゲート電極３５の表面が露出するまで、層間絶縁膜１９を研磨する。
【００３９】
次に、図９（ｃ）に示すように、モニター領域の層間絶縁膜１９とサイドウォール１６を除去して、開口４１内にダミーゲート電極３５の全体を露出する。このとき、素子領域でのダミーゲート電極３５の表面も露出している。
【００４０】
次に、図９（ｄ）に示すように、タングステン等の加熱触媒に水素ガスを接触させて熱分解水素を生成し、素子領域およびモニター領域のダミーゲート電極３５を除去する。これにより、素子領域のサイドウォール１６の間に開口４３が形成される。また、モニター領域の開口４１内の底面は断面Ｗ形状にエッチングされ、ゲート絶縁膜３４を挟んでテーパ状のみぞ４２が形成される。熱分解水素の高い選択比により、素子領域およびモニター領域において、ダミーゲート絶縁膜３４はエッチングされずに残る。この状態で、モニター領域の開口４１内に露出するダミーゲート絶縁膜３４の加工形状を、電子顕微鏡で直接観察、または撮像する。
【００４１】
次に、図１０（ｅ）に示すように、フッ酸によるウェット処理で、素子領域とモニター領域のダミーゲート絶縁膜３４を除去し、モニター領域の開口４１内の測定領域４５で、ゲート直下の不純物分布を走査型トンネル顕微鏡で測定、評価する。評価結果が所定の条件を満たす場合は、次工程でダマシンゲートを作成する。
【００４２】
すなわち、図１０（ｆ）に示すように、ＳｉＯ2、ＳｉＯＮ，ＳｉＮ、Ｔａ2Ｏ5、ＨｆＯ2、Ａｌ2Ｏ3などの材料で絶縁膜を形成する。この薄膜は、素子領域の開口４３の底面で、ダマシンゲート絶縁膜５４ａとなり、モニター領域の開口４１内において、ダミーゲート絶縁膜５４ｂとなる。不要な部分の絶縁膜は除去する。さらに、全面にＡｌ、Ｗ、Ｍｏなどの金属材料を堆積する。これにより、素子領域の開口４３の内部にメタルゲート電極５５ａが形成され、モニター領域では、開口４１内にダミーゲート電極５５ｂが形成される。その後、層間絶縁膜の形成、コンタクトプラグの形成、上層配線の形成など必要な工程を経て、半導体装置を完成する。
【００４３】
このように、ダマシンゲートの製造プロセスにも本発明は適用可能であり、チャネル領域にダメージを与えることなく、ゲート電極下のシリコン活性領域の正確な不純物分布を測定することが可能である。また、ドライプロセスにより、制御性よく置き換え（ダマシン）ゲートを形成することができる。なお、ここではゲート電極材料としてポリシリコンを例示したが、ポリシリコンゲルマニウムなどシリコンを含む材料からなるゲート電極であれば、本手法の適用が可能である。
【００４４】
図１１は、その他の実施形態として、本発明のＬＤＭＯＳ（Lateral Double Diffused MOSFET）への適応例を示す。ＬＤＭＯＳは、パワーアンプ等、ドライバ出力用に用いられる。ＬＤＭＯＳでは、２回の拡散で、各電極を横方向に拡散している。ソースとドレインが基板の同じ面に位置するので、集積回路への混載が可能である。
【００４５】
図１１（ａ）は、ＮチャネルのアクティブギャップＬＤＭＯＳである。ドレイン電極７２ｄとゲート端との間にギャップが存在し、ｎ＋ドレイン７２ｄを取り囲むｎ−ｗｅｌｌはドリフト領域となっている。チャネル領域（反転層形成領域）となるｐ−ｂｏｄｙ７１は、ソース電極またはゲート端にセルフアラインする。図１１（ｂ）は、ＮチャネルのフィールドギャップＬＤＭＯＳである。ゲート電極７５の一部は、厚いフィールド酸化膜７３上にかぶさっている。
【００４６】
ＮチャネルのＬＤＭＯＳにおいては、チャネル領域となるｐ−ｂｏｄｙ７１のゲート端からのオーバーラップ長の制御が、動作特性にとって重要となる。このｐ−ｂｏｄｙの濃度プロファイルの確認にも、本発明を適用できる。
【００４７】
すなわち、モニター領域に素子領域と同様にＬＤＭＯＳを作りこみ、熱分解水素により、モニター領域のゲート電極７５のみを除去し、ゲート酸化膜７４の形状を観察する。次いで、フッ酸によりゲート酸化膜７４をウェット除去し、ゲート電極下におけるｐ−ｂｏｄｙ７１の不純物分布プロファイルを、走査型トンネル顕微鏡で測定する。測定結果は後続のウェーハのゲート加工条件、ｐ−ｂｏｄｙ形成条件などに反映することができる。
【００４８】
以上述べたように、本発明によれば、シリコン活性領域にダメージを与えることなく、ゲート電極のエッチング形状と、ゲート電極下のシリコン活性領域の不純物分布の相関を精度よく評価することができ、トランジスタ性能を予測することができる。
【００４９】
また、評価後に、製品完成までプロセスを継続することができるので、生産効率を高く維持することができる。なお、ここではゲート電極材料としてポリシリコンを例示したが、ポリシリコンゲルマニウムなどシリコンを含む材料からなるゲート電極であれば、本手法の適用が可能である。
【００５０】
最後に、以上の説明に関して、以下の付記を開示する。
（付記１）
半導体基板上に、ゲート絶縁膜を介して位置するシリコンを含有する材料からなるゲート電極と、前記半導体基板に、前記ゲート電極を挟んで形成されたソース・ドレイン電極とを有する半導体装置に、熱分解によって生成された熱分解水素を接触させることによって、前記ゲート絶縁膜を除去することなく、前記シリコンを含有する材料からなるゲート電極を除去し、
前記半導体基板上に残るゲート絶縁膜またはサイドウォール絶縁膜の形状を観察することによって、ゲート加工形状を評価する
ことを特徴とする半導体装置の評価方法。
（付記２）
前記半導体基板上に残るゲート絶縁膜をウェット処理により除去し、
ゲート電極除去後に露出したシリコン活性領域の不純物分布を測定、評価する
工程をさらに含むことを特徴とする付記１に記載の半導体装置の評価方法。
（付記３）
前記ゲート加工形状と、前記不純物分布との相関を評価する工程をさらに含むことを特徴とする付記２に記載の半導体装置の評価方法。
（付記４）
前記半導体基板上に残るゲート絶縁膜のピンホールを検査する
工程をさらに含むことを特徴とする付記１または２に記載の半導体装置の評価方法。
（付記５）
前記熱分解水素は、１８００℃程度に加熱した金属触媒に水素ガスを接触させて生成することを特徴とする付記１に記載の評価方法。
（付記６）
半導体基板上のモニター領域に、ゲート絶縁膜を介して位置するシリコンを含有する材料からなるゲート電極と、当該ゲート電極を挟んで前記半導体基板に形成されたソース・ドレイン電極を有する半導体素子を、前記半導体基板上の素子領域の半導体素子と同時に形成し、
前記モニター領域の半導体装置に、熱分解によって生成された熱分解水素を接触させることによって、ゲート絶縁膜を除去することなく、ゲート電極を除去し、
その後、前記ゲート絶縁膜をウェット処理により除去して、ゲート電極除去後に露出したシリコン活性領域の不純物分布を測定し、
前記測定結果を、半導体製造プロセスにフィードバックする
ことを特徴とする半導体装置の製造方法。
（付記７）
前記測定結果が所定の条件を満たさない場合に、前記ゲート電極の加工条件、不純物注入条件、不純物拡散のための熱処理条件の少なくともひとつを調整する
工程をさらに含むことを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）
前記測定結果が、所定の条件を満たす場合に、前記半導体基板において半導体製造プロセスを継続して、半導体ウェーハを完成する工程をさらに含むことを特徴とする付記６に記載の半導体装置の製造方法。
（付記９）
前記モニター領域を、前記半導体基板上のチップ領域内、または前記チップを分割するスクライブ領域に設定することを特徴とする付記６に記載の半導体装置の製造方法。
（付記１０）
前記シリコンを含有する材料からなるゲート電極は、ダマシンゲート用のダミーゲート電極またはＬＤＭＯＳ（横型二重拡散ＭＯＳＦＥＴ）のゲート電極であることを特徴とする付記６〜９のいずれかに記載の半導体装置の製造方法。
（付記１１）
前記熱分解水素は、１８００℃程度に加熱した金属触媒に水素ガスを接触させて生成することを特徴とする付記６に記載の半導体装置の製造方法。
（付記１２）
半導体基板上の所定の箇所に設定されたモニター領域に、他と電気的接続を有しない断面形状がＷ字型のダミー金属充填部を有することを特徴とする半導体ウェーハ。
（付記１３）
前記断面形状がＷ字型のダミー充填部は、ダミーコンタクトプラグまたはダミーメタルゲート電極であることを特徴とする付記１２に記載の半導体ウェーハ。
（付記１４）
前記断面形状がＷ字型のダミー充填部は、前記半導体基板上のチップ領域内、または前記チップを分割するスクライブ領域に位置することを特徴とする付記１２に記載の半導体ウェーハ。
（付記１５）
半導体基板上のモニター領域に、ゲート絶縁膜を介して位置するシリコンを含有する材料からなるゲート電極と、当該ゲート電極を挟んで前記半導体基板に形成されたソース・ドレイン電極を有する半導体素子を、前記半導体基板上の素子領域の半導体素子と同時に形成し、
前記モニター領域の半導体素子の前記ゲート電極の側壁に設けられた側壁絶縁膜を除去し、
前記モニター領域で前記側壁絶縁膜が除去された前記半導体素子の前記ゲート電極に熱分解によって生成された熱分解水素を接触させることによって、前記ゲート絶縁膜を除去することなく前記ゲート電極を除去するとともに、前記ゲート絶縁膜の両側の前記半導体基板に断面形状がＷ字型の溝を形成し、
前記溝部を、前記素子領域の前記半導体素子のコンタクト配線の形成と同時に配線材料で充填する
ことを特徴とする半導体ウェーハの製造方法。
【産業上の利用可能性】
【００５１】
ゲート電極下のシリコン活性領域の不純物分布の評価と、評価結果に基づく半導体ウェーハの製造プロセスに適用することができる。
【符号の説明】
【００５２】
１１ シリコン基板（半導体基板）
１２、７２ ソース・ドレイン電極
１３ チャネル
１４、５４ａ、７４ ゲート酸化膜（ゲート絶縁膜）
１５、７５ ポリシリコンゲート電極
１６ サイドウォール
２６ ダミーコンタクトプラグ
３４、５４ｂ ダミーゲート絶縁膜
３５ ポリシリコンダミーゲート電極
５５ａ メタルゲート電極（ダマシンゲート電極）
５５ｂ ダミーメタルゲート電極
【特許請求の範囲】
【請求項１】
半導体基板上の所定の箇所に設定されたモニター領域に、他と電気的接続を有しない断面形状がＷ字型のダミー充填部を有することを特徴とする半導体ウェーハ。
【請求項２】
前記断面形状がＷ字型のダミー充填部は、ダミーコンタクトプラグまたはダミーメタルゲート電極であることを特徴とする請求項１に記載の半導体ウェーハ。
【請求項３】
前記断面形状がＷ字型のダミー充填部は、前記半導体基板上のチップ領域内、または前記チップを分割するスクライブ領域に位置することを特徴とする請求項１に記載の半導体ウェーハ。
【請求項４】
半導体基板上のモニター領域に、ゲート絶縁膜を介して位置するシリコンを含有する材料からなるゲート電極と、当該ゲート電極を挟んで前記半導体基板に形成されたソース・ドレイン電極を有する半導体素子を、前記半導体基板上の素子領域の半導体素子と同時に形成し、
前記モニター領域の半導体素子の前記ゲート電極の側壁に設けられた側壁絶縁膜を除去し、
前記モニター領域で前記側壁絶縁膜が除去された前記半導体素子の前記ゲート電極に熱分解によって生成された熱分解水素を接触させることによって、前記ゲート絶縁膜を除去することなく前記ゲート電極を除去するとともに、前記ゲート絶縁膜の両側の前記半導体基板に断面形状がＷ字型の溝を形成し、
前記溝部を、前記素子領域の前記半導体素子のコンタクト配線の形成と同時に配線材料で充填する
ことを特徴とする半導体ウェーハの製造方法。
【請求項１】
半導体基板上の所定の箇所に設定されたモニター領域に、他と電気的接続を有しない断面形状がＷ字型のダミー充填部を有することを特徴とする半導体ウェーハ。
【請求項２】
前記断面形状がＷ字型のダミー充填部は、ダミーコンタクトプラグまたはダミーメタルゲート電極であることを特徴とする請求項１に記載の半導体ウェーハ。
【請求項３】
前記断面形状がＷ字型のダミー充填部は、前記半導体基板上のチップ領域内、または前記チップを分割するスクライブ領域に位置することを特徴とする請求項１に記載の半導体ウェーハ。
【請求項４】
半導体基板上のモニター領域に、ゲート絶縁膜を介して位置するシリコンを含有する材料からなるゲート電極と、当該ゲート電極を挟んで前記半導体基板に形成されたソース・ドレイン電極を有する半導体素子を、前記半導体基板上の素子領域の半導体素子と同時に形成し、
前記モニター領域の半導体素子の前記ゲート電極の側壁に設けられた側壁絶縁膜を除去し、
前記モニター領域で前記側壁絶縁膜が除去された前記半導体素子の前記ゲート電極に熱分解によって生成された熱分解水素を接触させることによって、前記ゲート絶縁膜を除去することなく前記ゲート電極を除去するとともに、前記ゲート絶縁膜の両側の前記半導体基板に断面形状がＷ字型の溝を形成し、
前記溝部を、前記素子領域の前記半導体素子のコンタクト配線の形成と同時に配線材料で充填する
ことを特徴とする半導体ウェーハの製造方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１５５２７３（Ｐ２０１１−１５５２７３Ａ）
【公開日】平成２３年８月１１日（２０１１．８．１１）
【国際特許分類】
【出願番号】特願２０１１−４６１８２（Ｐ２０１１−４６１８２）
【出願日】平成２３年３月３日（２０１１．３．３）
【分割の表示】特願２００５−３６５０７４（Ｐ２００５−３６５０７４）の分割
【原出願日】平成１７年１２月１９日（２００５．１２．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年８月１１日（２０１１．８．１１）
【国際特許分類】
【出願日】平成２３年３月３日（２０１１．３．３）
【分割の表示】特願２００５−３６５０７４（Ｐ２００５−３６５０７４）の分割
【原出願日】平成１７年１２月１９日（２００５．１２．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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