半導体装置およびその製造方法
【課題】シリサイド層とシリコンの界面抵抗を低く保ちつつ、シリサイド層からの金属元素の拡散を抑制し、リーク電流および寄生抵抗を小さくする。
【解決手段】半導体装置１００は、基板１（半導体層）と、基板１に接して形成され、基板１とは逆導電型の半導体電極１０と、半導体電極１０上に半導体電極１０に接して形成されたシリサイド層１４と、ゲッタリング層１２内部において、基板１と半導体電極１０との接合およびシリサイド層１４からそれぞれ離れて形成され、シリサイド層１４に含まれる金属元素をゲッタリングするゲッタリング層１２と、を含む。
【解決手段】半導体装置１００は、基板１（半導体層）と、基板１に接して形成され、基板１とは逆導電型の半導体電極１０と、半導体電極１０上に半導体電極１０に接して形成されたシリサイド層１４と、ゲッタリング層１２内部において、基板１と半導体電極１０との接合およびシリサイド層１４からそれぞれ離れて形成され、シリサイド層１４に含まれる金属元素をゲッタリングするゲッタリング層１２と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、とくに、シリサイド層を含む半導体装置に関する。
【背景技術】
【０００２】
近年、情報通信機器やデジタル映像機器の発達に伴い、ＬＳＩに要求される処理能力はますます高いものになっており、ＭＩＳ型電界効果トランジスタの高速化が図られている。この高速化は主として構造の微細化および高密度化によって進められてきた。
【０００３】
とくに、大量のデータを高速に処理しなくてはならないデジタル映像機器やゲーム機器用のＬＳＩでは、従来の混載ＳＲＡＭだけではキャッシュメモリの処理能力を満たすことができず、より大容量のキャッシュメモリを実現できるＤＲＡＭを混載するようになってきた。
【０００４】
ＤＲＡＭをロジック演算用のトランジスタと混載する混載ＤＲＡＭでは、ＤＲＡＭ用のトランジスタは、ロジック演算用のトランジスタと同一製造プロセスで製造される。しかし、ロジック演算用のトランジスタとＤＲＡＭ用のトランジスタとでは、たとえば、ＤＲＡＭ用のトランジスタは非常に低いリーク電流が要求される一方、ロジック演算用のトランジスタではリーク電流がそれほど問題とならない等、異なる特性が必要とされる。そのため、混載ＤＲＡＭでは、ＤＲＡＭに特化して製造する汎用ＤＲＡＭのようにリーク電流を減らすことが難しいという課題があった。
【０００５】
たとえば、ロジック演算用のトランジスタでは、コンタクトとの接続抵抗を下げるために、トランジスタのソース・ドレイン電極上に、自己整合的にシリサイド層を形成するサリサイドプロセスが行われる。そのため、混載ＤＲＡＭでは、ＤＲＡＭ用のトランジスタでもサリサイドプロセスが行われる。しかし、シリサイド層を形成する際に、ソース・ドレイン電極中に転位や積層欠陥等があると、その転位や積層欠陥等に沿ってシリサイドを構成する金属元素が拡散して周りのシリコンと反応しやすくなる。転位や積層欠陥等に沿ったスパイク形状のシリサイドが生じてシリサイド層がソース・ドレイン電極のＰＮ接合に到達してしまうと、深刻なリーク元となってしまう。
【０００６】
特許文献１（特開２００５−２６８２７２公報）には、シリサイド層の真下にシリサイド化反応抑制領域を設けた方法が開示されている。
【０００７】
特許文献２（特開２００６−１０８７０３公報）には、シリサイド層の真下のソース・ドレイン領域に残留欠陥が多い高濃度層を設け、シリサイドの異常成長を分散させ異常成長を浅い位置に留めるようにした構成が記載されている。
【０００８】
特許文献３（特開平１１−２１４３２８公報）には、シリサイドの真下にＦを含むゲッタリング領域を形成した構成が開示されている。
【０００９】
特許文献４（特開２００５−２５９９５６公報）には、素子分離領域を有する半導体基板と、前記半導体基板に形成された拡散領域と、前記半導体基板上に形成されたゲート電極と、前記拡散領域上に形成され、Ｆ原子を含むＦ含有ＮｉＳｉ層とを具備したｎ型ＭＯＳＦＥＴが記載されている。
【００１０】
また、特許文献５（特開２００８−３００８３１号公報）には、基板上に非晶質シリコン層を形成して、非晶質シリコン層を結晶化誘導金属を利用して多結晶シリコン層に結晶化して、多結晶シリコン層でチャネル領域が形成される以外の領域に対応する多結晶シリコン層の上部または下部の一定領域と接する金属層パターンまたは金属シリサイド層パターンを形成して、基板を熱処理して多結晶シリコン層でチャネル領域が形成される領域に存在する結晶化誘導金属を金属層パターンまたは金属シリサイド層パターンが形成された領域に対応する多結晶シリコン層内の領域にゲッタリングする多結晶シリコン層の製造方法が記載されている。
【００１１】
当該文献には、以下の記載がある。金属層パターンまたは金属シリサイド層パターンが形成された領域に対応する多結晶シリコン層内の領域では、金属層パターンの金属が多結晶シリコン層と結合して金属シリサイドを形成したり金属シリサイド層パターンの金属シリサイドが領域に移動する。そのため、熱処理を行うと、結晶化誘導金属が無秩序に移動して金属層パターンまたは金属シリサイド層パターンが形成された領域に対応する多結晶シリコン層内の領域に拡散し、この領域に存在することが熱力学的に安定する。これにより、結晶化誘導金属が、ゲッタリングされる。
【００１２】
また、当該文献には、ゲッタリング効果を増大させるために金属層パターンまたは金属シリサイド層パターンが形成された領域に対応する半導体層内の領域にｎ型不純物やｐ型不純物をさらに注入したり、この領域にイオンやプラズマを利用してダメージ（ｄａｍａｇｅ）領域を形成することも記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−２６８２７２公報
【特許文献２】特開２００６−１０８７０３公報
【特許文献３】特開平１１−２１４３２８公報
【特許文献４】特開２００５−２５９９５６公報
【特許文献５】特開２００８−３００８３１号公報
【非特許文献】
【００１４】
【非特許文献１】B. Colombeau et. al.、"Electrical Deactivation and Diffusion of Boron in Preamorphized Ultrashallow Junctions: Interstitial Transport and F co-implant Control"、ＩＥＤＭ２００４・テクニカルダイジェスト、９７１〜９７４ページ
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、特許文献３や特許文献４に記載されたように、シリサイドを構成する金属をゲッタリングするためにフッ素等の不純物を添加すると、ソース・ドレイン領域等の活性領域のドーパントの活性化率や固溶限を低下させ、シリサイドとシリコンの界面抵抗（接触抵抗、コンタクト抵抗とも呼ぶ）が増大し得る。たとえば、非特許文献１には、ボロンとフッ素とが複合体をつくり、ボロンの不活性化が促進されることが記載されている。
【００１６】
また、ゲッタリング領域に添加する不純物によっては、シリサイドのでき栄えに影響を与える可能性がある。たとえば、不純物として酸素を用いた場合、酸素の存在によりシリサイド化反応が阻害され、良好なシリサイドが形成できないという課題が生じる。また、結晶欠陥を用いてゲッタリング領域を形成した場合、結晶欠陥が存在する部分にだけシリサイドがスパイク状に形成され、膜厚ばらつきが大きいシリサイドが形成されてしまうという課題が生じる。
【００１７】
また、特許文献５に記載の技術では、チャネル領域が形成される領域に存在する結晶化誘導金属を、チャネル領域とソース・ドレイン領域との接合を通過させて、金属層パターンまたは金属シリサイド層パターンが形成された領域に対応する多結晶シリコン層内の領域に移動させている。そのため、界面に結晶化誘導金属が偏在することになり、接合リークが生じやすくなるという課題がある。
【課題を解決するための手段】
【００１８】
本発明によれば、
半導体層と、
前記半導体層に接して形成され、前記半導体層とは逆導電型の半導体電極と、
前記半導体電極上に当該半導体電極に接して形成されたシリサイド層と、
前記半導体電極内部において、前記半導体層と前記半導体電極との接合および前記シリサイド層からそれぞれ離れて形成され、金属元素をゲッタリングするゲッタリング層と、
を含む半導体装置が提供される。
【００１９】
本発明によれば、
シリサイド層を含む半導体装置の製造方法であって、
半導体層に接して設けられるとともに、前記半導体層との接合から離れた位置に、金属元素をゲッタリングするゲッタリング層を含み、前記半導体層とは逆導電型の半導体電極を形成する工程と、
前記半導体電極を形成する工程の後に、前記半導体電極上に当該半導体電極に接するとともに、前記ゲッタリング層から離れた位置にシリサイド層を形成する工程と、
を含む半導体装置の製造方法が提供される。
【００２０】
この構成によれば、シリサイド層とゲッタリング層とが離れて形成されている。そのため、シリサイド層を形成する際に、ゲッタリング層の存在がシリサイド層に影響を与えることがない。これにより、シリサイド層を良好に接続することができ、シリサイド層と半導体電極との界面抵抗を低く保つことができる。
【００２１】
また、ゲッタリング層の存在がシリサイド層に影響を与えないため、シリサイド層のでき栄えを気にすることなく、ゲッタリング層の形成条件を選択することができる。
【００２２】
さらに、ゲッタリング層が半導体電極と半導体層との接合から離れているため、接合リークを低減することもできる。
【００２３】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２４】
本発明によれば、シリサイド層とシリコンの界面抵抗を低く保ちつつ、シリサイド層からの金属元素の拡散を抑制し、リーク電流および寄生抵抗を小さくすることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】ゲッタリング層として機能する結晶欠陥が形成されるメカニズムを説明するための手順を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００２７】
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成を示す断面図である。
半導体装置１００は、基板１（半導体層）と、基板１に形成された素子分離絶縁膜２と、素子分離絶縁膜２で囲まれた素子形成領域とを含む。基板１は、シリコン基板等の半導体基板とすることができる。
【００２８】
半導体装置１００の素子形成領域には、ソース・ドレイン電極として機能する半導体電極１０と、ゲート絶縁膜３、ゲート電極４、およびサイドウォールスペーサ６により構成されたゲートとを含むＭＩＳ型電界効果トランジスタが形成される。半導体電極１０は、基板１に接して形成されている。ここで、半導体電極１０は、基板１とは逆導電型とすることができる。
【００２９】
また、本実施の形態において、半導体装置１００は、半導体電極１０上に半導体電極１０に接して形成されたシリサイド層１４と、半導体電極１０内部において、基板１と半導体電極１０との接合（ＰＮ接合）およびシリサイド層１４からそれぞれ離れて形成され、金属元素をゲッタリングするゲッタリング層１２とを含む。ゲッタリング層１２は、シリサイド層１４に含まれる金属元素をゲッタリングすることができる。本実施の形態において、シリサイド層１４は、ニッケルシリサイド等のニッケルを含むシリサイドとすることができる。また、本実施の形態において、半導体電極１０は、ソース・ドレイン拡張領域５、ソース・ドレイン領域７（第１の不純物拡散領域）、ゲッタリング層１２およびせり上げソース・ドレイン領域１３（第２の不純物拡散領域）により構成される。せり上げソース・ドレイン領域１３は、基板１の主表面からせり上がった構成（半導体層の主表面からせり上がった部分）とすることができる。ここで、不純物拡散領域とは、半導体に不純物が添加されている領域、という一般的な意味であり、拡散のみによって不純物を添加する、ということにはこだわらない。たとえば、不純物を添加しながら半導体結晶をエピタキシャル成長した場合をも指すこととする。
【００３０】
また、半導体装置１００は、基板１上に形成され、ゲートを覆う絶縁膜６０と、絶縁膜６０中に形成され、シリサイド層１４を介して半導体電極１０と接続されたコンタクト６２とを含む。ここで、絶縁膜６０は単層として示しているが、絶縁膜６０は複数の絶縁膜の積層構造とすることもでき、たとえばライナー絶縁膜等を含むこともできる。また、ここでは図示していないが、本実施の形態において、半導体電極１０は、シリサイド層１４を介して、ＤＲＡＭの記憶ノード等、電荷蓄積型の記憶装置に接続された構成とすることができる。
【００３１】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図２および図３は、本実施の形態における半導体装置の製造手順を示す工程断面図である。
まず、基板１に素子分離絶縁膜２を形成する。素子分離絶縁膜２は、たとえば、フィールド酸化膜とすることができる。つづいて、基板１上にゲート絶縁膜３を形成する。次いで、ゲート絶縁膜３上にゲート電極４を形成する。その後、ゲート電極４およびゲート絶縁膜３をマスクとして、イオン注入により基板１表面に不純物をドーピングし、ソース・ドレイン拡張領域５を形成する。つづいて、ＣＶＤ（化学気相成長：Chemical Vapor Deposition）法でたとえばシリコン酸化膜等の絶縁膜を全面に堆積し、異方性エッチングにより、ゲート絶縁膜３およびゲート電極４の側壁に、サイドウォールスペーサ６を形成する。これにより、図２（ａ）に示した構成の半導体装置１００が得られる。
【００３２】
次いで、ゲート電極４およびサイドウォールスペーサ６をマスクとして、イオン注入により基板１表面に不純物をドーピングし、熱処理によって活性化して、深いソース・ドレイン領域７を形成する（図２（ｂ））。
【００３３】
この後、ゲート電極４およびサイドウォールスペーサ６をマスクに用いて、異方性のエッチングにより、ソース・ドレイン領域７を部分的にエッチングし、掘り込み領域１１を形成する（図２（ｃ））。ここで、掘り込み領域１１は、基板１とソース・ドレイン領域７とのＰＮ接合に達しないように形成する。つまり、掘り込み領域１１は、基板１が露出しないように形成することができ、掘り込み領域１１の底部および側面にソース・ドレイン領域７が露出するようにする。
【００３４】
つづいて、掘り込み領域１１の底部に露出したソース・ドレイン領域７表面に、不純物を浅くイオン注入して熱処理を加え、シリサイド層１４を構成する金属元素のゲッタリングサイトとして機能するゲッタリング層１２を形成する（図３（ａ））。ゲッタリング層１２は、基板１とソース・ドレイン領域７とのＰＮ接合に達しないように形成する。また、この際、ゲッタリング層１２の表面にアモルファス層が残留しないように熱処理を行う。これにより、後の埋め戻し工程におけるシリコンの選択成長を容易に行うことができる。
【００３５】
本実施の形態において、イオン注入する不純物は、当該不純物を半導体中にイオン注入することにより、シリサイド層１４を構成する金属元素のゲッタリングサイトとして機能する領域が形成される元素とすることができる。イオン注入する不純物は、たとえばカーボン、酸素、窒素、フッ素、または希ガス元素の少なくとも一つを含む構成とすることができる。
【００３６】
本実施の形態において、イオン注入する不純物は、たとえばカーボンとすることができる。カーボンは、シリコン中でいくつかの形態のＳｉ−Ｃクラスタを形成し、このＳｉ−Ｃクラスタが歪み場を誘起して金属元素をゲッタリングすることができる。また、カーボンは、シングルカーボンイオンとすることもできるが、シングルカーボンイオンではなく、クラスタカーボンイオンとすることもできる。クラスタカーボンイオンとしては、たとえば、Ｃ７Ｈ７、Ｃ１４Ｈ１４、Ｃ１６Ｈ１０等とすることができる。クラスタカーボンを用いることにより、不純物を浅く注入することができ、ゲッタリング層１２が、基板１とソース・ドレイン領域７とのＰＮ接合に達しないように形成しやすくすることができる。
【００３７】
つづいて、ソース・ドレイン拡張領域５およびソース・ドレイン領域７と同導電型の不純物をドーピングしながら、選択成長法により掘り込み領域１１上に結晶層を形成して、せり上げソース・ドレイン領域１３を形成する（図３（ｂ））。
【００３８】
次いで、基板１上の全面に金属層を形成し、熱処理によって、当該金属層がシリコンと接している部分で金属層の金属元素とシリコンとを反応させ、シリサイド層１４を形成する。その後、未反応の金属層を除去する（図３（ｃ））。ここで、金属層は、ニッケル層とすることができる。この場合、シリサイド層１４は、ニッケルシリサイドとすることができる。本実施の形態において、シリサイド層１４は、ゲッタリング層１２と接しないように形成される。
【００３９】
なお、図示していないが、ゲート電極４をシリコン材料により構成した場合、シリサイド層１４が形成される工程で、ゲート電極４表面にもシリサイド層が形成された構成とすることができる。
【００４０】
この後、基板１上に、ゲートを覆うように絶縁膜６０を形成する。つづいて、絶縁膜６０に半導体電極１０上のシリサイド層１４に達するコンタクトホールを形成した後、当該コンタクトホールを導電材料を埋め込むことにより、コンタクト６２を形成する。以上の手順により、図１に示した構成の半導体装置１００が得られる。
【００４１】
本実施の形態において、シリサイド層１４とゲッタリング層１２とが離れて形成されている。そのため、シリサイド層１４を形成する際に、ゲッタリング層１２の存在がシリサイド層１４に影響を与えることがない。これにより、シリサイド層１４を良好に接続することができ、シリサイド層１４と半導体電極１０との界面抵抗を低く保つことができる。
【００４２】
また、ゲッタリング層１２の存在がシリサイド層１４に影響を与えないため、シリサイド層１４のでき栄えを気にすることなく、ゲッタリング層１２の形成条件を選択することができる。
【００４３】
さらに、シリサイド層１４を形成する際に、ゲッタリング層１２が形成されているため、シリサイド層１４またはこれを形成するための金属層からの金属元素の拡散を抑制し、リーク電流および寄生抵抗を小さくすることができる。
【００４４】
さらに、ゲッタリング層１２が半導体電極１０と基板１とのＰＮ接合から離れているため、接合リークを低減することもできる。
【００４５】
さらに、本実施の形態において、ソース・ドレイン領域７上にゲッタリング層１２を形成した後に、ゲッタリング層１２の上にせり上げソース・ドレイン領域１３を形成している。そのため、シリサイド層１４とゲッタリング層１２との距離をせり上げソース・ドレイン領域１３によりかさ上げすることができ、基板１と半導体電極１０との接合界面とゲッタリング層１２との距離、および半導体電極１０とシリサイド層１４との界面とゲッタリング層１２との距離のマージンを増やすことができ、製造の自由度を増すことができる。
【００４６】
（第２の実施の形態）
図４は、本実施の形態における半導体装置１００の構成の一例を示す断面図である。
本実施の形態において、半導体電極１０およびゲッタリング層の構成が第１の実施の形態と異なる。本実施の形態においては、ゲッタリング層として、結晶欠陥を含む第２の再結晶化領域２４を用いる。
【００４７】
本実施の形態において、半導体電極１０は、ソース・ドレイン拡張領域５、ソース・ドレイン領域７、第２の再結晶化領域２４、第１の再結晶化領域２３、およびせり上げソース・ドレイン領域２５により構成される。せり上げソース・ドレイン領域２５は、基板１の主表面からせり上がった構成とすることができる。
【００４８】
また、本実施の形態において、シリサイド層２６は、第１の実施の形態で説明したシリサイド層１４と同様とすることができる。
【００４９】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図５および図６は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
図５（ａ）および図５（ｂ）に示した手順は、第１の実施の形態において、図２（ａ）および図２（ｂ）を参照して説明した手順と同様とすることができる。
【００５０】
その後、ゲート電極４およびサイドウォールスペーサ６をマスクとして、ソース・ドレイン領域７に不純物５１をイオン注入し、ソース・ドレイン領域７（不純物拡散領域）表面にアモルファス化領域である第１の領域２１を形成するとともに、第１の領域２１の下に、原子空孔と格子間原子とを含む第２の領域２２を形成する（図５（ｃ））。ここで、第１の領域２１および第２の領域２２が、基板１とソース・ドレイン領域７とのＰＮ接合に接しないように形成する。
【００５１】
不純物５１は、ソース・ドレイン拡張領域５やソース・ドレイン領域７を構成する元素と同じ元素とすることができる。このような元素として、不純物５１は、たとえばシリコンとすることができる。また、不純物５１は、ソース・ドレイン拡張領域５およびソース・ドレイン領域７と同導電型のドーパントとなる元素とすることもできる。たとえば、ソース・ドレイン拡張領域５およびソース・ドレイン領域７がＰ型半導体の場合、不純物５１は、シングルボロンまたはオクタデカボラン（Ｂ１８Ｈ２２）等のボロンのクラスタとすることができる。また、ソース・ドレイン拡張領域５およびソース・ドレイン領域７がＮ型半導体の場合、不純物５１は、リン、ヒ素、またはこれらのクラスタ（Ｐ４等）とすることができる。クラスタイオンを用いることにより、アモルファス化領域である第１の領域２１と原子空孔と格子間原子とを含む第２の領域２２とを容易に形成することができる。
【００５２】
また、他の例として不純物５１は、カーボン、酸素、窒素、フッ素、または希ガス元素とすることもできる。第１の実施の形態で説明したように、これらの元素自体がシリサイド層を形成する金属元素のゲッタリングサイトとして働くため効果的にシリサイド層２６を形成する金属元素をゲッタリングすることができる。
【００５３】
この後、熱処理を施し、第１の領域２１を欠陥を含まない第１の再結晶化領域２３へ、第２の領域２２を結晶欠陥を含む第２の再結晶化領域２４へ変換する（図６（ａ））。結晶欠陥は、シリサイド層２６を構成する金属元素のゲッタリングサイトとして機能する。本実施の形態において、第２の再結晶化領域２４がゲッタリング層として機能する。
【００５４】
この手順を図７を参照して説明する。
ソース・ドレイン領域７に、不純物５１を注入すると（図７（ａ））、不純物５１が基板１に衝突し、基板１を構成するシリコン原子は、不純物５１によって弾き飛ばされる。不純物５１は、衝突の過程で運動エネルギーを失い、第１の領域２１および第２の領域２２内に導入される。ソース・ドレイン領域７の最表面のシリコン原子は多数弾き飛ばされ、大部分のシリコン原子が弾き飛ばされた状態になり、第１の領域２１はアモルファス化領域に変異する。また、第１の領域２１の下の領域では、不純物５１が基板１に衝突することにより、原子空孔５３と格子間シリコン５２とが生じる（図７（ｂ））。
【００５５】
この状態で熱処理を施すと、不純物５１（格子間原子）、格子間シリコン５２、および原子空孔５３を含む第２の領域２２では、熱処理によって、不純物５１または格子間シリコン５２が原子空孔５３に収まる。ここで、格子間原子である不純物５１が原子空孔５３より過剰に存在するため、原子空孔５３に収まりきれなかった不純物５１により、欠陥５７（｛３１１｝欠陥）や欠陥５８（ＥＯＲ（End-of-Range）欠陥）が生成される（図７（ｃ））。そのため、第２の領域２２は、熱処理によって、結晶欠陥を含む第２の再結晶化領域２４に変換される。
【００５６】
一方、アモルファス化領域である第１の領域２１では、第２の領域２２との界面から、固層成長と呼ばれる原子の再配列が起きる。固層成長は第２の領域２２との界面から表面に向かって進行し、第１の領域２１は、最終的に結晶欠陥を含まない第１の再結晶化領域２３に変換される。
【００５７】
なお、｛３１１｝欠陥やＥＯＲ欠陥は、準安定な状態であるため、熱処理を継続すると、原子が脱離してこれらの結晶欠陥は消滅する。脱離した原子は表面に向かって拡散し、新しい結晶表面を構成する。そのため、熱処理を継続すると、結晶欠陥を含む第２の再結晶化領域２４も、結晶欠陥を含まない再結晶領域に変換される。本実施の形態においては、第２の再結晶化領域２４の結晶欠陥が存在する範囲で熱処理を行うことができる。
【００５８】
このような熱処理条件として、たとえば、ＲＴＡ（ラピッド・サーマル・アニーリング）で７００℃以上９００℃以下程度の温度で１秒程度、またはＭＳＡ（ミリセカンド・アニーリング）で１０００℃以上１２５０℃以下程度の温度で１ミリ秒程度とすることができる。
【００５９】
図６に戻り、つづいて、ソース・ドレイン拡張領域５およびソース・ドレイン領域７と同導電型の不純物をドーピングしながら、選択成長法により第１の再結晶化領域２３上に結晶層を形成して、せり上げソース・ドレイン領域２５を形成する（図６（ｂ））。せり上げソース・ドレイン領域２５は、後にシリサイド層２６を形成した後にも基板１の主表面からせり上がった部分を有するように形成することができる。本実施の形態において、とくに不純物５１として、ソース・ドレイン拡張領域５やソース・ドレイン領域７を構成する元素以外の元素を用いた場合やソース・ドレイン拡張領域５およびソース・ドレイン領域７と同導電型の元素以外の元素を用いた場合、せり上げソース・ドレイン領域２５を形成することにより、シリサイド層２６を良好に形成することができ、界面抵抗を低く保つことができる。ただし、たとえば不純物５１として、ソース・ドレイン拡張領域５やソース・ドレイン領域７を構成する元素と同じ元素やソース・ドレイン拡張領域５およびソース・ドレイン領域７と同導電型のドーパントとなる元素を用いた場合は、せり上げソース・ドレイン領域２５の形成は省略することもできる。
【００６０】
次いで、基板１上の全面に金属層を形成し、熱処理によって、当該金属層がシリコンと接している部分で金属層の金属元素とシリコンとを反応させ、シリサイド層２６を形成する。その後、未反応の金属層を除去する（図６（ｃ））。ここで、金属層は、ニッケル層とすることができる。この場合、シリサイド層２６は、ニッケルシリサイドとすることができる。本実施の形態において、シリサイド層２６は、第２の再結晶化領域２４と接しないように形成される。
【００６１】
この後、基板１上に、ゲートを覆うように絶縁膜６０を形成する。つづいて、絶縁膜６０に半導体電極１０上のシリサイド層１４に達するコンタクトホールを形成した後、当該コンタクトホールを導電材料を埋め込むことにより、コンタクト６２を形成する。以上の手順により、図４に示した構成の半導体装置１００が得られる。
【００６２】
本実施の形態において、シリサイド層２６とゲッタリング層として機能する、結晶欠陥を含む第２の再結晶化領域２４とが離れて形成されている。そのため、本実施の形態においても、第１の実施の形態と同様の効果が得られる。また、シリサイド層２６を形成する際に、第２の再結晶化領域２４が形成されているため、シリサイド層２６またはこれを形成するための金属層からの金属元素の拡散を抑制し、リーク電流および寄生抵抗を小さくすることができる。
【００６３】
さらに、第２の再結晶化領域２４が半導体電極１０と基板１とのＰＮ接合から離れているため、接合リークを低減することもできる。
【００６４】
さらに、本実施の形態において、せり上げソース・ドレイン領域２５を形成することにより基板１と半導体電極１０との接合界面と第２の再結晶化領域２４との距離、および半導体電極１０とシリサイド層２６との界面と第２の再結晶化領域２４との距離のマージンを増やすことができ、製造の自由度を増すことができる。
【００６５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００６６】
１ 基板
２ 素子分離絶縁膜
３ ゲート絶縁膜
４ ゲート電極
５ ソース・ドレイン拡張領域
６ サイドウォールスペーサ
７ ソース・ドレイン領域
１０ 半導体電極
１１ 掘り込み領域
１２ ゲッタリング層
１３ せり上げソース・ドレイン領域
１４ シリサイド層
２１ 第１の領域
２２ 第２の領域
２３ 第１の再結晶化領域
２４ 第２の再結晶化領域
２５ せり上げソース・ドレイン領域
２６ シリサイド層
５１ 不純物
５２ 格子間シリコン
５３ 原子空孔
５７ 欠陥
５８ 欠陥
６０ 絶縁膜
６２ コンタクト
１００ 半導体装置
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、とくに、シリサイド層を含む半導体装置に関する。
【背景技術】
【０００２】
近年、情報通信機器やデジタル映像機器の発達に伴い、ＬＳＩに要求される処理能力はますます高いものになっており、ＭＩＳ型電界効果トランジスタの高速化が図られている。この高速化は主として構造の微細化および高密度化によって進められてきた。
【０００３】
とくに、大量のデータを高速に処理しなくてはならないデジタル映像機器やゲーム機器用のＬＳＩでは、従来の混載ＳＲＡＭだけではキャッシュメモリの処理能力を満たすことができず、より大容量のキャッシュメモリを実現できるＤＲＡＭを混載するようになってきた。
【０００４】
ＤＲＡＭをロジック演算用のトランジスタと混載する混載ＤＲＡＭでは、ＤＲＡＭ用のトランジスタは、ロジック演算用のトランジスタと同一製造プロセスで製造される。しかし、ロジック演算用のトランジスタとＤＲＡＭ用のトランジスタとでは、たとえば、ＤＲＡＭ用のトランジスタは非常に低いリーク電流が要求される一方、ロジック演算用のトランジスタではリーク電流がそれほど問題とならない等、異なる特性が必要とされる。そのため、混載ＤＲＡＭでは、ＤＲＡＭに特化して製造する汎用ＤＲＡＭのようにリーク電流を減らすことが難しいという課題があった。
【０００５】
たとえば、ロジック演算用のトランジスタでは、コンタクトとの接続抵抗を下げるために、トランジスタのソース・ドレイン電極上に、自己整合的にシリサイド層を形成するサリサイドプロセスが行われる。そのため、混載ＤＲＡＭでは、ＤＲＡＭ用のトランジスタでもサリサイドプロセスが行われる。しかし、シリサイド層を形成する際に、ソース・ドレイン電極中に転位や積層欠陥等があると、その転位や積層欠陥等に沿ってシリサイドを構成する金属元素が拡散して周りのシリコンと反応しやすくなる。転位や積層欠陥等に沿ったスパイク形状のシリサイドが生じてシリサイド層がソース・ドレイン電極のＰＮ接合に到達してしまうと、深刻なリーク元となってしまう。
【０００６】
特許文献１（特開２００５−２６８２７２公報）には、シリサイド層の真下にシリサイド化反応抑制領域を設けた方法が開示されている。
【０００７】
特許文献２（特開２００６−１０８７０３公報）には、シリサイド層の真下のソース・ドレイン領域に残留欠陥が多い高濃度層を設け、シリサイドの異常成長を分散させ異常成長を浅い位置に留めるようにした構成が記載されている。
【０００８】
特許文献３（特開平１１−２１４３２８公報）には、シリサイドの真下にＦを含むゲッタリング領域を形成した構成が開示されている。
【０００９】
特許文献４（特開２００５−２５９９５６公報）には、素子分離領域を有する半導体基板と、前記半導体基板に形成された拡散領域と、前記半導体基板上に形成されたゲート電極と、前記拡散領域上に形成され、Ｆ原子を含むＦ含有ＮｉＳｉ層とを具備したｎ型ＭＯＳＦＥＴが記載されている。
【００１０】
また、特許文献５（特開２００８−３００８３１号公報）には、基板上に非晶質シリコン層を形成して、非晶質シリコン層を結晶化誘導金属を利用して多結晶シリコン層に結晶化して、多結晶シリコン層でチャネル領域が形成される以外の領域に対応する多結晶シリコン層の上部または下部の一定領域と接する金属層パターンまたは金属シリサイド層パターンを形成して、基板を熱処理して多結晶シリコン層でチャネル領域が形成される領域に存在する結晶化誘導金属を金属層パターンまたは金属シリサイド層パターンが形成された領域に対応する多結晶シリコン層内の領域にゲッタリングする多結晶シリコン層の製造方法が記載されている。
【００１１】
当該文献には、以下の記載がある。金属層パターンまたは金属シリサイド層パターンが形成された領域に対応する多結晶シリコン層内の領域では、金属層パターンの金属が多結晶シリコン層と結合して金属シリサイドを形成したり金属シリサイド層パターンの金属シリサイドが領域に移動する。そのため、熱処理を行うと、結晶化誘導金属が無秩序に移動して金属層パターンまたは金属シリサイド層パターンが形成された領域に対応する多結晶シリコン層内の領域に拡散し、この領域に存在することが熱力学的に安定する。これにより、結晶化誘導金属が、ゲッタリングされる。
【００１２】
また、当該文献には、ゲッタリング効果を増大させるために金属層パターンまたは金属シリサイド層パターンが形成された領域に対応する半導体層内の領域にｎ型不純物やｐ型不純物をさらに注入したり、この領域にイオンやプラズマを利用してダメージ（ｄａｍａｇｅ）領域を形成することも記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−２６８２７２公報
【特許文献２】特開２００６−１０８７０３公報
【特許文献３】特開平１１−２１４３２８公報
【特許文献４】特開２００５−２５９９５６公報
【特許文献５】特開２００８−３００８３１号公報
【非特許文献】
【００１４】
【非特許文献１】B. Colombeau et. al.、"Electrical Deactivation and Diffusion of Boron in Preamorphized Ultrashallow Junctions: Interstitial Transport and F co-implant Control"、ＩＥＤＭ２００４・テクニカルダイジェスト、９７１〜９７４ページ
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、特許文献３や特許文献４に記載されたように、シリサイドを構成する金属をゲッタリングするためにフッ素等の不純物を添加すると、ソース・ドレイン領域等の活性領域のドーパントの活性化率や固溶限を低下させ、シリサイドとシリコンの界面抵抗（接触抵抗、コンタクト抵抗とも呼ぶ）が増大し得る。たとえば、非特許文献１には、ボロンとフッ素とが複合体をつくり、ボロンの不活性化が促進されることが記載されている。
【００１６】
また、ゲッタリング領域に添加する不純物によっては、シリサイドのでき栄えに影響を与える可能性がある。たとえば、不純物として酸素を用いた場合、酸素の存在によりシリサイド化反応が阻害され、良好なシリサイドが形成できないという課題が生じる。また、結晶欠陥を用いてゲッタリング領域を形成した場合、結晶欠陥が存在する部分にだけシリサイドがスパイク状に形成され、膜厚ばらつきが大きいシリサイドが形成されてしまうという課題が生じる。
【００１７】
また、特許文献５に記載の技術では、チャネル領域が形成される領域に存在する結晶化誘導金属を、チャネル領域とソース・ドレイン領域との接合を通過させて、金属層パターンまたは金属シリサイド層パターンが形成された領域に対応する多結晶シリコン層内の領域に移動させている。そのため、界面に結晶化誘導金属が偏在することになり、接合リークが生じやすくなるという課題がある。
【課題を解決するための手段】
【００１８】
本発明によれば、
半導体層と、
前記半導体層に接して形成され、前記半導体層とは逆導電型の半導体電極と、
前記半導体電極上に当該半導体電極に接して形成されたシリサイド層と、
前記半導体電極内部において、前記半導体層と前記半導体電極との接合および前記シリサイド層からそれぞれ離れて形成され、金属元素をゲッタリングするゲッタリング層と、
を含む半導体装置が提供される。
【００１９】
本発明によれば、
シリサイド層を含む半導体装置の製造方法であって、
半導体層に接して設けられるとともに、前記半導体層との接合から離れた位置に、金属元素をゲッタリングするゲッタリング層を含み、前記半導体層とは逆導電型の半導体電極を形成する工程と、
前記半導体電極を形成する工程の後に、前記半導体電極上に当該半導体電極に接するとともに、前記ゲッタリング層から離れた位置にシリサイド層を形成する工程と、
を含む半導体装置の製造方法が提供される。
【００２０】
この構成によれば、シリサイド層とゲッタリング層とが離れて形成されている。そのため、シリサイド層を形成する際に、ゲッタリング層の存在がシリサイド層に影響を与えることがない。これにより、シリサイド層を良好に接続することができ、シリサイド層と半導体電極との界面抵抗を低く保つことができる。
【００２１】
また、ゲッタリング層の存在がシリサイド層に影響を与えないため、シリサイド層のでき栄えを気にすることなく、ゲッタリング層の形成条件を選択することができる。
【００２２】
さらに、ゲッタリング層が半導体電極と半導体層との接合から離れているため、接合リークを低減することもできる。
【００２３】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２４】
本発明によれば、シリサイド層とシリコンの界面抵抗を低く保ちつつ、シリサイド層からの金属元素の拡散を抑制し、リーク電流および寄生抵抗を小さくすることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】ゲッタリング層として機能する結晶欠陥が形成されるメカニズムを説明するための手順を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００２７】
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成を示す断面図である。
半導体装置１００は、基板１（半導体層）と、基板１に形成された素子分離絶縁膜２と、素子分離絶縁膜２で囲まれた素子形成領域とを含む。基板１は、シリコン基板等の半導体基板とすることができる。
【００２８】
半導体装置１００の素子形成領域には、ソース・ドレイン電極として機能する半導体電極１０と、ゲート絶縁膜３、ゲート電極４、およびサイドウォールスペーサ６により構成されたゲートとを含むＭＩＳ型電界効果トランジスタが形成される。半導体電極１０は、基板１に接して形成されている。ここで、半導体電極１０は、基板１とは逆導電型とすることができる。
【００２９】
また、本実施の形態において、半導体装置１００は、半導体電極１０上に半導体電極１０に接して形成されたシリサイド層１４と、半導体電極１０内部において、基板１と半導体電極１０との接合（ＰＮ接合）およびシリサイド層１４からそれぞれ離れて形成され、金属元素をゲッタリングするゲッタリング層１２とを含む。ゲッタリング層１２は、シリサイド層１４に含まれる金属元素をゲッタリングすることができる。本実施の形態において、シリサイド層１４は、ニッケルシリサイド等のニッケルを含むシリサイドとすることができる。また、本実施の形態において、半導体電極１０は、ソース・ドレイン拡張領域５、ソース・ドレイン領域７（第１の不純物拡散領域）、ゲッタリング層１２およびせり上げソース・ドレイン領域１３（第２の不純物拡散領域）により構成される。せり上げソース・ドレイン領域１３は、基板１の主表面からせり上がった構成（半導体層の主表面からせり上がった部分）とすることができる。ここで、不純物拡散領域とは、半導体に不純物が添加されている領域、という一般的な意味であり、拡散のみによって不純物を添加する、ということにはこだわらない。たとえば、不純物を添加しながら半導体結晶をエピタキシャル成長した場合をも指すこととする。
【００３０】
また、半導体装置１００は、基板１上に形成され、ゲートを覆う絶縁膜６０と、絶縁膜６０中に形成され、シリサイド層１４を介して半導体電極１０と接続されたコンタクト６２とを含む。ここで、絶縁膜６０は単層として示しているが、絶縁膜６０は複数の絶縁膜の積層構造とすることもでき、たとえばライナー絶縁膜等を含むこともできる。また、ここでは図示していないが、本実施の形態において、半導体電極１０は、シリサイド層１４を介して、ＤＲＡＭの記憶ノード等、電荷蓄積型の記憶装置に接続された構成とすることができる。
【００３１】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図２および図３は、本実施の形態における半導体装置の製造手順を示す工程断面図である。
まず、基板１に素子分離絶縁膜２を形成する。素子分離絶縁膜２は、たとえば、フィールド酸化膜とすることができる。つづいて、基板１上にゲート絶縁膜３を形成する。次いで、ゲート絶縁膜３上にゲート電極４を形成する。その後、ゲート電極４およびゲート絶縁膜３をマスクとして、イオン注入により基板１表面に不純物をドーピングし、ソース・ドレイン拡張領域５を形成する。つづいて、ＣＶＤ（化学気相成長：Chemical Vapor Deposition）法でたとえばシリコン酸化膜等の絶縁膜を全面に堆積し、異方性エッチングにより、ゲート絶縁膜３およびゲート電極４の側壁に、サイドウォールスペーサ６を形成する。これにより、図２（ａ）に示した構成の半導体装置１００が得られる。
【００３２】
次いで、ゲート電極４およびサイドウォールスペーサ６をマスクとして、イオン注入により基板１表面に不純物をドーピングし、熱処理によって活性化して、深いソース・ドレイン領域７を形成する（図２（ｂ））。
【００３３】
この後、ゲート電極４およびサイドウォールスペーサ６をマスクに用いて、異方性のエッチングにより、ソース・ドレイン領域７を部分的にエッチングし、掘り込み領域１１を形成する（図２（ｃ））。ここで、掘り込み領域１１は、基板１とソース・ドレイン領域７とのＰＮ接合に達しないように形成する。つまり、掘り込み領域１１は、基板１が露出しないように形成することができ、掘り込み領域１１の底部および側面にソース・ドレイン領域７が露出するようにする。
【００３４】
つづいて、掘り込み領域１１の底部に露出したソース・ドレイン領域７表面に、不純物を浅くイオン注入して熱処理を加え、シリサイド層１４を構成する金属元素のゲッタリングサイトとして機能するゲッタリング層１２を形成する（図３（ａ））。ゲッタリング層１２は、基板１とソース・ドレイン領域７とのＰＮ接合に達しないように形成する。また、この際、ゲッタリング層１２の表面にアモルファス層が残留しないように熱処理を行う。これにより、後の埋め戻し工程におけるシリコンの選択成長を容易に行うことができる。
【００３５】
本実施の形態において、イオン注入する不純物は、当該不純物を半導体中にイオン注入することにより、シリサイド層１４を構成する金属元素のゲッタリングサイトとして機能する領域が形成される元素とすることができる。イオン注入する不純物は、たとえばカーボン、酸素、窒素、フッ素、または希ガス元素の少なくとも一つを含む構成とすることができる。
【００３６】
本実施の形態において、イオン注入する不純物は、たとえばカーボンとすることができる。カーボンは、シリコン中でいくつかの形態のＳｉ−Ｃクラスタを形成し、このＳｉ−Ｃクラスタが歪み場を誘起して金属元素をゲッタリングすることができる。また、カーボンは、シングルカーボンイオンとすることもできるが、シングルカーボンイオンではなく、クラスタカーボンイオンとすることもできる。クラスタカーボンイオンとしては、たとえば、Ｃ７Ｈ７、Ｃ１４Ｈ１４、Ｃ１６Ｈ１０等とすることができる。クラスタカーボンを用いることにより、不純物を浅く注入することができ、ゲッタリング層１２が、基板１とソース・ドレイン領域７とのＰＮ接合に達しないように形成しやすくすることができる。
【００３７】
つづいて、ソース・ドレイン拡張領域５およびソース・ドレイン領域７と同導電型の不純物をドーピングしながら、選択成長法により掘り込み領域１１上に結晶層を形成して、せり上げソース・ドレイン領域１３を形成する（図３（ｂ））。
【００３８】
次いで、基板１上の全面に金属層を形成し、熱処理によって、当該金属層がシリコンと接している部分で金属層の金属元素とシリコンとを反応させ、シリサイド層１４を形成する。その後、未反応の金属層を除去する（図３（ｃ））。ここで、金属層は、ニッケル層とすることができる。この場合、シリサイド層１４は、ニッケルシリサイドとすることができる。本実施の形態において、シリサイド層１４は、ゲッタリング層１２と接しないように形成される。
【００３９】
なお、図示していないが、ゲート電極４をシリコン材料により構成した場合、シリサイド層１４が形成される工程で、ゲート電極４表面にもシリサイド層が形成された構成とすることができる。
【００４０】
この後、基板１上に、ゲートを覆うように絶縁膜６０を形成する。つづいて、絶縁膜６０に半導体電極１０上のシリサイド層１４に達するコンタクトホールを形成した後、当該コンタクトホールを導電材料を埋め込むことにより、コンタクト６２を形成する。以上の手順により、図１に示した構成の半導体装置１００が得られる。
【００４１】
本実施の形態において、シリサイド層１４とゲッタリング層１２とが離れて形成されている。そのため、シリサイド層１４を形成する際に、ゲッタリング層１２の存在がシリサイド層１４に影響を与えることがない。これにより、シリサイド層１４を良好に接続することができ、シリサイド層１４と半導体電極１０との界面抵抗を低く保つことができる。
【００４２】
また、ゲッタリング層１２の存在がシリサイド層１４に影響を与えないため、シリサイド層１４のでき栄えを気にすることなく、ゲッタリング層１２の形成条件を選択することができる。
【００４３】
さらに、シリサイド層１４を形成する際に、ゲッタリング層１２が形成されているため、シリサイド層１４またはこれを形成するための金属層からの金属元素の拡散を抑制し、リーク電流および寄生抵抗を小さくすることができる。
【００４４】
さらに、ゲッタリング層１２が半導体電極１０と基板１とのＰＮ接合から離れているため、接合リークを低減することもできる。
【００４５】
さらに、本実施の形態において、ソース・ドレイン領域７上にゲッタリング層１２を形成した後に、ゲッタリング層１２の上にせり上げソース・ドレイン領域１３を形成している。そのため、シリサイド層１４とゲッタリング層１２との距離をせり上げソース・ドレイン領域１３によりかさ上げすることができ、基板１と半導体電極１０との接合界面とゲッタリング層１２との距離、および半導体電極１０とシリサイド層１４との界面とゲッタリング層１２との距離のマージンを増やすことができ、製造の自由度を増すことができる。
【００４６】
（第２の実施の形態）
図４は、本実施の形態における半導体装置１００の構成の一例を示す断面図である。
本実施の形態において、半導体電極１０およびゲッタリング層の構成が第１の実施の形態と異なる。本実施の形態においては、ゲッタリング層として、結晶欠陥を含む第２の再結晶化領域２４を用いる。
【００４７】
本実施の形態において、半導体電極１０は、ソース・ドレイン拡張領域５、ソース・ドレイン領域７、第２の再結晶化領域２４、第１の再結晶化領域２３、およびせり上げソース・ドレイン領域２５により構成される。せり上げソース・ドレイン領域２５は、基板１の主表面からせり上がった構成とすることができる。
【００４８】
また、本実施の形態において、シリサイド層２６は、第１の実施の形態で説明したシリサイド層１４と同様とすることができる。
【００４９】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図５および図６は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
図５（ａ）および図５（ｂ）に示した手順は、第１の実施の形態において、図２（ａ）および図２（ｂ）を参照して説明した手順と同様とすることができる。
【００５０】
その後、ゲート電極４およびサイドウォールスペーサ６をマスクとして、ソース・ドレイン領域７に不純物５１をイオン注入し、ソース・ドレイン領域７（不純物拡散領域）表面にアモルファス化領域である第１の領域２１を形成するとともに、第１の領域２１の下に、原子空孔と格子間原子とを含む第２の領域２２を形成する（図５（ｃ））。ここで、第１の領域２１および第２の領域２２が、基板１とソース・ドレイン領域７とのＰＮ接合に接しないように形成する。
【００５１】
不純物５１は、ソース・ドレイン拡張領域５やソース・ドレイン領域７を構成する元素と同じ元素とすることができる。このような元素として、不純物５１は、たとえばシリコンとすることができる。また、不純物５１は、ソース・ドレイン拡張領域５およびソース・ドレイン領域７と同導電型のドーパントとなる元素とすることもできる。たとえば、ソース・ドレイン拡張領域５およびソース・ドレイン領域７がＰ型半導体の場合、不純物５１は、シングルボロンまたはオクタデカボラン（Ｂ１８Ｈ２２）等のボロンのクラスタとすることができる。また、ソース・ドレイン拡張領域５およびソース・ドレイン領域７がＮ型半導体の場合、不純物５１は、リン、ヒ素、またはこれらのクラスタ（Ｐ４等）とすることができる。クラスタイオンを用いることにより、アモルファス化領域である第１の領域２１と原子空孔と格子間原子とを含む第２の領域２２とを容易に形成することができる。
【００５２】
また、他の例として不純物５１は、カーボン、酸素、窒素、フッ素、または希ガス元素とすることもできる。第１の実施の形態で説明したように、これらの元素自体がシリサイド層を形成する金属元素のゲッタリングサイトとして働くため効果的にシリサイド層２６を形成する金属元素をゲッタリングすることができる。
【００５３】
この後、熱処理を施し、第１の領域２１を欠陥を含まない第１の再結晶化領域２３へ、第２の領域２２を結晶欠陥を含む第２の再結晶化領域２４へ変換する（図６（ａ））。結晶欠陥は、シリサイド層２６を構成する金属元素のゲッタリングサイトとして機能する。本実施の形態において、第２の再結晶化領域２４がゲッタリング層として機能する。
【００５４】
この手順を図７を参照して説明する。
ソース・ドレイン領域７に、不純物５１を注入すると（図７（ａ））、不純物５１が基板１に衝突し、基板１を構成するシリコン原子は、不純物５１によって弾き飛ばされる。不純物５１は、衝突の過程で運動エネルギーを失い、第１の領域２１および第２の領域２２内に導入される。ソース・ドレイン領域７の最表面のシリコン原子は多数弾き飛ばされ、大部分のシリコン原子が弾き飛ばされた状態になり、第１の領域２１はアモルファス化領域に変異する。また、第１の領域２１の下の領域では、不純物５１が基板１に衝突することにより、原子空孔５３と格子間シリコン５２とが生じる（図７（ｂ））。
【００５５】
この状態で熱処理を施すと、不純物５１（格子間原子）、格子間シリコン５２、および原子空孔５３を含む第２の領域２２では、熱処理によって、不純物５１または格子間シリコン５２が原子空孔５３に収まる。ここで、格子間原子である不純物５１が原子空孔５３より過剰に存在するため、原子空孔５３に収まりきれなかった不純物５１により、欠陥５７（｛３１１｝欠陥）や欠陥５８（ＥＯＲ（End-of-Range）欠陥）が生成される（図７（ｃ））。そのため、第２の領域２２は、熱処理によって、結晶欠陥を含む第２の再結晶化領域２４に変換される。
【００５６】
一方、アモルファス化領域である第１の領域２１では、第２の領域２２との界面から、固層成長と呼ばれる原子の再配列が起きる。固層成長は第２の領域２２との界面から表面に向かって進行し、第１の領域２１は、最終的に結晶欠陥を含まない第１の再結晶化領域２３に変換される。
【００５７】
なお、｛３１１｝欠陥やＥＯＲ欠陥は、準安定な状態であるため、熱処理を継続すると、原子が脱離してこれらの結晶欠陥は消滅する。脱離した原子は表面に向かって拡散し、新しい結晶表面を構成する。そのため、熱処理を継続すると、結晶欠陥を含む第２の再結晶化領域２４も、結晶欠陥を含まない再結晶領域に変換される。本実施の形態においては、第２の再結晶化領域２４の結晶欠陥が存在する範囲で熱処理を行うことができる。
【００５８】
このような熱処理条件として、たとえば、ＲＴＡ（ラピッド・サーマル・アニーリング）で７００℃以上９００℃以下程度の温度で１秒程度、またはＭＳＡ（ミリセカンド・アニーリング）で１０００℃以上１２５０℃以下程度の温度で１ミリ秒程度とすることができる。
【００５９】
図６に戻り、つづいて、ソース・ドレイン拡張領域５およびソース・ドレイン領域７と同導電型の不純物をドーピングしながら、選択成長法により第１の再結晶化領域２３上に結晶層を形成して、せり上げソース・ドレイン領域２５を形成する（図６（ｂ））。せり上げソース・ドレイン領域２５は、後にシリサイド層２６を形成した後にも基板１の主表面からせり上がった部分を有するように形成することができる。本実施の形態において、とくに不純物５１として、ソース・ドレイン拡張領域５やソース・ドレイン領域７を構成する元素以外の元素を用いた場合やソース・ドレイン拡張領域５およびソース・ドレイン領域７と同導電型の元素以外の元素を用いた場合、せり上げソース・ドレイン領域２５を形成することにより、シリサイド層２６を良好に形成することができ、界面抵抗を低く保つことができる。ただし、たとえば不純物５１として、ソース・ドレイン拡張領域５やソース・ドレイン領域７を構成する元素と同じ元素やソース・ドレイン拡張領域５およびソース・ドレイン領域７と同導電型のドーパントとなる元素を用いた場合は、せり上げソース・ドレイン領域２５の形成は省略することもできる。
【００６０】
次いで、基板１上の全面に金属層を形成し、熱処理によって、当該金属層がシリコンと接している部分で金属層の金属元素とシリコンとを反応させ、シリサイド層２６を形成する。その後、未反応の金属層を除去する（図６（ｃ））。ここで、金属層は、ニッケル層とすることができる。この場合、シリサイド層２６は、ニッケルシリサイドとすることができる。本実施の形態において、シリサイド層２６は、第２の再結晶化領域２４と接しないように形成される。
【００６１】
この後、基板１上に、ゲートを覆うように絶縁膜６０を形成する。つづいて、絶縁膜６０に半導体電極１０上のシリサイド層１４に達するコンタクトホールを形成した後、当該コンタクトホールを導電材料を埋め込むことにより、コンタクト６２を形成する。以上の手順により、図４に示した構成の半導体装置１００が得られる。
【００６２】
本実施の形態において、シリサイド層２６とゲッタリング層として機能する、結晶欠陥を含む第２の再結晶化領域２４とが離れて形成されている。そのため、本実施の形態においても、第１の実施の形態と同様の効果が得られる。また、シリサイド層２６を形成する際に、第２の再結晶化領域２４が形成されているため、シリサイド層２６またはこれを形成するための金属層からの金属元素の拡散を抑制し、リーク電流および寄生抵抗を小さくすることができる。
【００６３】
さらに、第２の再結晶化領域２４が半導体電極１０と基板１とのＰＮ接合から離れているため、接合リークを低減することもできる。
【００６４】
さらに、本実施の形態において、せり上げソース・ドレイン領域２５を形成することにより基板１と半導体電極１０との接合界面と第２の再結晶化領域２４との距離、および半導体電極１０とシリサイド層２６との界面と第２の再結晶化領域２４との距離のマージンを増やすことができ、製造の自由度を増すことができる。
【００６５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００６６】
１ 基板
２ 素子分離絶縁膜
３ ゲート絶縁膜
４ ゲート電極
５ ソース・ドレイン拡張領域
６ サイドウォールスペーサ
７ ソース・ドレイン領域
１０ 半導体電極
１１ 掘り込み領域
１２ ゲッタリング層
１３ せり上げソース・ドレイン領域
１４ シリサイド層
２１ 第１の領域
２２ 第２の領域
２３ 第１の再結晶化領域
２４ 第２の再結晶化領域
２５ せり上げソース・ドレイン領域
２６ シリサイド層
５１ 不純物
５２ 格子間シリコン
５３ 原子空孔
５７ 欠陥
５８ 欠陥
６０ 絶縁膜
６２ コンタクト
１００ 半導体装置
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に接して形成され、前記半導体層とは逆導電型の半導体電極と、
前記半導体電極上に当該半導体電極に接して形成されたシリサイド層と、
前記半導体電極内部において、前記半導体層と前記半導体電極との接合および前記シリサイド層からそれぞれ離れて形成され、金属元素をゲッタリングするゲッタリング層と、
を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体電極は、前記シリサイド層を介してコンタクトに接続された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記半導体電極は、電界効果トランジスタのソース・ドレイン電極である半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記半導体電極は、前記シリサイド層を介して電荷蓄積型の記憶装置に接続されている半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記シリサイド層は、ニッケルを含むシリサイドである半導体装置。
【請求項６】
請求項１から５いずれかに記載の半導体装置において、
前記半導体電極は、前記半導体層の主表面からせり上がった部分を有する半導体装置。
【請求項７】
請求項１から６いずれかに記載の半導体装置において、
前記ゲッタリング層は、カーボン、酸素、窒素、フッ素、または希ガス元素の少なくとも一つを含む半導体装置。
【請求項８】
請求項１から７いずれかに記載の半導体装置において、
前記ゲッタリング層は、結晶欠陥を含む半導体装置。
【請求項９】
シリサイド層を含む半導体装置の製造方法であって、
半導体層に接して設けられるとともに、前記半導体層との接合から離れた位置に、金属元素をゲッタリングするゲッタリング層を含み、前記半導体層とは逆導電型の半導体電極を形成する工程と、
前記半導体電極を形成する工程の後に、前記半導体電極上に当該半導体電極に接するとともに、前記ゲッタリング層から離れた位置にシリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記シリサイド層を介して、前記半導体電極に接続するコンタクトを形成する工程をさらに含む半導体装置の製造方法。
【請求項１１】
請求項９または１０に記載の半導体装置の製造方法において、
前記シリサイド層は、ニッケルを含むシリサイドである半導体装置の製造方法。
【請求項１２】
請求項９から１１いずれかに記載の半導体装置の製造方法において、
前記半導体電極は、前記半導体層とは逆導電型の第１の不純物拡散領域および第２の不純物拡散領域を含み、
前記半導体電極を形成する工程は、
前記第１の不純物拡散領域の一部をマスクした状態で、前記半導体層に突き抜けないように前記第１の不純物拡散領域の上部部分を除去する工程と、
前記第１の不純物拡散領域上に、前記半導体層と前記第１の不純物拡散領域との接合に接しないように前記ゲッタリング層を形成する工程と、
前記ゲッタリング層上に、前記第２の不純物拡散領域となる結晶層を形成する工程と、
を含み、
前記シリサイド層を形成する工程において、前記第２の不純物拡散領域上に、前記ゲッタリング層に接しないように前記シリサイド層を形成する半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記結晶層を形成する工程において、前記結晶層が前記シリサイド層を形成した後にも前記半導体層の主表面からせり上がった部分を有するように、当該結晶層を形成する半導体装置の製造方法。
【請求項１４】
請求項１２または１３に記載の半導体装置の製造方法において、
前記ゲッタリング層を形成する工程は、
カーボン、酸素、窒素、フッ素、または希ガス元素の少なくとも一つをイオン注入する工程と、
前記第１の不純物拡散領域表面にアモルファス化領域が残存しないように熱処理を行う工程と、
を含む半導体装置の製造方法。
【請求項１５】
請求項９から１１いずれかに記載の半導体装置の製造方法において、
前記半導体電極は、前記半導体層とは逆導電型の不純物拡散領域を含み、
前記半導体電極を形成する工程は、
前記不純物拡散領域の一部をマスクした状態で前記不純物拡散領域に不純物をイオン注入し、前記不純物拡散領域表面にアモルファス化領域である第１の領域を形成するとともに、当該第１の領域の下に原子空孔と格子間原子とを含む第２の領域を前記半導体層と前記不純物拡散領域との接合に接しないように形成する工程と、
熱処理により、前記第１の領域を欠陥を含まない第１の再結晶化領域に変換するとともに、前記第２の領域を、前記ゲッタリング層として、結晶欠陥を含む第２の再結晶化領域に変換する工程と、
を含み、
前記シリサイド層を形成する工程において、前記第２の再結晶化領域に接しないように前記シリサイド層を形成する半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記半導体電極を形成する工程は、
前記第１の再結晶化領域および前記第２の再結晶化領域に変換する工程の後、前記シリサイド層を形成する工程の前に、前記不純物拡散領域上に、前記半導体電極の一部となる結晶層を形成する工程をさらに含み、
前記シリサイド層を形成する工程において、前記シリサイド層を前記結晶層に接して形成する半導体装置の製造方法。
【請求項１７】
請求項１５または１６に記載の半導体装置の製造方法において、
前記第１の領域および第２の領域を形成する工程において、イオン注入する前記不純物は、前記不純物拡散領域を構成する元素と同じ元素である半導体装置の製造方法。
【請求項１８】
請求項１５または１６に記載の半導体装置の製造方法において、
前記第１の領域および第２の領域を形成する工程において、イオン注入する前記不純物は、前記不純物拡散領域と同導電型のドーパントとなる元素である半導体装置の製造方法。
【請求項１９】
請求項１５または１６に記載の半導体装置の製造方法において、
前記第１の領域および第２の領域を形成する工程において、イオン注入する前記不純物は、カーボン、酸素、窒素、フッ素、または希ガス元素の少なくとも一つである半導体装置の製造方法。
【請求項２０】
請求項１５から１９いずれかに記載の半導体装置の製造方法において、
前記第１の領域および第２の領域を形成する工程において、イオン注入する前記不純物は、クラスタイオンである半導体装置の製造方法。
【請求項１】
半導体層と、
前記半導体層に接して形成され、前記半導体層とは逆導電型の半導体電極と、
前記半導体電極上に当該半導体電極に接して形成されたシリサイド層と、
前記半導体電極内部において、前記半導体層と前記半導体電極との接合および前記シリサイド層からそれぞれ離れて形成され、金属元素をゲッタリングするゲッタリング層と、
を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体電極は、前記シリサイド層を介してコンタクトに接続された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記半導体電極は、電界効果トランジスタのソース・ドレイン電極である半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記半導体電極は、前記シリサイド層を介して電荷蓄積型の記憶装置に接続されている半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記シリサイド層は、ニッケルを含むシリサイドである半導体装置。
【請求項６】
請求項１から５いずれかに記載の半導体装置において、
前記半導体電極は、前記半導体層の主表面からせり上がった部分を有する半導体装置。
【請求項７】
請求項１から６いずれかに記載の半導体装置において、
前記ゲッタリング層は、カーボン、酸素、窒素、フッ素、または希ガス元素の少なくとも一つを含む半導体装置。
【請求項８】
請求項１から７いずれかに記載の半導体装置において、
前記ゲッタリング層は、結晶欠陥を含む半導体装置。
【請求項９】
シリサイド層を含む半導体装置の製造方法であって、
半導体層に接して設けられるとともに、前記半導体層との接合から離れた位置に、金属元素をゲッタリングするゲッタリング層を含み、前記半導体層とは逆導電型の半導体電極を形成する工程と、
前記半導体電極を形成する工程の後に、前記半導体電極上に当該半導体電極に接するとともに、前記ゲッタリング層から離れた位置にシリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記シリサイド層を介して、前記半導体電極に接続するコンタクトを形成する工程をさらに含む半導体装置の製造方法。
【請求項１１】
請求項９または１０に記載の半導体装置の製造方法において、
前記シリサイド層は、ニッケルを含むシリサイドである半導体装置の製造方法。
【請求項１２】
請求項９から１１いずれかに記載の半導体装置の製造方法において、
前記半導体電極は、前記半導体層とは逆導電型の第１の不純物拡散領域および第２の不純物拡散領域を含み、
前記半導体電極を形成する工程は、
前記第１の不純物拡散領域の一部をマスクした状態で、前記半導体層に突き抜けないように前記第１の不純物拡散領域の上部部分を除去する工程と、
前記第１の不純物拡散領域上に、前記半導体層と前記第１の不純物拡散領域との接合に接しないように前記ゲッタリング層を形成する工程と、
前記ゲッタリング層上に、前記第２の不純物拡散領域となる結晶層を形成する工程と、
を含み、
前記シリサイド層を形成する工程において、前記第２の不純物拡散領域上に、前記ゲッタリング層に接しないように前記シリサイド層を形成する半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記結晶層を形成する工程において、前記結晶層が前記シリサイド層を形成した後にも前記半導体層の主表面からせり上がった部分を有するように、当該結晶層を形成する半導体装置の製造方法。
【請求項１４】
請求項１２または１３に記載の半導体装置の製造方法において、
前記ゲッタリング層を形成する工程は、
カーボン、酸素、窒素、フッ素、または希ガス元素の少なくとも一つをイオン注入する工程と、
前記第１の不純物拡散領域表面にアモルファス化領域が残存しないように熱処理を行う工程と、
を含む半導体装置の製造方法。
【請求項１５】
請求項９から１１いずれかに記載の半導体装置の製造方法において、
前記半導体電極は、前記半導体層とは逆導電型の不純物拡散領域を含み、
前記半導体電極を形成する工程は、
前記不純物拡散領域の一部をマスクした状態で前記不純物拡散領域に不純物をイオン注入し、前記不純物拡散領域表面にアモルファス化領域である第１の領域を形成するとともに、当該第１の領域の下に原子空孔と格子間原子とを含む第２の領域を前記半導体層と前記不純物拡散領域との接合に接しないように形成する工程と、
熱処理により、前記第１の領域を欠陥を含まない第１の再結晶化領域に変換するとともに、前記第２の領域を、前記ゲッタリング層として、結晶欠陥を含む第２の再結晶化領域に変換する工程と、
を含み、
前記シリサイド層を形成する工程において、前記第２の再結晶化領域に接しないように前記シリサイド層を形成する半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記半導体電極を形成する工程は、
前記第１の再結晶化領域および前記第２の再結晶化領域に変換する工程の後、前記シリサイド層を形成する工程の前に、前記不純物拡散領域上に、前記半導体電極の一部となる結晶層を形成する工程をさらに含み、
前記シリサイド層を形成する工程において、前記シリサイド層を前記結晶層に接して形成する半導体装置の製造方法。
【請求項１７】
請求項１５または１６に記載の半導体装置の製造方法において、
前記第１の領域および第２の領域を形成する工程において、イオン注入する前記不純物は、前記不純物拡散領域を構成する元素と同じ元素である半導体装置の製造方法。
【請求項１８】
請求項１５または１６に記載の半導体装置の製造方法において、
前記第１の領域および第２の領域を形成する工程において、イオン注入する前記不純物は、前記不純物拡散領域と同導電型のドーパントとなる元素である半導体装置の製造方法。
【請求項１９】
請求項１５または１６に記載の半導体装置の製造方法において、
前記第１の領域および第２の領域を形成する工程において、イオン注入する前記不純物は、カーボン、酸素、窒素、フッ素、または希ガス元素の少なくとも一つである半導体装置の製造方法。
【請求項２０】
請求項１５から１９いずれかに記載の半導体装置の製造方法において、
前記第１の領域および第２の領域を形成する工程において、イオン注入する前記不純物は、クラスタイオンである半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１５１３１８（Ｐ２０１１−１５１３１８Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−１３３９９（Ｐ２０１０−１３３９９）
【出願日】平成２２年１月２５日（２０１０．１．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２２年１月２５日（２０１０．１．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]