【課題】高耐電圧により大電流化が可能で、オン抵抗が低く高速動作が可能で、高集積化と省エネルギーが可能で、素子間分離の容易な、電気熱変換素子駆動用の半導体装置を提供する。
【解決手段】電気熱変換素子とそれに通電するためのスイッチング素子とがｐ型半導体基体１に集積化されている。スイッチング素子は、半導体基体１の表面に設けられたｎ型ウェル領域２と、それに隣接して設けられチャネル領域を提供するｐ型ベース領域６と、その表面側に設けられたｎ型ソース領域７と、ｎ型ウェル領域２の表面側に設けられたｎ型ドレイン領域８，９と、チャネル領域上にゲート絶縁膜を介して設けられたゲート電極４とを有する絶縁ゲート型電界効果トランジスタである。ベース領域６は、ドレイン領域８，９を横方向に分離するように設けられた、ウェル領域２より不純物濃度の高い半導体からなる。 （もっと読む）

【課題】シリコン基板裏面をソース電極として使用するＬＤＭＯＳＦＥＴにおいて、出力効率向上のため、基板抵抗を下げようとして高濃度ボロンドープ基板を用いると、ソースドレイン間のリーク不良が、多発することが、本願発明者等によって明らかにされた。更に、この不良解析の結果、ソース不純物ドープ領域からＰ型エピタキシ層を貫通してＰ型基板に至るＰ型ポリシリコンプラグに起因する不所望な応力が、このリーク不良の原因であることが明らかにされた。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴを含む半導体装置であって、ＬＤＭＯＳＦＥＴのソース不純物ドープ領域の近傍の上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有する。 （もっと読む）

【課題】工程を増加することなく、エクステンション領域をゲート端から遠ざけ、実効ゲート長の拡大を図ると同時に、狭ピッチ化に対応する。
【解決手段】裾引き状のオフセットサイドウォール６ａをマスクにエクステンション注入を行い、エクステンション領域７を形成し、オフセットサイドウォール６ａ上にソース・ドレイン注入用のサイドウォール９を形成し、ソース・ドレイン領域１０を形成する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１の主面にゲート絶縁膜用のＨｆ含有膜４、Ａｌ含有膜５及びマスク層６を形成してから、ｎチャネル型ＭＩＳＦＥＴ形成予定領域であるｎＭＩＳ形成領域１Ａのマスク層６とＡｌ含有膜５を選択的に除去する。それから、ｎＭＩＳ形成領域１ＡのＨｆ含有膜４上とｐチャネル型ＭＩＳＦＥＴ形成予定領域であるｐＭＩＳ形成領域１Ｂのマスク層６上に希土類含有膜７を形成し、熱処理を行って、ｎＭＩＳ形成領域１ＡのＨｆ含有膜４を希土類含有膜７と反応させ、ｐＭＩＳ形成領域１ＢのＨｆ含有膜４をＡｌ含有膜５と反応させる。その後、未反応の希土類含有膜７とマスク層６を除去してから、メタルゲート電極を形成する。マスク層６は、窒化チタン又は窒化タンタルからなる窒化金属膜６ａと、その上のチタン又はタンタルからなる金属膜６ｂとの積層構造を有する。 （もっと読む）

【課題】ゲート長の加工ばらつきに起因する特性劣化を確実に抑制できる半導体装置の製造方法を提供する。
【解決手段】ゲート長及びオフセットサイドウォール長のそれぞれの設計値からのズレ量と、トランジスタの特性を設計値に設定するためのソース／ドレイン・エクステンション領域のドーズ量との相関関係を予め求めておく。ゲート長及びオフセットサイドウォール長を実測した後、ゲート長及びオフセットサイドウォール長のそれぞれの実測値の設計値からのズレ量、並びに前記相関関係に基づいて、ソース／ドレイン・エクステンション領域のドーズ量を、トランジスタの特性の設計値からのズレ量が所定の範囲内に収まるように調整する。 （もっと読む）

【課題】微細化が進んだ場合であっても、適切なしきい値電圧を有するｐチャネルＭＯＳＦＥＴを含む半導体装置を製造する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１０１上に、ＳｉＯ₂またはＳｉＯＮを含む第１ゲート絶縁層１０４を形成する第１ゲート絶縁層形成ステップと、第１ゲート絶縁層１０４上に、金属酸化物を含む第２ゲート絶縁層１０５を形成する第２ゲート絶縁層形成ステップと、第２ゲート絶縁層１０５上に、金属を含む第１電極１０６ａを形成する第１電極形成ステップと、形成された積層構造に、複数回のミリセカンドアニール処理を行うことで、第２ゲート絶縁層１０５および第１電極１０６ａの少なくとも一方に含まれる４族、５族または１３族の元素を、第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面に拡散させるアニールステップとを含む。 （もっと読む）

【課題】コンタクトホール形成時の重ね合わせずれに起因したリークの増大やコンタクト抵抗の上昇が抑制された半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００と、半導体基板１００上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、ゲート電極１０２の側壁上に形成されたサイドウォールスペーサ１５０と、半導体基板１００のうち、ゲート電極１０２及びサイドウォールスペーサ１５０を間に挟んで両側に形成されたソースドレイン領域１０６と、ゲート電極１０２、サイドウォールスペーサ１５０、及び半導体基板１００の上面を覆う応力絶縁膜１１０とを備えている。サイドウォールスペーサ１５０は、少なくとも中央部のゲート長方向膜厚よりも上部のゲート長方向膜厚の方が大きくなっている。 （もっと読む）

【課題】キャップ材料を使用した半導体装置のウェハ面内における閾値電圧Vtのバラツキを抑制することを目的とする。
【解決手段】まず、半導体基板１００１の上に、高誘電率ゲート絶縁膜１００６及び第１のキャップ膜１００８を順に形成する。次に、熱処理を行って、第１のキャップ膜１００８中の第１の金属を高誘電体膜１００６に拡散させる。その後、高誘電体膜１００６に拡散せずに高誘電体膜１００６の上に残存した第１のキャップ膜１００８を除去して、第１の金属が拡散した高誘電率ゲート絶縁膜１００６Ａの上に金属電極１０１０を形成する。 （もっと読む）

【課題】信頼性の向上に寄与し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０にトランジスタ３６を形成する工程と、半導体基板上に、トランジスタを覆う第１のシリコン窒化膜３８を形成する工程と、第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程と、ＮＨ_４Ｆラジカルを供給する工程の後、第１のシリコン窒化膜に対して熱処理を行う工程と、熱処理を行う工程の後、第１のシリコン窒化膜上に第２のシリコン窒化膜を形成する工程とを有している。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜２０と、ゲート絶縁膜上に形成されたキャップ膜２２と、キャップ膜上に形成されたシリコン酸化膜２３と、シリコン酸化膜上に形成された金属ゲート電極２４と、金属ゲート電極の両側の半導体基板内に形成されたソース／ドレイン拡散層４８とを有している。 （もっと読む）

【課題】電界効果トランジスタにおけるゲート電極の汚染を防止し、かつゲート電極上に形成されるマスク膜の膜厚を薄くする。
【解決手段】基板１０上にゲート絶縁膜１００を形成する。次いでゲート絶縁膜１００上にゲート電極膜１２０を形成する。ゲート電極膜１２０の一部上にマスク膜２３０を形成する。マスク膜２３０をマスクとしたエッチングによりゲート電極膜１２０を選択的に除去する。そして、マスク膜２３０とゲート電極膜１２０の側面に接するようゲート側壁膜１３０を形成する。マスク膜２３０は少なくとも第１膜２００、第２膜２１０、及び第３膜２２０をこの順に積層した積層膜により構成される。第２膜２１０は、ゲート側壁膜１３０に対して第３膜２２０よりも高いエッチング選択比を有する。第３膜２２０は、ゲート電極膜１２０に対して第２膜２１０よりも高いエッチング選択比を有する。 （もっと読む）

【課題】電界効果型トランジスタの閾値電圧を精度よく制御することができ、かつその範囲を広くする。
【解決手段】この半導体装置は、ゲート絶縁膜１２０及びゲート電極１３０を有する電界効果型トランジスタ１０１を備える。ゲート絶縁膜１２０は、界面層１１０と高誘電率膜１１２とを積層した構成を有している。高誘電率膜１１２は、酸化シリコンより誘電率が高い金属酸化物からなる。そしてゲート絶縁膜１２０は、高誘電率膜１１２と界面層１１０の界面近傍に、窒素を含有する窒素含有層を有している。窒素含有層は高誘電率膜１１２から界面層１１０に渡って形成されている。窒素含有層において、窒素の濃度は高誘電率膜１１２と界面層１１０の界面が最も高い。 （もっと読む）

【課題】トランジスタ素子内の電界を十分に緩和する。
【解決手段】表面に凸部１２Ａを有する半導体基板１２と、凸部１２Ａの側壁部を構成し、凸部１２Ａの麓から頂上に向かって傾斜する傾斜部１２Ｃと、凸部１２Ａの頂上にゲート絶縁膜１４を介して形成されたゲート電極１６と、凸部１２Ａの頂上で、ゲート電極１６及び前記ゲート絶縁膜１４の両側壁に形成されたサイドウォール１８と、低濃度領域２０Ａ，２２Ａ及び高濃度領域２０Ｂ，２２Ｂをそれぞれ含むソース２０及びドレイン２２と、を有する。 （もっと読む）

【課題】所望の実効仕事関数（例えば、高い実効仕事関数）を実現し、かつ、ＥＯＴが変化しない、またはＥＯＴの変化を低減した金属窒化膜、金属窒化膜を用いた半導体装置、および半導体装置の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る金属窒化膜は、ＴｉとＡｌとＮを含有し、該金属窒化膜のＴｉとＡｌとＮのモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））が０．５３以上であり、かつ、上記金属窒化物層のＴｉとＡｌとＮのモル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））が０．３２以下であり、かつ上記金属窒化物層のＴｉとＡｌとＮのモル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））が０．１５以下である。 （もっと読む）

【課題】耐圧とオン抵抗とのトレードオフ関係を改善する。
【解決手段】ゲート絶縁膜及びＬＯＣＯＳ領域の下、及びドレイン領域を囲むようにドレイン領域に接してオフセット領域を設け、オフセット領域を、第１オフセット領域と、第１オフセット領域の上にドレイン領域を囲み且つＬＯＣＯＳ酸化膜の下に形成される第２オフセット領域と、前記オフセット領域のソース領域側の端部からＬＯＣＯＳのソース領域側の端部までの間のみに形成される第３オフセット領域とで形成し、第２オフセット領域の不純物濃度を、第１オフセット領域及び第３オフセット領域よりも高くする。高濃度の第２オフセット領域を設けることによりオン抵抗の低減を図り且つ高濃度の第２オフセット領域を低濃度のオフセット領域で挟むことにより、第２オフセット領域の深さ方向の空乏化を促進し電界の緩和を図り耐圧の向上を図る。 （もっと読む）

【課題】 本発明の課題は、イオン注入分布のシミュレーションに関し、ポケット領域へのイオン注入による不純物濃度分布を解析的に求めることを目的とする。
【解決手段】 上記課題は、コンピュータがイオン注入分布を発生するイオン注入分布発生方法であって、該コンピュータが、半導体集積回路の素子構造においてイオン注入される側面に対して飛程の射影Ｒ_ｐを示すＲ_ｐラインに関連させた分布を発生させる工程と、イオン注入条件に対応する２次元図に前記Ｒ_ｐラインを引く工程と、前記Ｒ_ｐライン毎に２次元の不純物濃度分布を発生させる工程とを実行するイオン注入分布発生方法により達成される。 （もっと読む）

【課題】不純物拡散領域の抵抗値のばらつきを抑制しうる半導体装置の製造方法を提供する。
【解決手段】半導体層にドーパント不純物を添加し、０．１秒〜１０秒の活性化熱処理を行う。次いで、半導体層にイオン注入を行い、半導体層のドーパント不純物が添加された領域をアモルファス化する。次いで、０．１ミリ秒〜１００ミリ秒の活性化熱処理を行い、アモルファス化した半導体層を再結晶化することにより、半導体層にドーパント不純物の拡散領域を形成する。 （もっと読む）

【課題】歩留まりに優れた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板（シリコン基板７）上にゲート絶縁膜５とゲート電極膜（ポリシリコン膜３）とをこの順に形成し、ポリシリコン膜３上にハードマスク（第２のハードマスク２）を形成する工程と、第２のハードマスク２を用いて、ポリシリコン膜３を選択的にエッチングして、ゲート電極２０を形成する工程と、ゲート絶縁膜５の側壁、ゲート電極２０の側壁、第２のハードマスク２の側壁および上面上、ならびにシリコン基板７上に、第１の絶縁膜（第１のスペーサ用絶縁膜）を形成する工程と、異方性ドライエッチングを行うことにより、シリコン基板７上、ならびに第２のハードマスク２の上面上および側壁上の第１のスペーサ用絶縁膜を除去しつつ、ゲート絶縁膜５およびゲート電極２０の側壁上に第１の絶縁膜（第１のスペーサ）を残す工程と、第２のハードマスク２を除去する工程と、ゲート電極２０および第１のスペーサをマスクとしてシリコン基板７にイオン注入を行う工程と、を含む （もっと読む）

【課題】ストレスライナー膜によるチャネル領域の効果的な歪みによりキャリア移動度が向上した半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、素子分離パターンを有する溝１２を有する半導体基板２と、溝２の側面上に形成された側壁１０と、半導体基板２の溝１２に囲まれた領域に形成された、半導体基板２中にチャネル領域８を有するＭＯＳＦＥＴ３と、ＭＯＳＦＥＴ３上および溝１２内の側壁１０上に連続して形成された、チャネル領域８に歪みを発生させるストレスライナー膜１１とを有する。 （もっと読む）

【課題】ＦＩＮ状の半導体部により構成されるＦＩＮ型トランジスタを有する半導体装置において、ＦＩＮ状の半導体部の上面の不純物濃度と側面の不純物濃度との差を小さくすることにより、ＦＩＮ型トランジスタの特性ばらつきを抑えて、信頼性を向上させる。
【解決手段】
ＦＩＮ状の半導体部１０の上面に２〜５ｎｍ程度の厚さのパッド絶縁膜３を形成し、ＦＩＮ状の半導体部１０の一方の側面に、第１注入角度θ１を有する斜め方向からクラスタイオンを注入した後、ＦＩＮ状の半導体部１０の他方の側面に、第１注入角度θ１と対称の第２注入角度θ２を有する斜め方向からクラスタイオンを注入する。その後、ＦＩＮ状の半導体部１０に注入されたクラスタイオンを活性化して、ソース領域およびドレイン領域の一部を構成する拡散領域を形成する。 （もっと読む）