半導体装置の製造方法
【課題】FIN状の半導体部により構成されるFIN型トランジスタを有する半導体装置において、FIN状の半導体部の上面の不純物濃度と側面の不純物濃度との差を小さくすることにより、FIN型トランジスタの特性ばらつきを抑えて、信頼性を向上させる。
【解決手段】
FIN状の半導体部10の上面に2〜5nm程度の厚さのパッド絶縁膜3を形成し、FIN状の半導体部10の一方の側面に、第1注入角度θ1を有する斜め方向からクラスタイオンを注入した後、FIN状の半導体部10の他方の側面に、第1注入角度θ1と対称の第2注入角度θ2を有する斜め方向からクラスタイオンを注入する。その後、FIN状の半導体部10に注入されたクラスタイオンを活性化して、ソース領域およびドレイン領域の一部を構成する拡散領域を形成する。
【解決手段】
FIN状の半導体部10の上面に2〜5nm程度の厚さのパッド絶縁膜3を形成し、FIN状の半導体部10の一方の側面に、第1注入角度θ1を有する斜め方向からクラスタイオンを注入した後、FIN状の半導体部10の他方の側面に、第1注入角度θ1と対称の第2注入角度θ2を有する斜め方向からクラスタイオンを注入する。その後、FIN状の半導体部10に注入されたクラスタイオンを活性化して、ソース領域およびドレイン領域の一部を構成する拡散領域を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造技術に関し、特に、フィン(FIN)状の半導体部により構成されるFIN型トランジスタを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【0002】
半導体装置を構成する集積回路の高集積化を進めるために、トランジスタの微細化が行われている。しかしながら、従来のプレーナ型トランジスタは物理限界に直面しており、トランジスタの微細化を行うには、プレーナ型以外の新規トランジスタ構造の開発が必要であった。
【0003】
新規に開発されたトランジスタ構造の中の1つに、例えば縦型構造のFIN型トランジスタがある。このFIN型トランジスタは、一般にバルクシリコンウェハやSOI(Silicon on Insulator)ウェハに形成される。バルクシリコンウェハに形成されるFIN型トランジスタは、低コストで形成できる利点がある。また、SOIウェハに形成されるFIN型トランジスタは、高集積化に有利であり、さらに、短チャネル効果を抑制できる利点がある。このような縦型構造のFIN型トランジスタは、例えば特開2005−294789号公報(特許文献1)および特開2007−35957号公報(特許文献2)に開示されている。
【0004】
いずれにおいても、プレーナ型トランジスタと同様に、FIN状の半導体部における不純物濃度プロファイルがトランジスタ特性を支配することから、その不純物濃度プロファイルを最適化することが重要となる。例えばY. Sasaki, K. Okashita, K. Nakamoto, T. Kitaoka, B. Mizuno, and M. Ogura, IEDM Tech. Dig., pp. 917-920 (2008)(非特許文献1)および布施玄秀、「イオン注入装置」、電子材料、2009年12月号別冊、p.67−73(非特許文献2)には、FIN状の半導体部に均一に不純物を導入するドーピング方法が記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2005−294789号公報
【特許文献2】特開2007−35957号公報
【非特許文献】
【0006】
【非特許文献1】Y. Sasaki, K. Okashita, K. Nakamoto, T. Kitaoka, B. Mizuno, and M. Ogura, IEDM Tech. Dig., p. 917-920 (2008)
【非特許文献2】布施玄秀、「イオン注入装置」、電子材料、2009年12月号別冊、p.67−73
【発明の概要】
【発明が解決しようとする課題】
【0007】
FIN型トランジスタのFIN状の半導体部に、イオン注入法を用いてソース領域およびドレイン領域を形成する場合は、斜めから不純物イオンを打ち込む必要がある。しかし、イオン注入法では、FIN状の半導体部の上面および側面に均一に不純物イオンを打ち込むことが難しい。例えばFIN状の半導体部の一方の側面に、一方の側面に向かって不純物イオンを斜めに打ち込んだ後、FIN状の半導体部の他方の側面に、他方の側面に向かって不純物イオンを斜めに打ち込むと、FIN状の半導体部の上面に注入される不純物イオンの量と、一方の側面または他方の側面に注入される不純物イオンの量との比は2:1となる。そのため、FIN状の半導体部の上面の不純物濃度が側面の不純物濃度よりも高濃度となってしまう。その結果、FIN状の半導体部の上面の不純物濃度がFIN型トランジスタのしきい値電圧を律則して、所望するしきい値電圧が得られないという問題が生じている。
【0008】
本願発明では、FIN状の半導体部の上面の不純物濃度と側面の不純物濃度との比を2:1から1:1に近づけることのできる技術を開示する。FIN状の半導体部の上面と側面とに同程度の注入量の不純物イオンを打ち込むことにより、例えばFIN型トランジスタのしきい値電圧のばらつきを小さくすることができる。また、しきい値電圧の設定範囲を拡大できることから、プレーナ型トランジスタに近いゲート電圧制御によるスイッチングがFIN型トランジスタにおいて可能となる。
【0009】
本発明の目的は、FIN状の半導体部により構成されるFIN型トランジスタを有する半導体装置において、FIN状の半導体部の上面の不純物濃度と側面の不純物濃度との差を小さくすることにより、FIN型トランジスタの特性ばらつきを抑えて、信頼性を向上させることのできる技術を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【0012】
この実施の形態は、FIN型トランジスタを有する半導体装置の製造方法であって、第1方向に沿って延びる、上面、一方の側面、および他方の側面を有するFIN状の半導体部と、FIN状の半導体部の上面にパッド絶縁膜とを形成する工程と、FIN状の半導体部の一方の側面および他方の側面にゲート絶縁膜を形成する工程と、パッド絶縁膜およびゲート絶縁膜を介して、第1方向と直交する第2方向に延びるゲート電極をFIN状の半導体部の一部を跨いで形成する工程と、パッド絶縁膜を上面に有し、ゲート電極が形成されていないFIN状の半導体部の一方の側面に、法線方向に対して第1注入角度を有する方向から、10個以上の不純物原子により構成されたクラスタ固体をイオン材料とし、これをオーブンによって気化したものをイオン化して、注入する工程と、パッド絶縁膜を上面に有し、ゲート電極が形成されていないFIN状の半導体部の他方の側面に、法線方向に対して第2注入角度を有する方向から、10個以上の不純物原子により構成されたクラスタ固体をイオン材料とし、これをオーブンによって気化したものをイオン化して、注入する工程と、FIN状の半導体部に注入されたボロンを活性化させて、ゲート電極の両側のFIN状の半導体部にソース領域およびドレイン領域の一部を構成する拡散領域を形成する工程と、を含むものである。
【発明の効果】
【0013】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【0014】
FIN状の半導体部により構成されるFIN型トランジスタを有する半導体装置において、FIN状の半導体部の上面の不純物濃度と側面の不純物濃度との差を小さくすることにより、FIN型トランジスタの特性ばらつきを抑えて、信頼性を向上させることができる。
【図面の簡単な説明】
【0015】
【図1】本発明の一実施の形態であるFIN型トランジスタの製造工程を示す半導体基板の要部斜視図である。
【図2】図1に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図3】図2に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図4】図3に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図5】図4に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図6】図5に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図7】図6に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図8】図7に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図9】図8に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図10】図9に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図11】図10に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図12】図11に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図13】図12に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図14】(a)、(b)、および(c)は、それぞれボロンイオン(B+)、クラスタボロンイオンであるオクタデカボラン(B18HX+(X≦22))、およびクラスタボロンイオンであるオクタデカボランの二量体(([B18HX(X≦22)]−[B18HX′(X′≦22)])+)をSi基板にイオン注入した場合のボロン濃度分布を示すグラフ図である。
【図15】図14に示すボロン濃度分布から得られる試料A(without SiO2)および試料B(with SiO2)のボロン濃度、ならびに試料A(without SiO2)のボロン濃度と試料B(with SiO2)のボロン濃度との比を示すグラフ図である。
【図16】(a)Si基板へクラスタボロンイオンを注入した際のボロン原子の状態を説明する模式図、(b)はSiO2膜へクラスタボロンイオンを注入した際のボロン原子の状態を説明する模式図である。
【図17】(a)はpMISの半導体部へクラスタボロンイオンを注入する方法を説明する模式図、(b)はnMISの半導体部へクラスタボロンイオンを注入する方法を説明する模式図である。
【図18】図13に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図19】図18に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【発明を実施するための形態】
【0016】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0017】
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0018】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するMISFET(Metal Insulator Semiconductor Field Effect Transistor)をMISと略し、pチャネル型のMISFETをpMISと略し、nチャネル型のMISFETをnMISと略す。
【0019】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【0020】
本発明の実施の形態によるFIN型トランジスタの製造方法を図1〜図19を用いて工程順に説明する。図1〜図13、図18、および図19は、FIN型トランジスタの要部斜視図、図14(a)、(b)、および(c)は、それぞれボロンイオン(B+)、クラスタボロンイオンであるオクタデカボラン(B18HX+(X≦22))、およびクラスタボロンイオンであるオクタデカボランの二量体(([B18HX(X≦22)]−[B18HX′(X′≦22)])+)をSi基板にイオン注入した場合のボロン濃度分布を示すグラフ図、図15は、図14に示すボロン濃度分布から得られる試料A(without SiO2)および試料B(with SiO2)のボロン濃度、ならびに試料A(without SiO2)のボロン濃度と試料B(with SiO2)のボロン濃度との比を示すグラフ図、図16(a)および(b)は、それぞれSi基板へクラスタボロンイオンを注入した際のボロン原子の状態を説明する模式図およびSiO2膜へクラスタボロンイオンを注入した際のボロン原子の状態を説明する模式図、図17(a)および(b)は、それぞれpMISの半導体部へクラスタボロンイオンを注入する方法を説明する模式図およびnMISの半導体部へリンまたはヒ素を含むクラスタイオンを注入する方法を説明する模式図である。
【0021】
本実施の形態によるFIN型トランジスタは、Si(Silicon)基板上に絶縁層であるBOX(Buried Oxide)層と導電体層であるSOI(Silicon On Insulator)層とを積層したSOIウェハに形成されたSOIデバイスである。
【0022】
まず、図1に示すように、BOX層1上にSOI層2を積層し、さらにSOI層2上にパッド絶縁膜3を積層する。SOI層2の厚さは、例えば20〜100nm程度、パッド絶縁膜3の厚さは、例えば2〜5nm程度である。続いて、パッド絶縁膜3上に多結晶シリコン5を堆積し、その後、パターニングされたレジスト膜6をマスクに用いて、多結晶シリコン膜5をパターニングする。多結晶シリコン膜5の厚さは、例えば100〜300nm程度である。レジスト膜6は、多結晶シリコン膜5をパターニングした後に除去する。
【0023】
次に、図2に示すように、パターニングされた多結晶シリコン膜5上にTEOS(Tetra Ethyl Ortho Silicate;Si(OC2H5)4)膜を堆積し、このTEOS膜を異方性のドライエッチング法によりエッチングして、多結晶シリコン膜5の側壁にTEOS膜からなるサイドウォール7を形成する。多結晶シリコン膜5上に堆積されるTEOS膜の厚さは、例えば10〜50nm程度である。
【0024】
次に、図3に示すように、サイドウォール7に挟まれた多結晶シリコン膜5をウエットエッチング法により除去する。次に、図4に示すように、サイドウォール7を含むパッド絶縁膜3上に、反射防止膜であるBARC(Bottom Anti-Reflection Coating)膜8を塗布し、さらにBARC膜8上にレジスト膜9を塗布する。続いて、FIN型トランジスタのソース領域およびドレイン領域を隠すように形成された第1マスクパターンを用いて、レジスト膜9をパターニングする。
【0025】
次に、図5に示すように、パターニングされたレジスト膜9をマスクに用いて、レジスト膜9の無い領域のBARC膜8、パッド絶縁膜3、およびSOI層2を順次エッチングする。その後、レジスト膜9およびBARC膜8を除去する。パッド絶縁膜3のエッチングは、レジスト膜9以外にサイドウォール7もマスクとなるので、第1方向(図5のx方向)に沿って延びるSOI層2からなるFIN状の半導体部10が形成される。
【0026】
次に、図6に示すように、FIN状の半導体部10の表面(側面)を洗浄した後、FIN状の半導体部10の表面にゲート絶縁膜(図示せず)を形成する。FIN状の半導体部10は一方の側面と、上面と、他方の側面とを有しており、半導体部10の上面の幅Wは、例えば10〜50nm程度である。また、半導体部10の一方の側面の高さと、半導体部10の上面の幅Wと、半導体部10の他方の側面の高さの合計が、FIN型トランジスタのチャネル幅となる。
【0027】
次に、図7に示すように、ゲート材料となる多結晶シリコン膜11を全面に堆積する。続いて、この多結晶シリコン膜11をパッド絶縁膜3が露出するまでCMP(Chemical Mechanical Polishing)により研磨して、多結晶シリコン膜11の上面を平坦化する。
【0028】
ここで、FIN型トランジスタの特性は、FIN状の半導体部10の表面処理により大きく左右される。そのため、本実施の形態による半導体装置では、FIN型トランジスタの移動度劣化を抑制するために、例えばエッチングでダメージが残存したFIN状の半導体部10の表面を改善している。具体的には、ゲート絶縁膜を形成する前にFIN状の半導体部10の表面に対して、犠牲酸化(900〜1250℃程度)または低温アニール(400℃程度)、ウエットエッチングまたは低ダメージのドライエッチング等による表面の除去、あるいは水素アニール(800℃程度)等を組み合わせる処理が有効である。
【0029】
次に、図8に示すように、多結晶シリコン膜11およびパッド絶縁膜3上に多結晶シリコン膜12を積層する。続いて、多結晶シリコン膜12上に窒化膜13、C−HM(炭素を含有したハードマスク)層14、シリコンを含む中間層15、およびレジスト膜16を順に積層する。窒化膜13の厚さは、例えば50〜200nm程度、C−HM層14の厚さは、例えば100〜400nm程度である。続いて、第2マスクパターンを用いて、ゲート電極を形成するためのレジスト膜16をパターニングする。
【0030】
次に、図9に示すように、パターニングされたレジスト膜16をマスクに用いて、中間層15をエッチングする。次に、図10に示すように、レジスト膜16を除去した後、パターニングされた中間層15をマスクに用いて、C−HM層14をエッチングする。そして、図11に示すように、パターニングされたC−HM層14をマスクに用いて、窒化膜13をエッチングする。
【0031】
次に、図12に示すように、中間層15を除去した後、パターニングされた窒化膜13をマスクに用いて、多結晶シリコン膜11,12をエッチングして、第2方向(図12のy方向)に沿って延びる多結晶シリコン膜11,12からなるゲート電極17を形成する。
【0032】
次に、図13に示すように、C−HM層14および窒化膜13を除去する。続いて、FIN状の半導体部10の一方の側面に、その一方の側面に向かって斜め方向(FIN状の半導体部10の上面に垂直な法線方向に対して第1注入角度θ1を有する方向)からクラスタイオン(登録商標)を注入し、さらに他方の側面に、その他方の側面に向かって斜め方向(FIN状の半導体部10の上面に垂直な法線方向に対して第1注入角度θ1と対称の第2注入角度θ2を有する方向)からクラスタイオンを注入して、エクステンション領域となる拡散領域を形成する。pMISの場合は、FIN状の半導体部10にp型不純物、例えばボロンを含むクラスタイオンを注入して、p型拡散領域を形成する。nMISの場合は、FIN状の半導体部10にn型不純物、例えばリンまたはヒ素を含むクラスタイオンを注入して、n型拡散領域を形成する。
【0033】
ここで、半導体部10の上面にパッド絶縁膜3を設けた状態で、FIN状の半導体部10の一方の側面に第1注入角度θ1を有する斜め方向からクラスタイオンを注入し、さらに他方の側面に第2注入角度θ2を有する斜め方向からクラスタイオンを注入することにより、FIN状の半導体部10の上面に注入される不純物イオンの量とFIN状の半導体部10の側面に注入される不純物イオンの量との比を2:1よりも小さくすることができる。
【0034】
図14(a)、(b)、および(c)は、それぞれボロンイオン(B+)、クラスタボロンイオンであるオクタデカボラン(B18HX+(X≦22))、およびクラスタボロンイオンであるオクタデカボランの二量体(([B18HX(X≦22)]−[B18HX′(X′≦22)])+)をSi基板にイオン注入した場合のボロン濃度分布を示す。試料には、それぞれSi基板のみの試料A(without SiO2)およびSi基板の表面に厚さ2nmのSiO2膜が形成された試料B(with SiO2)を用いている。また、図15は、図14に示すボロン濃度分布から得られる試料A(without SiO2)および試料B(with SiO2)のボロン濃度、ならびに試料A(without SiO2)のボロン濃度と試料B(with SiO2)のボロン濃度との比を示す。
【0035】
図14および図15に示すように、ボロンイオン(B+)を注入する場合、試料B(with SiO2)では、試料A(without SiO2)に比べて、Si基板内のボロン残留原子濃度が約1割程度減少する。さらにボロンイオン(B+)の注入に代えて、クラスタボロンイオン(B18HX+(X≦22)、([B18HX(X≦22)]−[B18HX′(X′≦22)])+)を注入することにより、試料B(with SiO2)においては、Si基板内に注入されるボロン残留原子濃度は、ボロンイオンに比べて、約2割程度減少する。これらのことから、クラスタボロンイオンを用いた場合、試料B(with SiO2)では、試料A(without SiO2)に比べて、Si基板内のボロンの残留原子濃度は約3割程度減少することが分かる。
【0036】
SiO2膜を表面に形成したSi基板に、クラスタボロンイオンを注入することにより、Si基板内のボロン残留原子濃度が減少する現象については、以下のように考察することができる。図16(a)に示すように、Si基板に対してクラスタボロンイオン18の注入と同時にSiは溶融状態(液層)となり、基板からの冷却によってアモルファス層に変化する。この過程においてSiの原子密度は一瞬低下し、ボロン原子はSiとの衝突が少なくなるためエネルギーを持ってSi基板内のアモルファス層に混入する。
【0037】
これに対して、図16(b)に示すように、SiO2はSiよりも融点が高いため、SiO2膜に対してクラスタボロンイオン18を注入しても、SiO2膜は溶融せずに従来のSiおよびOの原子密度を維持するため、クラスタ状から分解したボロン原子はSiおよびOと衝突しやすくなる。その結果、一部のボロン原子は後方に散乱する。そのため、Si基板へ直接クラスタボロンイオンを注入する場合よりも、SiO2膜を介してSi基板へクラスタイオンを注入する場合の方が、Si基板へ注入されるボロン原子の量は減少する。
【0038】
クラスタボロンイオン18の注入条件にも依存するが、SiO2膜が10nmよりも厚いと、ボロン原子はSi基板内に混入し難くなり、SiO2膜が2nmよりも薄いと、SiO2膜が形成されていないSi基板と同程度の濃度のボロン原子がSi基板内に混入する。本願発明者が検討したところ、Si基板の表面に形成されるSiO2膜の厚さは、例えば2〜5nmが適切な範囲と考えられる(他の条件によってはこの範囲に限定されないことはもとよりである)。さらに2nmを中心値とする範囲が最も好適と考えられる。
【0039】
さらに、クラスタイオンの注入方法について具体的に説明する。pMISの場合は、図17(a)に示すように、ボロン原子を10個以上含む集団(クラスタ)、例えばB18H22(オクタデカボラン)分子、B10H14(デカボラン)分子、またはC2B10H12(カーボレン)分子等をイオン材料とし、これをオーブンによって気化したものをイオン化し、加速して半導体部10へクラスタボロンイオンを注入する。さらに、このイオン注入は注入する方向を変えて2回行う。すなわち、まず、FIN状の半導体部10の一方の側面へ、第1注入角度θ1を5〜45度としてクラスタボロンイオンを注入し、続いて、FIN状の半導体部10の他方の側面へ、第2注入角度θ2を5〜45度としてクラスタボロンイオンを注入して、FIN状の半導体部10の両側面の浅い領域にp型半導体領域10p1を形成する。
【0040】
このとき、パッド絶縁膜3下の半導体部10の上面には2回のイオン注入が行われてp型半導体領域10p2が形成される。しかし、パッド絶縁膜3によりクラスタボロンイオンに後方散乱が生じて、半導体部10の上面に注入されるイオン量が半導体部10の側面に注入されるイオン量よりも減少する。パッド絶縁膜3の厚さが2nmでは、1回のイオン注入によりパッド絶縁膜3下の半導体部10の上面に注入されるイオン量と半導体部10の側面に注入されるイオン量との比は0.7:1となることから、2回のイオン注入によりパッド絶縁膜3下の半導体部10の上面に注入されるイオン量と半導体部10の側面に注入されるイオン量との比は1.4(0.7×2):1となると考えられる。従って、FIN状の半導体部10の上面に形成されるp型半導体領域10p2の不純物濃度と両側面に形成されるp型半導体領域10p1の不純物濃度とを差を2:1から1:1へ近づけることができる。
【0041】
同様に、nMISの場合は、図17(b)に示すように、PH3(ホスフィン)、AsH3(アルシン)を原料ガスとすればリン原子の四量体(P4)、ヒ素原子の四量体(As4)をイオン化し、加速して半導体部10へクラスタリンイオンまたはクラスタヒ素イオンを注入する。さらに、このイオン注入は注入する方向を変えて2回行う。すなわち、まず、FIN状の半導体部10の一方の側面へ、第1注入角度θ1を5〜45度としてクラスタリンイオンまたはクラスタヒ素イオンを注入し、続いて、FIN状の半導体部10の他方の側面へ、第2注入角度θ2を5〜45度としてクラスタリンイオンまたはクラスタヒ素イオンを注入して、FIN状の半導体部10の両側面の浅い領域にn型半導体領域10n1を形成する。
【0042】
このとき、パッド絶縁膜3下の半導体部10の上面には2回のイオン注入が行われてn型半導体領域10n2が形成される。しかし、パッド絶縁膜3によりクラスタリンイオンまたはクラスタヒ素イオンに後方散乱が生じて、半導体部10の上面に注入されるイオン量が半導体部10の側面に注入されるイオン量よりも減少する。パッド絶縁膜3の厚さが2nmでは、1回のイオン注入によりパッド絶縁膜3下の半導体部10の上面に注入されるイオン量と半導体部10の側面に注入されるイオン量との比は0.7:1となることから、2回のイオン注入によりパッド絶縁膜3下の半導体部10の上面に注入されるイオン量と半導体部10の側面に注入されるイオン量との比は1.4(0.7×2):1となると考えられる。従って、FIN状の半導体部10の上面に形成されるn型半導体領域10n2の不純物濃度と両側面に形成されるn型半導体領域10n1の不純物濃度とを差を2:1から1:1へ近づけることができる。
【0043】
その後、700〜1000℃程度の温度でアニール処理を行い、pMISおよびnMISの半導体部10にイオン注入された不純物イオンを活性化する。
【0044】
次に、図18(a)に示すように、ゲート電極17の側壁に窒化膜からなるサイドウォール19を形成する。その後、pMISの半導体部10にボロンを含むクラスタイオンを、先ほどのエクステンション領域を形成する際のボロンを含むクラスタイオンの注入エネルギーよりも大きいエネルギーでイオン注入して、ソース領域およびドレイン領域となるp型拡散領域を形成する。同様に、nMISの半導体部10にリンまたはヒ素を含むクラスタイオンを、先ほどのエクステンション領域を形成する際のリンまたはヒ素を含むクラスタイオンの注入エネルギーよりも大きい注入エネルギーでイオン注入して、ソース領域およびドレイン領域となるn型拡散領域を形成する。その後、1000〜1100℃程度の温度でアニール処理を行い、pMISおよびnMISの半導体部10にイオン注入された不純物イオンを活性化する。
【0045】
次に、図18(b)に示すように、パッド絶縁膜3をウエットエッチング等により除去し、FIN状の半導体部10の上面を、FIN状の半導体部10の両側面と共に露出させる。なお、パッド絶縁膜3のウエットエッチングの際、BOX層が落ち込む場合もある。その後、ソース領域およびドレイン領域の低抵抗化を目的に、ソース領域およびドレイン領域にシリサイド膜(図示は省略)を形成する。
【0046】
次に、図19に示すように、ソース領域およびドレイン領域、ゲート電極17等を含む全面に、コンタクト形成用のストッパとなる窒化膜(図示は省略)、層間酸化膜21を堆積する。続いて、層間酸化膜21の表面を、例えばCMP法で平坦化した後、層間酸化膜21の所定の箇所にコンタクトを形成し、そのコンタクトの内部に金属膜、例えばタングステン等を埋め込んで、プラグ22を形成する。続いて、コンタクトの内部に形成されたプラグ22と電気的に接続する配線23を形成する。以上、説明した製造方法により、本実施の形態によるFIN型トランジスタが略完成する。
【0047】
なお、前述した実施の形態では、SOI層2上に形成されFIN型トランジスタについて説明したが、本願発明はこれに限られず、バルクシリコンウェハ上に形成するFIN型トランジスタであってもよい。
【0048】
また、前述した実施の形態では、半導体部10上に形成されるパッド絶縁膜3に、SiO2(酸化シリコン)を用いたが、これに代えて、Si(シリコン)よりも融点が高い材料、例えばSi3N4(窒化シリコン)膜、SiON(酸窒化シリコン)またはSiC(炭化シリコン)膜を用いてもよい。
【0049】
また、前述した実施の形態では、特に限定はしなかったが、半導体部10に注入されるクラスタイオンは1種類または2種類以上であってもよい。クラスタイオンが1種類であっても、パッド絶縁膜3下の半導体部10の上面の不純物濃度と半導体部10の側面の不純物濃度との比は2:1よりも小さくすることができる。しかし、クラスタイオン種が異なると後方散乱の割合も異なることから、2種類以上のクラスタイオンを用いることにより、さらに上記比を小さくすることが可能である。例えばpMISの場合、イオン装置の質量分析器を制御してボロン数の異なる様々なクラスタイオン種(BxHy+(x=10〜18))を用いることにより、上記比を制御することができる。例えばB18Hy+のイオン注入では上記比は1.4:1であるが、B18Hy+およびB12Hy+のイオン注入では。後方散乱がより激しくなるので、上記比は1.4:1よりも小さくなる。
【0050】
このように、本実施の形態によれば、FIN型トランジスタのFIN状の半導体部10に形成され、ソース領域およびドレイン領域の一部を構成する拡散領域(エクステンション領域)の不純物濃度が、半導体部10の上面と側面とにおいて、例えば1.4:1となり、従来の2:1よりも小さくすることができる。FIN状の半導体部10の上面の不純物濃度と側面の不純物濃度との差を小さくすることにより、FIN型トランジスタの特性ばらつきを抑えて、信頼性を向上させることができる。例えばFIN型トランジスタのしきい値電圧のばらつきを小さくすることができる。また、FIN型トランジスタのしきい値電圧の設定範囲を拡大することができるので、プレーナ型トランジスタに近いゲート電圧制御によるスイッチングが可能となる。
【0051】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【0052】
本発明は、FIN状の半導体部により構成されるFIN型トランジスタを有する半導体装置の製造に適用することができる。
【符号の説明】
【0053】
1 BOX層
2 SOI層
3 パッド絶縁膜
5 多結晶シリコン膜
6 レジスト膜
7 サイドウォール
8 BARC膜
9 レジスト膜
10 半導体部
10p1,10p2 p型半導体領域
10n1,10n2 n型半導体領域
11,12 多結晶シリコン膜
13 窒化膜
14 C−HM膜
15 中間層
16 レジスト膜
17 ゲート電極
18 クラスタボロンイオン
19 サイドウォール
21 層間絶縁膜
22 プラグ
23 配線
【技術分野】
【0001】
本発明は、半導体装置の製造技術に関し、特に、フィン(FIN)状の半導体部により構成されるFIN型トランジスタを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【0002】
半導体装置を構成する集積回路の高集積化を進めるために、トランジスタの微細化が行われている。しかしながら、従来のプレーナ型トランジスタは物理限界に直面しており、トランジスタの微細化を行うには、プレーナ型以外の新規トランジスタ構造の開発が必要であった。
【0003】
新規に開発されたトランジスタ構造の中の1つに、例えば縦型構造のFIN型トランジスタがある。このFIN型トランジスタは、一般にバルクシリコンウェハやSOI(Silicon on Insulator)ウェハに形成される。バルクシリコンウェハに形成されるFIN型トランジスタは、低コストで形成できる利点がある。また、SOIウェハに形成されるFIN型トランジスタは、高集積化に有利であり、さらに、短チャネル効果を抑制できる利点がある。このような縦型構造のFIN型トランジスタは、例えば特開2005−294789号公報(特許文献1)および特開2007−35957号公報(特許文献2)に開示されている。
【0004】
いずれにおいても、プレーナ型トランジスタと同様に、FIN状の半導体部における不純物濃度プロファイルがトランジスタ特性を支配することから、その不純物濃度プロファイルを最適化することが重要となる。例えばY. Sasaki, K. Okashita, K. Nakamoto, T. Kitaoka, B. Mizuno, and M. Ogura, IEDM Tech. Dig., pp. 917-920 (2008)(非特許文献1)および布施玄秀、「イオン注入装置」、電子材料、2009年12月号別冊、p.67−73(非特許文献2)には、FIN状の半導体部に均一に不純物を導入するドーピング方法が記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2005−294789号公報
【特許文献2】特開2007−35957号公報
【非特許文献】
【0006】
【非特許文献1】Y. Sasaki, K. Okashita, K. Nakamoto, T. Kitaoka, B. Mizuno, and M. Ogura, IEDM Tech. Dig., p. 917-920 (2008)
【非特許文献2】布施玄秀、「イオン注入装置」、電子材料、2009年12月号別冊、p.67−73
【発明の概要】
【発明が解決しようとする課題】
【0007】
FIN型トランジスタのFIN状の半導体部に、イオン注入法を用いてソース領域およびドレイン領域を形成する場合は、斜めから不純物イオンを打ち込む必要がある。しかし、イオン注入法では、FIN状の半導体部の上面および側面に均一に不純物イオンを打ち込むことが難しい。例えばFIN状の半導体部の一方の側面に、一方の側面に向かって不純物イオンを斜めに打ち込んだ後、FIN状の半導体部の他方の側面に、他方の側面に向かって不純物イオンを斜めに打ち込むと、FIN状の半導体部の上面に注入される不純物イオンの量と、一方の側面または他方の側面に注入される不純物イオンの量との比は2:1となる。そのため、FIN状の半導体部の上面の不純物濃度が側面の不純物濃度よりも高濃度となってしまう。その結果、FIN状の半導体部の上面の不純物濃度がFIN型トランジスタのしきい値電圧を律則して、所望するしきい値電圧が得られないという問題が生じている。
【0008】
本願発明では、FIN状の半導体部の上面の不純物濃度と側面の不純物濃度との比を2:1から1:1に近づけることのできる技術を開示する。FIN状の半導体部の上面と側面とに同程度の注入量の不純物イオンを打ち込むことにより、例えばFIN型トランジスタのしきい値電圧のばらつきを小さくすることができる。また、しきい値電圧の設定範囲を拡大できることから、プレーナ型トランジスタに近いゲート電圧制御によるスイッチングがFIN型トランジスタにおいて可能となる。
【0009】
本発明の目的は、FIN状の半導体部により構成されるFIN型トランジスタを有する半導体装置において、FIN状の半導体部の上面の不純物濃度と側面の不純物濃度との差を小さくすることにより、FIN型トランジスタの特性ばらつきを抑えて、信頼性を向上させることのできる技術を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【0012】
この実施の形態は、FIN型トランジスタを有する半導体装置の製造方法であって、第1方向に沿って延びる、上面、一方の側面、および他方の側面を有するFIN状の半導体部と、FIN状の半導体部の上面にパッド絶縁膜とを形成する工程と、FIN状の半導体部の一方の側面および他方の側面にゲート絶縁膜を形成する工程と、パッド絶縁膜およびゲート絶縁膜を介して、第1方向と直交する第2方向に延びるゲート電極をFIN状の半導体部の一部を跨いで形成する工程と、パッド絶縁膜を上面に有し、ゲート電極が形成されていないFIN状の半導体部の一方の側面に、法線方向に対して第1注入角度を有する方向から、10個以上の不純物原子により構成されたクラスタ固体をイオン材料とし、これをオーブンによって気化したものをイオン化して、注入する工程と、パッド絶縁膜を上面に有し、ゲート電極が形成されていないFIN状の半導体部の他方の側面に、法線方向に対して第2注入角度を有する方向から、10個以上の不純物原子により構成されたクラスタ固体をイオン材料とし、これをオーブンによって気化したものをイオン化して、注入する工程と、FIN状の半導体部に注入されたボロンを活性化させて、ゲート電極の両側のFIN状の半導体部にソース領域およびドレイン領域の一部を構成する拡散領域を形成する工程と、を含むものである。
【発明の効果】
【0013】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【0014】
FIN状の半導体部により構成されるFIN型トランジスタを有する半導体装置において、FIN状の半導体部の上面の不純物濃度と側面の不純物濃度との差を小さくすることにより、FIN型トランジスタの特性ばらつきを抑えて、信頼性を向上させることができる。
【図面の簡単な説明】
【0015】
【図1】本発明の一実施の形態であるFIN型トランジスタの製造工程を示す半導体基板の要部斜視図である。
【図2】図1に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図3】図2に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図4】図3に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図5】図4に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図6】図5に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図7】図6に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図8】図7に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図9】図8に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図10】図9に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図11】図10に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図12】図11に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図13】図12に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図14】(a)、(b)、および(c)は、それぞれボロンイオン(B+)、クラスタボロンイオンであるオクタデカボラン(B18HX+(X≦22))、およびクラスタボロンイオンであるオクタデカボランの二量体(([B18HX(X≦22)]−[B18HX′(X′≦22)])+)をSi基板にイオン注入した場合のボロン濃度分布を示すグラフ図である。
【図15】図14に示すボロン濃度分布から得られる試料A(without SiO2)および試料B(with SiO2)のボロン濃度、ならびに試料A(without SiO2)のボロン濃度と試料B(with SiO2)のボロン濃度との比を示すグラフ図である。
【図16】(a)Si基板へクラスタボロンイオンを注入した際のボロン原子の状態を説明する模式図、(b)はSiO2膜へクラスタボロンイオンを注入した際のボロン原子の状態を説明する模式図である。
【図17】(a)はpMISの半導体部へクラスタボロンイオンを注入する方法を説明する模式図、(b)はnMISの半導体部へクラスタボロンイオンを注入する方法を説明する模式図である。
【図18】図13に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【図19】図18に続く、FIN型トランジスタの製造工程中の要部斜視図である。
【発明を実施するための形態】
【0016】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0017】
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0018】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するMISFET(Metal Insulator Semiconductor Field Effect Transistor)をMISと略し、pチャネル型のMISFETをpMISと略し、nチャネル型のMISFETをnMISと略す。
【0019】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【0020】
本発明の実施の形態によるFIN型トランジスタの製造方法を図1〜図19を用いて工程順に説明する。図1〜図13、図18、および図19は、FIN型トランジスタの要部斜視図、図14(a)、(b)、および(c)は、それぞれボロンイオン(B+)、クラスタボロンイオンであるオクタデカボラン(B18HX+(X≦22))、およびクラスタボロンイオンであるオクタデカボランの二量体(([B18HX(X≦22)]−[B18HX′(X′≦22)])+)をSi基板にイオン注入した場合のボロン濃度分布を示すグラフ図、図15は、図14に示すボロン濃度分布から得られる試料A(without SiO2)および試料B(with SiO2)のボロン濃度、ならびに試料A(without SiO2)のボロン濃度と試料B(with SiO2)のボロン濃度との比を示すグラフ図、図16(a)および(b)は、それぞれSi基板へクラスタボロンイオンを注入した際のボロン原子の状態を説明する模式図およびSiO2膜へクラスタボロンイオンを注入した際のボロン原子の状態を説明する模式図、図17(a)および(b)は、それぞれpMISの半導体部へクラスタボロンイオンを注入する方法を説明する模式図およびnMISの半導体部へリンまたはヒ素を含むクラスタイオンを注入する方法を説明する模式図である。
【0021】
本実施の形態によるFIN型トランジスタは、Si(Silicon)基板上に絶縁層であるBOX(Buried Oxide)層と導電体層であるSOI(Silicon On Insulator)層とを積層したSOIウェハに形成されたSOIデバイスである。
【0022】
まず、図1に示すように、BOX層1上にSOI層2を積層し、さらにSOI層2上にパッド絶縁膜3を積層する。SOI層2の厚さは、例えば20〜100nm程度、パッド絶縁膜3の厚さは、例えば2〜5nm程度である。続いて、パッド絶縁膜3上に多結晶シリコン5を堆積し、その後、パターニングされたレジスト膜6をマスクに用いて、多結晶シリコン膜5をパターニングする。多結晶シリコン膜5の厚さは、例えば100〜300nm程度である。レジスト膜6は、多結晶シリコン膜5をパターニングした後に除去する。
【0023】
次に、図2に示すように、パターニングされた多結晶シリコン膜5上にTEOS(Tetra Ethyl Ortho Silicate;Si(OC2H5)4)膜を堆積し、このTEOS膜を異方性のドライエッチング法によりエッチングして、多結晶シリコン膜5の側壁にTEOS膜からなるサイドウォール7を形成する。多結晶シリコン膜5上に堆積されるTEOS膜の厚さは、例えば10〜50nm程度である。
【0024】
次に、図3に示すように、サイドウォール7に挟まれた多結晶シリコン膜5をウエットエッチング法により除去する。次に、図4に示すように、サイドウォール7を含むパッド絶縁膜3上に、反射防止膜であるBARC(Bottom Anti-Reflection Coating)膜8を塗布し、さらにBARC膜8上にレジスト膜9を塗布する。続いて、FIN型トランジスタのソース領域およびドレイン領域を隠すように形成された第1マスクパターンを用いて、レジスト膜9をパターニングする。
【0025】
次に、図5に示すように、パターニングされたレジスト膜9をマスクに用いて、レジスト膜9の無い領域のBARC膜8、パッド絶縁膜3、およびSOI層2を順次エッチングする。その後、レジスト膜9およびBARC膜8を除去する。パッド絶縁膜3のエッチングは、レジスト膜9以外にサイドウォール7もマスクとなるので、第1方向(図5のx方向)に沿って延びるSOI層2からなるFIN状の半導体部10が形成される。
【0026】
次に、図6に示すように、FIN状の半導体部10の表面(側面)を洗浄した後、FIN状の半導体部10の表面にゲート絶縁膜(図示せず)を形成する。FIN状の半導体部10は一方の側面と、上面と、他方の側面とを有しており、半導体部10の上面の幅Wは、例えば10〜50nm程度である。また、半導体部10の一方の側面の高さと、半導体部10の上面の幅Wと、半導体部10の他方の側面の高さの合計が、FIN型トランジスタのチャネル幅となる。
【0027】
次に、図7に示すように、ゲート材料となる多結晶シリコン膜11を全面に堆積する。続いて、この多結晶シリコン膜11をパッド絶縁膜3が露出するまでCMP(Chemical Mechanical Polishing)により研磨して、多結晶シリコン膜11の上面を平坦化する。
【0028】
ここで、FIN型トランジスタの特性は、FIN状の半導体部10の表面処理により大きく左右される。そのため、本実施の形態による半導体装置では、FIN型トランジスタの移動度劣化を抑制するために、例えばエッチングでダメージが残存したFIN状の半導体部10の表面を改善している。具体的には、ゲート絶縁膜を形成する前にFIN状の半導体部10の表面に対して、犠牲酸化(900〜1250℃程度)または低温アニール(400℃程度)、ウエットエッチングまたは低ダメージのドライエッチング等による表面の除去、あるいは水素アニール(800℃程度)等を組み合わせる処理が有効である。
【0029】
次に、図8に示すように、多結晶シリコン膜11およびパッド絶縁膜3上に多結晶シリコン膜12を積層する。続いて、多結晶シリコン膜12上に窒化膜13、C−HM(炭素を含有したハードマスク)層14、シリコンを含む中間層15、およびレジスト膜16を順に積層する。窒化膜13の厚さは、例えば50〜200nm程度、C−HM層14の厚さは、例えば100〜400nm程度である。続いて、第2マスクパターンを用いて、ゲート電極を形成するためのレジスト膜16をパターニングする。
【0030】
次に、図9に示すように、パターニングされたレジスト膜16をマスクに用いて、中間層15をエッチングする。次に、図10に示すように、レジスト膜16を除去した後、パターニングされた中間層15をマスクに用いて、C−HM層14をエッチングする。そして、図11に示すように、パターニングされたC−HM層14をマスクに用いて、窒化膜13をエッチングする。
【0031】
次に、図12に示すように、中間層15を除去した後、パターニングされた窒化膜13をマスクに用いて、多結晶シリコン膜11,12をエッチングして、第2方向(図12のy方向)に沿って延びる多結晶シリコン膜11,12からなるゲート電極17を形成する。
【0032】
次に、図13に示すように、C−HM層14および窒化膜13を除去する。続いて、FIN状の半導体部10の一方の側面に、その一方の側面に向かって斜め方向(FIN状の半導体部10の上面に垂直な法線方向に対して第1注入角度θ1を有する方向)からクラスタイオン(登録商標)を注入し、さらに他方の側面に、その他方の側面に向かって斜め方向(FIN状の半導体部10の上面に垂直な法線方向に対して第1注入角度θ1と対称の第2注入角度θ2を有する方向)からクラスタイオンを注入して、エクステンション領域となる拡散領域を形成する。pMISの場合は、FIN状の半導体部10にp型不純物、例えばボロンを含むクラスタイオンを注入して、p型拡散領域を形成する。nMISの場合は、FIN状の半導体部10にn型不純物、例えばリンまたはヒ素を含むクラスタイオンを注入して、n型拡散領域を形成する。
【0033】
ここで、半導体部10の上面にパッド絶縁膜3を設けた状態で、FIN状の半導体部10の一方の側面に第1注入角度θ1を有する斜め方向からクラスタイオンを注入し、さらに他方の側面に第2注入角度θ2を有する斜め方向からクラスタイオンを注入することにより、FIN状の半導体部10の上面に注入される不純物イオンの量とFIN状の半導体部10の側面に注入される不純物イオンの量との比を2:1よりも小さくすることができる。
【0034】
図14(a)、(b)、および(c)は、それぞれボロンイオン(B+)、クラスタボロンイオンであるオクタデカボラン(B18HX+(X≦22))、およびクラスタボロンイオンであるオクタデカボランの二量体(([B18HX(X≦22)]−[B18HX′(X′≦22)])+)をSi基板にイオン注入した場合のボロン濃度分布を示す。試料には、それぞれSi基板のみの試料A(without SiO2)およびSi基板の表面に厚さ2nmのSiO2膜が形成された試料B(with SiO2)を用いている。また、図15は、図14に示すボロン濃度分布から得られる試料A(without SiO2)および試料B(with SiO2)のボロン濃度、ならびに試料A(without SiO2)のボロン濃度と試料B(with SiO2)のボロン濃度との比を示す。
【0035】
図14および図15に示すように、ボロンイオン(B+)を注入する場合、試料B(with SiO2)では、試料A(without SiO2)に比べて、Si基板内のボロン残留原子濃度が約1割程度減少する。さらにボロンイオン(B+)の注入に代えて、クラスタボロンイオン(B18HX+(X≦22)、([B18HX(X≦22)]−[B18HX′(X′≦22)])+)を注入することにより、試料B(with SiO2)においては、Si基板内に注入されるボロン残留原子濃度は、ボロンイオンに比べて、約2割程度減少する。これらのことから、クラスタボロンイオンを用いた場合、試料B(with SiO2)では、試料A(without SiO2)に比べて、Si基板内のボロンの残留原子濃度は約3割程度減少することが分かる。
【0036】
SiO2膜を表面に形成したSi基板に、クラスタボロンイオンを注入することにより、Si基板内のボロン残留原子濃度が減少する現象については、以下のように考察することができる。図16(a)に示すように、Si基板に対してクラスタボロンイオン18の注入と同時にSiは溶融状態(液層)となり、基板からの冷却によってアモルファス層に変化する。この過程においてSiの原子密度は一瞬低下し、ボロン原子はSiとの衝突が少なくなるためエネルギーを持ってSi基板内のアモルファス層に混入する。
【0037】
これに対して、図16(b)に示すように、SiO2はSiよりも融点が高いため、SiO2膜に対してクラスタボロンイオン18を注入しても、SiO2膜は溶融せずに従来のSiおよびOの原子密度を維持するため、クラスタ状から分解したボロン原子はSiおよびOと衝突しやすくなる。その結果、一部のボロン原子は後方に散乱する。そのため、Si基板へ直接クラスタボロンイオンを注入する場合よりも、SiO2膜を介してSi基板へクラスタイオンを注入する場合の方が、Si基板へ注入されるボロン原子の量は減少する。
【0038】
クラスタボロンイオン18の注入条件にも依存するが、SiO2膜が10nmよりも厚いと、ボロン原子はSi基板内に混入し難くなり、SiO2膜が2nmよりも薄いと、SiO2膜が形成されていないSi基板と同程度の濃度のボロン原子がSi基板内に混入する。本願発明者が検討したところ、Si基板の表面に形成されるSiO2膜の厚さは、例えば2〜5nmが適切な範囲と考えられる(他の条件によってはこの範囲に限定されないことはもとよりである)。さらに2nmを中心値とする範囲が最も好適と考えられる。
【0039】
さらに、クラスタイオンの注入方法について具体的に説明する。pMISの場合は、図17(a)に示すように、ボロン原子を10個以上含む集団(クラスタ)、例えばB18H22(オクタデカボラン)分子、B10H14(デカボラン)分子、またはC2B10H12(カーボレン)分子等をイオン材料とし、これをオーブンによって気化したものをイオン化し、加速して半導体部10へクラスタボロンイオンを注入する。さらに、このイオン注入は注入する方向を変えて2回行う。すなわち、まず、FIN状の半導体部10の一方の側面へ、第1注入角度θ1を5〜45度としてクラスタボロンイオンを注入し、続いて、FIN状の半導体部10の他方の側面へ、第2注入角度θ2を5〜45度としてクラスタボロンイオンを注入して、FIN状の半導体部10の両側面の浅い領域にp型半導体領域10p1を形成する。
【0040】
このとき、パッド絶縁膜3下の半導体部10の上面には2回のイオン注入が行われてp型半導体領域10p2が形成される。しかし、パッド絶縁膜3によりクラスタボロンイオンに後方散乱が生じて、半導体部10の上面に注入されるイオン量が半導体部10の側面に注入されるイオン量よりも減少する。パッド絶縁膜3の厚さが2nmでは、1回のイオン注入によりパッド絶縁膜3下の半導体部10の上面に注入されるイオン量と半導体部10の側面に注入されるイオン量との比は0.7:1となることから、2回のイオン注入によりパッド絶縁膜3下の半導体部10の上面に注入されるイオン量と半導体部10の側面に注入されるイオン量との比は1.4(0.7×2):1となると考えられる。従って、FIN状の半導体部10の上面に形成されるp型半導体領域10p2の不純物濃度と両側面に形成されるp型半導体領域10p1の不純物濃度とを差を2:1から1:1へ近づけることができる。
【0041】
同様に、nMISの場合は、図17(b)に示すように、PH3(ホスフィン)、AsH3(アルシン)を原料ガスとすればリン原子の四量体(P4)、ヒ素原子の四量体(As4)をイオン化し、加速して半導体部10へクラスタリンイオンまたはクラスタヒ素イオンを注入する。さらに、このイオン注入は注入する方向を変えて2回行う。すなわち、まず、FIN状の半導体部10の一方の側面へ、第1注入角度θ1を5〜45度としてクラスタリンイオンまたはクラスタヒ素イオンを注入し、続いて、FIN状の半導体部10の他方の側面へ、第2注入角度θ2を5〜45度としてクラスタリンイオンまたはクラスタヒ素イオンを注入して、FIN状の半導体部10の両側面の浅い領域にn型半導体領域10n1を形成する。
【0042】
このとき、パッド絶縁膜3下の半導体部10の上面には2回のイオン注入が行われてn型半導体領域10n2が形成される。しかし、パッド絶縁膜3によりクラスタリンイオンまたはクラスタヒ素イオンに後方散乱が生じて、半導体部10の上面に注入されるイオン量が半導体部10の側面に注入されるイオン量よりも減少する。パッド絶縁膜3の厚さが2nmでは、1回のイオン注入によりパッド絶縁膜3下の半導体部10の上面に注入されるイオン量と半導体部10の側面に注入されるイオン量との比は0.7:1となることから、2回のイオン注入によりパッド絶縁膜3下の半導体部10の上面に注入されるイオン量と半導体部10の側面に注入されるイオン量との比は1.4(0.7×2):1となると考えられる。従って、FIN状の半導体部10の上面に形成されるn型半導体領域10n2の不純物濃度と両側面に形成されるn型半導体領域10n1の不純物濃度とを差を2:1から1:1へ近づけることができる。
【0043】
その後、700〜1000℃程度の温度でアニール処理を行い、pMISおよびnMISの半導体部10にイオン注入された不純物イオンを活性化する。
【0044】
次に、図18(a)に示すように、ゲート電極17の側壁に窒化膜からなるサイドウォール19を形成する。その後、pMISの半導体部10にボロンを含むクラスタイオンを、先ほどのエクステンション領域を形成する際のボロンを含むクラスタイオンの注入エネルギーよりも大きいエネルギーでイオン注入して、ソース領域およびドレイン領域となるp型拡散領域を形成する。同様に、nMISの半導体部10にリンまたはヒ素を含むクラスタイオンを、先ほどのエクステンション領域を形成する際のリンまたはヒ素を含むクラスタイオンの注入エネルギーよりも大きい注入エネルギーでイオン注入して、ソース領域およびドレイン領域となるn型拡散領域を形成する。その後、1000〜1100℃程度の温度でアニール処理を行い、pMISおよびnMISの半導体部10にイオン注入された不純物イオンを活性化する。
【0045】
次に、図18(b)に示すように、パッド絶縁膜3をウエットエッチング等により除去し、FIN状の半導体部10の上面を、FIN状の半導体部10の両側面と共に露出させる。なお、パッド絶縁膜3のウエットエッチングの際、BOX層が落ち込む場合もある。その後、ソース領域およびドレイン領域の低抵抗化を目的に、ソース領域およびドレイン領域にシリサイド膜(図示は省略)を形成する。
【0046】
次に、図19に示すように、ソース領域およびドレイン領域、ゲート電極17等を含む全面に、コンタクト形成用のストッパとなる窒化膜(図示は省略)、層間酸化膜21を堆積する。続いて、層間酸化膜21の表面を、例えばCMP法で平坦化した後、層間酸化膜21の所定の箇所にコンタクトを形成し、そのコンタクトの内部に金属膜、例えばタングステン等を埋め込んで、プラグ22を形成する。続いて、コンタクトの内部に形成されたプラグ22と電気的に接続する配線23を形成する。以上、説明した製造方法により、本実施の形態によるFIN型トランジスタが略完成する。
【0047】
なお、前述した実施の形態では、SOI層2上に形成されFIN型トランジスタについて説明したが、本願発明はこれに限られず、バルクシリコンウェハ上に形成するFIN型トランジスタであってもよい。
【0048】
また、前述した実施の形態では、半導体部10上に形成されるパッド絶縁膜3に、SiO2(酸化シリコン)を用いたが、これに代えて、Si(シリコン)よりも融点が高い材料、例えばSi3N4(窒化シリコン)膜、SiON(酸窒化シリコン)またはSiC(炭化シリコン)膜を用いてもよい。
【0049】
また、前述した実施の形態では、特に限定はしなかったが、半導体部10に注入されるクラスタイオンは1種類または2種類以上であってもよい。クラスタイオンが1種類であっても、パッド絶縁膜3下の半導体部10の上面の不純物濃度と半導体部10の側面の不純物濃度との比は2:1よりも小さくすることができる。しかし、クラスタイオン種が異なると後方散乱の割合も異なることから、2種類以上のクラスタイオンを用いることにより、さらに上記比を小さくすることが可能である。例えばpMISの場合、イオン装置の質量分析器を制御してボロン数の異なる様々なクラスタイオン種(BxHy+(x=10〜18))を用いることにより、上記比を制御することができる。例えばB18Hy+のイオン注入では上記比は1.4:1であるが、B18Hy+およびB12Hy+のイオン注入では。後方散乱がより激しくなるので、上記比は1.4:1よりも小さくなる。
【0050】
このように、本実施の形態によれば、FIN型トランジスタのFIN状の半導体部10に形成され、ソース領域およびドレイン領域の一部を構成する拡散領域(エクステンション領域)の不純物濃度が、半導体部10の上面と側面とにおいて、例えば1.4:1となり、従来の2:1よりも小さくすることができる。FIN状の半導体部10の上面の不純物濃度と側面の不純物濃度との差を小さくすることにより、FIN型トランジスタの特性ばらつきを抑えて、信頼性を向上させることができる。例えばFIN型トランジスタのしきい値電圧のばらつきを小さくすることができる。また、FIN型トランジスタのしきい値電圧の設定範囲を拡大することができるので、プレーナ型トランジスタに近いゲート電圧制御によるスイッチングが可能となる。
【0051】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【0052】
本発明は、FIN状の半導体部により構成されるFIN型トランジスタを有する半導体装置の製造に適用することができる。
【符号の説明】
【0053】
1 BOX層
2 SOI層
3 パッド絶縁膜
5 多結晶シリコン膜
6 レジスト膜
7 サイドウォール
8 BARC膜
9 レジスト膜
10 半導体部
10p1,10p2 p型半導体領域
10n1,10n2 n型半導体領域
11,12 多結晶シリコン膜
13 窒化膜
14 C−HM膜
15 中間層
16 レジスト膜
17 ゲート電極
18 クラスタボロンイオン
19 サイドウォール
21 層間絶縁膜
22 プラグ
23 配線
【特許請求の範囲】
【請求項1】
FIN状の半導体部により構成されるFIN型トランジスタを有する半導体装置の製造方法であって、
(a)第1方向に沿って延びる、上面、一方の側面、および他方の側面を有する前記FIN状の半導体部と、前記FIN状の半導体部の前記上面にパッド絶縁膜とを形成する工程と、
(b)前記FIN状の半導体部の前記一方の側面および前記他方の側面にゲート絶縁膜を形成する工程と、
(c)前記パッド絶縁膜および前記ゲート絶縁膜を介して、前記第1方向と直交する第2方向に延びるゲート電極を前記FIN状の半導体部の一部を跨いで形成する工程と、
(d)前記パッド絶縁膜を前記上面に有し、前記ゲート電極が形成されていない前記FIN状の半導体部の前記一方の側面に、前記FIN状の半導体部の前記上面に垂直な法線方向に対して第1注入角度を有する方向から、不純物原子を10個以上含むクラスタを原料ガスとし、この原料ガスをイオン化して、注入する工程と、
(e)前記パッド絶縁膜を前記上面に有し、前記ゲート電極が形成されていない前記FIN状の半導体部の前記他方の側面に、前記FIN状の半導体部の前記上面に垂直な法線方向に対して第2注入角度を有する方向から、不純物原子を10個以上含むクラスタを原料ガスとし、この原料ガスをイオン化して、注入する工程と、
(f)前記FIN状の半導体部に注入されたクラスタイオンを活性化させて、前記ゲート電極の両側の前記FIN状の半導体部にソース領域およびドレイン領域の一部を構成する拡散領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
請求項1記載の半導体装置の製造方法において、前記パッド絶縁膜の厚さは、2〜5nmであることを特徴とする半導体装置の製造方法。
【請求項3】
請求項1記載の半導体装置の製造方法において、前記パッド絶縁膜は、Siよりも融点が高い絶縁膜からなることを特徴とする半導体装置の製造方法。
【請求項4】
請求項1記載の半導体装置の製造方法において、前記パッド絶縁膜は、SiO2膜、Si3N4膜、SiC膜、またはSiON膜であることを特徴とする半導体装置の製造方法。
【請求項5】
請求項1記載の半導体装置の製造方法において、前記不純物原子は、B10原子、B18原子、またはB36原子であることを特徴とする半導体装置の製造方法。
【請求項6】
請求項1記載の半導体装置の製造方法において、前記不純物原子は、P4原子またはAs4原子であることを特徴とする半導体装置の製造方法。
【請求項7】
請求項1記載の半導体装置の製造方法において、前記不純物原子を10個以上含むクラスタは、B18H22分子、B10H14分子、([B18HX]−[B18HX′])+分子、またはC2B10H12分子であることを特徴とする半導体装置の製造方法。
【請求項8】
請求項1記載の半導体装置の製造方法において、前記(d)工程および前記(e)工程において、互いに原子数の異なる複数種類のクラスタイオンが注入されることを特徴とする半導体装置の製造方法。
【請求項9】
請求項8記載の半導体装置の製造方法において、前記複数種類のクラスタイオンは、BxHy+、x=10〜18であることを特徴とする半導体装置の製造方法。
【請求項10】
請求項1記載の半導体装置の製造方法において、前記第1注入角度および前記第2注入角度は、5〜45度であることを特徴とする半導体装置の製造方法。
【請求項11】
請求項1記載の半導体装置の製造方法において、前記FIN状の半導体部の前記上面に注入された不純物イオンの量と、前記FIN状の半導体部の前記一方の側面のまたは前記他方の側面に注入された不純物イオンの量との比は、1.4:1よりも小さいことを特徴とする半導体装置の製造方法。
【請求項12】
請求項1記載の半導体装置の製造方法において、前記(f)工程の後、さらに、
(g)前記ゲート電極の側面にサイドウォールを形成する工程と、
(h)前記サイドウォールの両側の前記FIN状の半導体部に不純物イオンを注入する工程と、
(i)前記(h)工程で前記FIN状の半導体部に注入された前記不純物イオンを活性化させて、前記サイドウォールの両側の前記FIN状の半導体部に、ソース領域およびドレイン領域の他の一部を構成する拡散領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項1】
FIN状の半導体部により構成されるFIN型トランジスタを有する半導体装置の製造方法であって、
(a)第1方向に沿って延びる、上面、一方の側面、および他方の側面を有する前記FIN状の半導体部と、前記FIN状の半導体部の前記上面にパッド絶縁膜とを形成する工程と、
(b)前記FIN状の半導体部の前記一方の側面および前記他方の側面にゲート絶縁膜を形成する工程と、
(c)前記パッド絶縁膜および前記ゲート絶縁膜を介して、前記第1方向と直交する第2方向に延びるゲート電極を前記FIN状の半導体部の一部を跨いで形成する工程と、
(d)前記パッド絶縁膜を前記上面に有し、前記ゲート電極が形成されていない前記FIN状の半導体部の前記一方の側面に、前記FIN状の半導体部の前記上面に垂直な法線方向に対して第1注入角度を有する方向から、不純物原子を10個以上含むクラスタを原料ガスとし、この原料ガスをイオン化して、注入する工程と、
(e)前記パッド絶縁膜を前記上面に有し、前記ゲート電極が形成されていない前記FIN状の半導体部の前記他方の側面に、前記FIN状の半導体部の前記上面に垂直な法線方向に対して第2注入角度を有する方向から、不純物原子を10個以上含むクラスタを原料ガスとし、この原料ガスをイオン化して、注入する工程と、
(f)前記FIN状の半導体部に注入されたクラスタイオンを活性化させて、前記ゲート電極の両側の前記FIN状の半導体部にソース領域およびドレイン領域の一部を構成する拡散領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
請求項1記載の半導体装置の製造方法において、前記パッド絶縁膜の厚さは、2〜5nmであることを特徴とする半導体装置の製造方法。
【請求項3】
請求項1記載の半導体装置の製造方法において、前記パッド絶縁膜は、Siよりも融点が高い絶縁膜からなることを特徴とする半導体装置の製造方法。
【請求項4】
請求項1記載の半導体装置の製造方法において、前記パッド絶縁膜は、SiO2膜、Si3N4膜、SiC膜、またはSiON膜であることを特徴とする半導体装置の製造方法。
【請求項5】
請求項1記載の半導体装置の製造方法において、前記不純物原子は、B10原子、B18原子、またはB36原子であることを特徴とする半導体装置の製造方法。
【請求項6】
請求項1記載の半導体装置の製造方法において、前記不純物原子は、P4原子またはAs4原子であることを特徴とする半導体装置の製造方法。
【請求項7】
請求項1記載の半導体装置の製造方法において、前記不純物原子を10個以上含むクラスタは、B18H22分子、B10H14分子、([B18HX]−[B18HX′])+分子、またはC2B10H12分子であることを特徴とする半導体装置の製造方法。
【請求項8】
請求項1記載の半導体装置の製造方法において、前記(d)工程および前記(e)工程において、互いに原子数の異なる複数種類のクラスタイオンが注入されることを特徴とする半導体装置の製造方法。
【請求項9】
請求項8記載の半導体装置の製造方法において、前記複数種類のクラスタイオンは、BxHy+、x=10〜18であることを特徴とする半導体装置の製造方法。
【請求項10】
請求項1記載の半導体装置の製造方法において、前記第1注入角度および前記第2注入角度は、5〜45度であることを特徴とする半導体装置の製造方法。
【請求項11】
請求項1記載の半導体装置の製造方法において、前記FIN状の半導体部の前記上面に注入された不純物イオンの量と、前記FIN状の半導体部の前記一方の側面のまたは前記他方の側面に注入された不純物イオンの量との比は、1.4:1よりも小さいことを特徴とする半導体装置の製造方法。
【請求項12】
請求項1記載の半導体装置の製造方法において、前記(f)工程の後、さらに、
(g)前記ゲート電極の側面にサイドウォールを形成する工程と、
(h)前記サイドウォールの両側の前記FIN状の半導体部に不純物イオンを注入する工程と、
(i)前記(h)工程で前記FIN状の半導体部に注入された前記不純物イオンを活性化させて、前記サイドウォールの両側の前記FIN状の半導体部に、ソース領域およびドレイン領域の他の一部を構成する拡散領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公開番号】特開2011−198937(P2011−198937A)
【公開日】平成23年10月6日(2011.10.6)
【国際特許分類】
【出願番号】特願2010−62836(P2010−62836)
【出願日】平成22年3月18日(2010.3.18)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年10月6日(2011.10.6)
【国際特許分類】
【出願日】平成22年3月18日(2010.3.18)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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