【課題】ＭＯＳトランジスタのソース及びドレイン電極に生じる寄生容量を低減する。高速動作が可能な半導体装置を提供する。
【解決手段】半導体装置は、ＭＯＳトランジスタを備える。ＭＯＳトランジスタは、１対の第１、第２及び第３の不純物拡散領域を有する。第２の不純物拡散領域は、第１の不純物拡散領域を挟むように半導体基板内に設けられた第１導電型の不純物拡散領域であり、第１の不純物拡散領域よりも第１導電型の不純物濃度が高くなる。第３の不純物拡散領域は、１対の第１の不純物拡散領域に接すると共に第２の不純物拡散領域に接しないように、半導体基板内に設けられた第２導電型の不純物拡散領域である。 （もっと読む）

【課題】ストレッサ膜を有する半導体装置及びその製造方法に関し、ストレッサ膜からの応力を効率よくチャネル領域に印加してＭＩＳＦＥＴの電流駆動能力を向上しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に、素子領域を画定する素子分離絶縁膜を形成し、素子領域上に、ゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側の半導体基板内にソース／ドレイン領域を形成し、ゲート電極及びソース／ドレイン領域が形成された半導体基板上に第１の絶縁膜を形成し、素子分離絶縁膜の端部に生じた窪み内に第１の絶縁膜が残存するように第１の絶縁膜をエッチバックし、半導体基板上に、半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する。 （もっと読む）

【課題】Ｄｔ−ＭＯＳトランジスタよりなる半導体装置の素子寸法を縮小する。
【解決手段】シリコン基板２１と、素子分離領域２１Ｉと、前記素子分離領域により画成された、第１の導電型を有する第１のウェルよりなる素子領域２１ＤＮＷと前記第１の導電型と逆の第２の導電型のコンタクト領域２１Ｐ＋１と、ゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に延在するゲート電極と、第２の導電型のソース拡散領域と、第２の導電型のドレイン拡散領域と、前記ソース拡散領域の下端部に接して形成された第１の絶縁領域と、前記ドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、を含み、前記第１のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続されていること。 （もっと読む）

【課題】調整用金属を含む高誘電率膜を有するゲート絶縁膜を備えたＭＩＳトランジスタを有する半導体装置において、ＭＩＳトランジスタの閾値電圧が高くなることを防止する。
【解決手段】半導体装置は、ＭＩＳトランジスタｎＴｒを備えている。ＭＩＳトランジスタは、半導体基板１０における素子分離領域１１に囲まれた活性領域１０ａと、活性領域及び素子分離領域上に形成され、高誘電率膜１５ａを有するゲート絶縁膜１６ａと、ゲート絶縁膜上に形成されたゲート電極１９ａとを備えている。ゲート絶縁膜における素子分離領域上に位置する部分のうち、少なくとも一部分には、窒化領域２０ｘ，２０ｙが設けられている。窒化領域２０ｘ，２０ｙに含まれる窒素の窒素濃度をｎ１，ｎ２とし、ゲート絶縁膜における活性領域上に位置する部分に含まれる窒素の窒素濃度をｎとしたとき、ｎ１＞ｎ、且つ、ｎ２＞ｎの関係式が成り立っている。 （もっと読む）

【課題】チャネル形成領域に印加する応力の組み合わせを調整して従来例よりもキャリア移動度を向上させる半導体装置を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０上にゲート絶縁膜２０が形成され、ゲート絶縁膜２０の上層にゲート電極２１が形成され、ゲート電極２１の上層にチャネル形成領域に応力を印加する第１応力導入層２２が形成されており、ゲート電極２１及び第１応力導入層２２の両側部における半導体基板１０の表層部にソースドレイン領域１３が形成されており、少なくとも第１応力導入層２２の領域を除き、ソースドレイン領域１３の上層に、チャネル形成領域に第１応力導入層２２と異なる応力を印加する第２応力導入層２６が形成されている構成とする。 （もっと読む）

【課題】ＣＭＯＳ回路の閾値を簡易なプロセスで効率よく制御して、信頼性の高い半導体装置を作製する。
【解決手段】下地ゲート絶縁膜を形成し、下地ゲート絶縁膜上に選択的にマスク膜を形成し、下地ゲート絶縁膜、及び、マスク膜上に第１の金属元素を含む第１のキャップ膜を形成し、ｎＭＯＳトランジスタ領域の下地ゲート絶縁膜に第１の金属元素を拡散させ、マスク膜、及び、第１のキャップ膜を選択的に除去し、第１の金属元素が拡散したｎＭＯＳトランジスタ領域の下地ゲート絶縁膜、及び、ｐＭＯＳトランジスタ領域の下地ゲート絶縁膜上に第２の金属元素を含む第２のキャップ膜を形成し、下地ゲート絶縁膜に第２の金属元素を拡散させる。 （もっと読む）

【課題】信頼性に優れた半導体装置が得られる製造方法を提供する。
【解決手段】半導体装置の製造方法は、ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタを備える半導体装置の製造方法であって、基板上に、界面絶縁層および高誘電率層をこの順で形成する工程と、高誘電率層上に、犠牲層のパターンを形成する工程と、犠牲層が形成されている第１の領域の高誘電率層上および犠牲層が形成されていない第２の領域の高誘電率層上に、金属元素を含む金属含有膜を形成する工程と、熱処理を行うことにより、第２の領域における界面絶縁層と高誘電率層との界面に金属元素を導入する工程と、犠牲層をウエットエッチングにより除去する工程と、を含み、除去する工程において、犠牲層は、高誘電率層よりもエッチングされやすい。 （もっと読む）

【課題】High-kゲート絶縁膜を用いたＭＯＳＦＥＴにおいて、信頼性劣化、チャネル移動度低下及びＥＯＴの増加を抑制する方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０１上に、シリコン酸化物を含む第１絶縁層１０４を形成する工程（ａ）と、第１絶縁層１０４上に第１金属層１０５を形成する工程（ｂ）と、第１金属層１０５上にゲート電極１０８を形成する工程（ｃ）とを備える。第１絶縁層１０４及び第１金属層１０５からゲート絶縁膜を形成する。 （もっと読む）

【課題】トランジスタのランダムバラツキを改善し、トランジスタ特性を所望の値に制御する。
【解決手段】Ｎ型ＭＯＳＦＥＴは、チャネル領域１０とエクステンション領域１６とハロー領域１７とゲート絶縁膜１３とゲート電極１２とを具備する。チャネル領域１０は、半導体基板の表層に形成される。エクステンション領域１６は、半導体基板の表層に形成され、チャネル領域１０の両端に形成される。ハロー領域１７は、エクステンション領域１６の下方に形成される。ゲート絶縁膜１３は、チャネル領域１０上に形成され、Ｈｉｇｈ−ｋ材料が添加される。ゲート電極１２は、ゲート絶縁膜１３上に形成される。チャネル領域１０又はハロー領域１６に炭素が注入される。Ｈｉｇｈ−ｋ材料の添加量は、炭素の注入による閾値電圧の低下量を、Ｈｉｇｈ−ｋ材料をゲート絶縁膜１３に添加することによる閾値電圧の上昇量により補うことができる添加量である。 （もっと読む）

【課題】ゲート絶縁膜にＨＫ絶縁膜を用いたＭＩＳ構造の半導体装置において、ＨＫ絶縁膜端部近傍における酸素過剰領域の発生に起因するトランジスタ特性の劣化を防止する。
【解決手段】半導体基板１００上にゲート絶縁膜１０８ａ、１０８ｂを介してゲート電極１０９ａ、１０９ｂが形成されている。ゲート電極１０９ａ、１０９ｂの側面上に導電性酸化物からなるサイドウォールスペーサ１１１ａ、１１１ｂが形成されている。 （もっと読む）

【課題】チャネル領域に応力を印加するシリコン混晶層を活性領域に設けた半導体装置において、電流駆動能力の向上とリーク電流の低下と図れるようにする。
【解決手段】半導体装置は、シリコンからなる半導体基板１０に形成され、周囲を素子分離領域１１により囲まれてなる第２の活性領域１０ｂと、該第２の活性領域１０ｂ及び素子分離領域１１の上に、ゲート絶縁膜１３を介在させて形成されたゲート電極１４とを有している。第２の活性領域１０ｂには、ゲート電極１４の両側方の領域が掘り込まれてなるリセス領域１９ｃにｐ型シリコン混晶層２１が形成されており、該ｐ型シリコン混晶層２１における素子分離領域１１と接触する接触位置の上端２１ｂは、第２の活性領域１０ｂの上面におけるゲート絶縁膜１３の下側部分よりも低い。 （もっと読む）

【課題】高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、チャネル形成領域を含む半導体層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。 （もっと読む）

【課題】プロセス負荷を軽減するとともに、ＥＯＴを十分に低減するための絶縁膜の薄膜化と、バンドエッジ近傍の仕事関数を有するゲート構造とを実現した半導体装置を提供する。
【解決手段】基板１０１の異なる領域に形成されたｐ型トランジスタ１００ａ及びｎ型トランジスタ１００ｂを備える半導体装置１００であって、ｐ型トランジスタ１００ａは、基板１０１上方に形成された、第１高誘電率材料からなる第１高誘電率膜１０６ａと、第１高誘電率膜１０６ａ上方に形成された、全体が金属によりシリサイド化された第１フルシリサイド電極１０７ａとを備え、ｎ型トランジスタ１００ｂは、基板１０１上方に形成された、第２高誘電率材料が添加された第１高誘電率材料からなる第２高誘電率膜１０６ｂと、第２高誘電率膜１０６ｂ上方に形成された、全体が金属によりシリサイド化された第２フルシリサイド電極１０７ｂとを備える。 （もっと読む）

【課題】ＭＯＳトランジスタのチャネル領域に、基板上に形成した応力膜からより効率的に応力を印加する半導体装置の構造及びその製造方法を提供する。
【解決手段】ＭＯＳトランジスタは、ｎ型またはｐ型のソース・ドレイン領域２１ｅ〜ｈと、素子分離領域２１Ｉからチャネル領域に向かって延在し、ソース・ドレイン領域２１ｅ〜ｈを覆って形成された、引張応力、圧縮応力のいずれかである応力膜２７Ａ、２７Ｂを備える。応力膜２７Ａ，２７Ｂは、ゲート電極２３Ａ，２３Ｂの側壁面に沿って、ただし側壁面からは隙間３２Ａ〜Ｄを介して形成される。ソース・ドレイン領域２１ｅ〜ｈがｎ型である場合、応力膜の応力は引張応力であり、ソース・ドレイン領域２１ｅ〜ｈがｐ型である場合、応力膜の応力は圧縮応力である。 （もっと読む）

【課題】不純物がドープされたシリコンウェハをＲＴＡ法でスパイクアニールするとき、シリコンウェハのストレスを緩和しながら不純物の無用な拡散も防止する。
【解決手段】アニール到達温度まで昇温したシリコンウェハを最初は高速で最後は低速となる速度で降温する。降温速度が途中から低速なのでストレスが緩和され、降温速度が途中まで高速なので固溶度が低下した不純物にシリコンウェハとの結合の切断に充分な熱エネルギが作用せず、不純物はシリコンウェハとの結合が切断されないので無用に拡散しない。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】規則的に配列した複数の微細な開口部ＯＰを有するフィルタＦＬを通過したイオンビーム２２をレンズ２６で収束して半導体ウエハ１Ｗに照射することにより、チャネルドープイオン注入を行なう。この際、フィルタＦＬには、イオンビーム２２と同じ極性の電圧を印加する。フィルタＦＬの開口部ＯＰの中央部に向かって入射した不純物イオンは、そのまま直進して開口部ＯＰを通過することができるが、フィルタＦＬの開口部ＯＰの中央部以外の領域に向かって入射する不純物イオンは、フィルタＦＬによる電場によって進行方向が曲げられて、開口部ＯＰを通過することができない。このため、半導体ウエハ１Ｗに注入された不純物イオンは、規則的な配列を有したものとなり、ＭＩＳＦＥＴのしきい値電圧のばらつきを抑制できる。 （もっと読む）

【課題】半導体装置においてショートを生じることを防ぐことができる、半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板に所定の間隔で設けられた一対の不純物拡散領域と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側面及び前記ゲート絶縁膜の両側面を覆う、絶縁性の一対のサイドウォールスペーサーと、ゲート電極の上面に形成されたシリサイド金属膜と、を備える。サイドウォールスペーサーは、上下に積み重ねられた下部サイドウォールスペーサーと上部サイドウォールスペーサーとを有する。 （もっと読む）

【課題】高誘電率絶縁膜を含むゲート絶縁膜を備えた電界効果型トランジスタにおいてゲート絶縁膜におけるゲート電極の端部下に位置する部分の厚膜化を試みると、高誘電率絶縁膜が結晶化し、ゲートトンネルリーク電流の発生を抑制出来ない場合があった。
【解決手段】半導体装置では、半導体基板１上にはゲート絶縁膜２が形成され、ゲート絶縁膜２上にはゲート電極３が形成されている。ゲート絶縁膜２では、ゲート絶縁膜２におけるゲート電極３の両端部下に位置する厚膜部分２ａの膜厚は、ゲート絶縁膜２におけるゲート電極３の中央部下に位置する中央部分２ｂの膜厚よりも厚い。 （もっと読む）

【課題】ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの両者において、キャリア移動度を高めて高い性能を実現する半導体装置を提供する。
【解決手段】半導体基板の第１領域及び第２領域において第１ゲート絶縁膜及び第１ゲート電極（１６，１７）を形成し、第１ゲート電極の両側部における半導体基板中にソースドレイン領域を形成し、ソースドレイン領域の導電性不純物を活性化し、第１ゲート電極を被覆して全面に半導体基板に応力を印加するストレスライナー膜（２７，２８）を形成し、少なくとも第１領域に形成された部分のストレスライナー膜は残しながら第２領域における第１ゲート電極の上部部分のストレスライナー膜を除去し、第２領域における第１ゲート電極の上部を露出させて第１ゲート電極を全て除去して第２ゲート電極形成用溝Ｔを形成し、第２ゲート電極形成用溝内に第２ゲート電極（３１，３２）を形成する。 （もっと読む）

【課題】サリサイド構造を有するＭＩＳ型電界効果トランジスタにおいて、ゲート電極とソース・ドレインコンタクトとの間の短絡を防止する。
【解決手段】ゲート電極１７５上にはシリサイド層２３０が形成されている。シリサイド層２３０の上面は、シリサイド層２３０の中央から両端に向けて低くなっており、当該両端におけるシリサイド層２３０の上面の高さは、オフセットスペーサ１８０の高さ以下である。 （もっと読む）