【課題】 論理機能を有しシステムの小型化を図ることが容易なレベル変換用ＩＣを提供する。
【解決手段】 入力信号のレベルをシフトする複数のレベルシフト回路（ＬＳ１，ＬＳ２）を有するレベル変換用半導体集積回路装置において、レベルシフトされた信号の論理をとる論理機能を設けるとともに、入力信号のレベルに対応した第１の電源電圧（Ｖｃｃ１）を印加する第１の電源電圧端子（Ｐｓ１）と出力信号のレベルに対応した第２の電源電圧（Ｖｃｃ２）を印加する第２の電源電圧端子（Ｐｓ２）とを設けるようにしたものである。 （もっと読む）

半導体装置は、第１の電位と、第１の電位より低い第２の電位と、第２の電位より低い第３の電位により駆動される半導体装置であって、第１の電位と第３の電位との間に直列に接続される第１のＰｃｈトランジスタと第１のＮｃｈトランジスタと、第１のＮｃｈトランジスタのゲート端にドレイン端が接続される第２のＰｃｈトランジスタと、第２のＰｃｈトランジスタのソース端にソース端が接続される第２のＮｃｈトランジスタを含み、第２のＮｃｈトランジスタのドレイン端及びゲート端はそれぞれ第２の電位及び第１の電位に固定されることを特徴とする。
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【課題】 多ビット化でもチップサイズの増大を抑える半導体装置を提供する。
【解決手段】 電位ＶＨと電位ＶＬの間に生じる電圧が分圧され、入力信号Ｄ０〜ＤＮ−１に基づいて分圧により生じた複数の電位３〜９のいずれかを出力可能な高耐圧デジタル／アナログ変換器１は、複数の素子群１１，１３と、出力素子群１５と、入力信号の電位を出力素子群１５と複数の素子群１１，１３のそれぞれが動作するために必要な電位にレベルシフトして印加するレベルシフト部１７を備え、複数の電位３〜９が電位レベル順に複数にグループ化され、複数の素子群１１，１３のそれぞれは各グループに対応して設けられて対応するグループの電位間の電圧が印加されて動作して入力信号に基づいて対応するグループ内の電位のいずれかを出力し、出力素子群１５はＶＨとＶＬの間の電圧が印加されて動作して入力信号に基づいて複数の素子群１１，１３が出力可能な電位のいずれかを出力する。 （もっと読む）

【課題】
レベルシフタや作動増幅回路などを有する半導体装置において、余計に流れる貫通電流を減らして消費電力を低減し、且つ出力波形のなまりなどを抑えることができる半導体装置を提供することを課題とする。
【解決手段】
第１のトランジスタのゲート端子を第１の入力端子、第２のトランジスタのゲート端子を第２の入力端子とし、第１のトランジスタのゲート端子を第２のトランジスタのソース端子に接続する。また、第２のトランジスタのゲート端子を第１のトランジスタのソース端子に接続する。 （もっと読む）

【課題】 レイアウト面積を小さくすることができるインターフェース回路を実現する。
【解決手段】 −１Ｖ〜６Ｖの外部入力端子ＶＩＮには、ＮＭＯＳトランジスタＮ１のソースが接続されており、そのドレインには、ＰＭＯＳトランジスタＰ１のソースが接続されており、そのドレインにはインバータが接続されている。Ｎ１およびＰ１の各閾値電圧ＶＴＮ１、ＶＴＰ１をそれぞれ１Ｖ、各ゲート電圧ＶＧＮ１、ＶＧＰ１をそれぞれ４Ｖ、０Ｖに設定すると、ノードＡに与えられる電圧は、−１Ｖ〜３Ｖの範囲に制限される。また、ノードＢに与えられる電圧は、１Ｖ〜３Ｖの範囲に制限される。つまり、Ｎ１、Ｐ１の出力電圧の範囲を、外部入力端子ＶＩＮに与えられる電圧の範囲よりも狭い範囲に抑えることができる。 （もっと読む）

【課題】バス幅が変更可能な複数の出力モードをもつ半導体集積回路において、バス幅が小さな出力モードで特別な外部出力回路を用いずに電流駆動能力を高め、高速動作を行うことを可能にする。
【解決手段】ｍ×ｎビットで出力するモードとｎビットで出力するモードを有し、外部に信号を出力するｍ×ｎ個のＩＯ群１０３を備え、ｍ×ｎビットで出力するモードではセレクタ群１０１にｍ×ｎビットのバス幅のデータを選択させることにより、ｍ×ｎ個のＩＯ群１０３がｍ×ｎビットのバス幅のデータを出力させ、ｎビットで出力するモードではセレクタ群１０１にｎビットのバス幅のデータを多重に選択させることにより、ｍ×ｎ個のＩＯ群１０３がｎビットのバス幅のデータをビット毎に少なくとも２個のＩＯ部に多重に出力させ、同一ビットを出力するＩＯを外部でショートして電流駆動能力を高める。 （もっと読む）

【課題】ＣＭＯＳゲートのみで貫通電流を防止するレベルシフタ回路を提供する。
【解決手段】入力端子５０からの入力信号Ｖinと遅延部２１で遅延させた入力信号Ｖin’を、第１の電源電圧の低電位電圧ＶＤＤＬが供給されるＮＯＲゲート２２とＡＮＤゲート２３に入力、各々出力をゲート電圧ＶＧ１とゲート電圧ＶＧ２とする。レベルシフト部１０用で、第２の電源電圧の高電位電圧ＶＤＤＨが供給される第２の電源電圧端子３０に接続されたＰＭＯＳトランジスタ１，２のゲートとドレインを交差接続し、各々のドレインとソースが接地端子４０に接続されたＮＭＯＳトランジスタ４，５のドレインとを接続する。ＮＭＯＳトランジスタ４，５のゲートにはＮＯＲゲート２２出力とＡＮＤゲート２３出力を接続する。ＮＭＯＳトランジスタ５のドレイン電圧ＶＤ２をＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ６に接続し、出力信号Ｖoutを出力端子７０から出力する。 （もっと読む）

第１電源電圧ＶＤＤ１の振幅を有する入力信号ＩＮを、第１電源電圧より高電圧の第２電源電圧ＶＤＤ２で動作するＰＭＯＳトランジスタＰＭ５１のゲート端子に入力する際、ＰＭＯＳトランジスタＰＭ１乃至ＰＭ４でレベル変換を行う。該トランジスタＰＭ１、ＰＭ３、およびＰＭ２、ＰＭ４のソース端子は第１電源電圧および第２電源電圧に接続され、ＰＭ４のゲート端子はＰＭ１、ＰＭ２のドレイン端子に接続される。ＰＭ２のゲート端子はＰＭ３、ＰＭ４のドレイン端子に接続される。ＰＭ１およびＰＭ２のゲート端子には入力信号ＩＮの反転信号および入力信号ＩＮが入力される。入力信号ＩＮにおける基準電圧ＶＳＳと第１電源電圧ＶＤＤ１との間の振幅は、第１および第２電源電圧間の振幅にレベル変換されてＰＭ１、ＰＭ２から出力され、ＰＭ５１を導通制御させる。
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【課題】 レベルシフト回路において、低電圧源を電源とする信号のレベルを高電圧源の電圧レベルにシフトする場合に、低電圧源を低電圧化した場合にも、前記高電圧源の電圧に起因してトランジスタが破壊することなく、レベルシフト動作を確実に行う。
【解決手段】 相補信号入力用の２個のＮ型トランジスタＮ１、Ｎ２は、低い閾値電圧を有する低電圧側の素子で構成される。従って、低電圧源ＶＤＤを電圧源とする相補信号ＩＮ、ＸＩＮが一層に低く設定される場合であっても、前記Ｎ型トランジスタＮ１、Ｎ２は確実に動作して、レベルシフト動作は所期通り行われる。前記相補信号入力用のＮ型トランジスタＮ１、Ｎ２のドレインは、そのかかる電圧値が、保護回路Ａにより、低電圧源ＶＤＤの電圧以下（Ｎ型トランジスタＮ１、Ｎ２の耐圧以下）に制限される。 （もっと読む）

【課題】異なる電圧ドメインに属する回路間において、高速に信号を伝播することが困難であった。
【解決手段】第１のインバータ回路ＩＮＶ１は、電流通路の一端が接地された第１導電型の第１のトランジスタＮ１の電流通路の他端に第２の導電型の第２のトランジスタＰ１の電流通路の一端が接続され、各ゲートに接地電位より高い第１の電圧Ｖ１の一方からなる第１の信号ＣＫＩが供給される。第２導電型の第３のトランジスタＰ２は、第２のトランジスタＰ１の電流通路の他端と第１の電圧より高い第２の電圧Ｖ２が供給されるノードとの間に接続され、ゲートに第１の信号の変化から遅れて接地電位と、第２の電圧の一方からなる制御信号ＬＳＯが供給され、第１のインバータ回路ＩＮＶ１の出力端から接地電位と前記第２の電圧の一方からなる第２に信号ＣＫＯを出力する。 （もっと読む）

【課題】
異なる電源で構成されるレベルシフト回路及びこれを用いた携帯無線通信装置では、一方の電源電圧が低下した場合、他方の電源で動作する後段回路の出力電圧を固定させ、動作を安定させる。
【解決手段】
入力信号が供給され、第１の電源電圧で動作し、入力信号に応じた第１の出力信号を出力する入力回路（１６）と、入力信号と第１の出力信号の差を増幅して第２の出力信号を出力する増幅器１４，１５と、増幅器からの第２の出力信号のレベルに応じてラッチされた第３の出力信号を出力する第２の電源電圧で駆動されるラッチ回路１７と、第２の電源電圧が供給され、第１の電源電圧に応じて出力電圧をラッチ回路の出力に供給するレベル設定回路１８とを有し、第１の電源電圧が第２の電源電圧より低下した時にレベル設定回路を動作させて出力電圧を固定し、貫通電流を阻止する。 （もっと読む）

【課題】入力信号の電圧振幅が小さい場合にも十分な振幅変換能力を有し、低消費電力でありかつ高速動作が可能なレベルシフト回路を提供する。
【解決手段】レベルシフト回路を構成するＮチャネルＭＯＳトランジスタＴＮ‐Ａ、ＴＮ‐ＢおよびＰチャネルＭＯＳトランジスタＴＰ‐Ａ、ＴＰ‐Ｂにおいて、ＴＰ‐Ａ、ＴＰ‐Ｂのドレインにカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＴＰ‐ＣおよびＴＰ‐Ｄを構成する。これにより、ＶＤＤＨからＶＳＳへの貫通電流を防止し、高速動作が可能なレベルシフト回路を提供できる。 （もっと読む）

【課題】 負荷の影響を受けにくく、動作速度の向上等が可能なレベルシフタ回路等を提供する。
【解決手段】 電源電位Ｖ_ＤＤに接続されたトランジスタＰ１及びＰ２と電源電位Ｖ_ＳＳに接続されたトランジスタＮ３及びＮ４との間にトランジスタＰ５及びＰ６をそれぞれ挿入する。トランジスタＰ１のドレインと電源電位Ｖ_ＳＳとの間にトランジスタＰ３及びＮ１を挿入する。トランジスタＰ２のドレインと電源電位Ｖ_ＳＳとの間にトランジスタＰ４及びＮ２を挿入する。トランジスタＰ５とトランジスタＮ３との接続点をトランジスタＰ２のゲートに接続し、トランジスタＰ６とトランジスタＮ４との接続点をトランジスタＰ１のゲートに接続する。トランジスタＰ３とトランジスタＮ１との接続点及び／又はトランジスタＰ４とトランジスタＮ２との接続点から出力信号ＯＵＴ及び／又はその反転信号ＯＵＴバーを外部に供給する。 （もっと読む）

【課題】入力信号にかかわらず動作し、かつ、各素子がばらついた場合でも安定して動作するレベルシフタを提供する。
【解決手段】Ｎ型トランジスタ１１およびＰ型トランジスタ１２は、所定のオフセット電位Ｖofsを保つように動作し、その出力であるノードｎ１が変動すると、Ｎ型トランジスタ１５およびＰ型トランジスタ１６によって定まるノードｎ２の電位によってＰ型トランジスタ１３またはＮ型トランジスタ１４に対してフィードバック制御する。 （もっと読む）

【課題】 高耐圧スイッチング素子に流れる電流値の設定を容易に行うことができるレベルシフト回路を得る。
【解決手段】 低電圧側である第１電源電圧ＶＣＣ１の振幅を有する２値の入力信号Ｓｉｎの信号レベルに応じて定電流の供給を行う定電流回路２を用いて、高耐圧スイッチングトランジスタであるＤＭＯＳトランジスタＤＭ１に流れる電流の供給制御を行ってＤＭＯＳトランジスタＤＭ１のスイッチング制御を行うと共に、定電流回路２の定電流値を設定してＤＭＯＳトランジスタＤＭ１に流れる電流値の設定を行うようにした。 （もっと読む）

容量性障壁を備えた分離インターフェースを通しての信号の伝送が行われると、インターフェースの入力回路において、適切な時定数の積分による容量性障壁を備えた基本分離インターフェースの入力回路によって、伝送された入力信号UiのレプリカであるU1o+とU1o-の端の傾斜変化率または、上昇と減少時間が調整され、そして上記の信号レプリカは適切な微分ユニットで微分されて、これらの微分ユニットの時定数は信号レプリカの上昇と減少時間、よりも短かく、有利には約1ナノセカンドか、またはそれ以下である。したがって、パルス幅を非常に正確に維持できるので、容量性障壁の出力側面の上の回路では、電圧比較器のアンプは全く必要ではない。入力と出力回路に関する電圧供給ソースの間の電位差の約10kV/μsの速い変化から、データ伝送が守られる。本発明によって、100MHzの周波数までのデジタルデータ伝送が可能になる。
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【課題】 本発明は電圧分配回路及びそれを含んだワードライン電圧発生回路に関する。【解決手段】 本発明による電圧分配回路は出力電圧ノードと分配電圧ノードとの間に連結された第１抵抗器、前記分配電圧ノードと接地との間に並列に連結された複数個の第２抵抗器、および選択手段を含む。前記複数個の第２抵抗器は順次に活性化されるステップ制御信号に応答して順次に選択される。そして前記選択手段は前記第２抵抗器に存在する寄生キャパシタンスの和を減らすために前記ステップ制御信号が印加されるごとに前記第２抵抗器のうちで選択された抵抗器を含んだ一部の抵抗器だけ前記第１抵抗器に連結されるようにする。
本発明による電圧分配回路によると、複数個の第２抵抗器に存在する寄生キャパシタンスの影響を減らすことができる。そして前記電圧分配回路を含んだワードライン電圧発生回路はメモリセルに安定的なワードライン電圧を提供することができる。 （もっと読む）

【課題】簡単な回路構成で、高電圧のレベルシフトを行う。
【解決手段】アース電圧（アース１）を基準とする入力回路（１０）と、コンデンサ（Ｃ１またはＣ２）を介して入力回路に結合された別のアース電圧（アース２）を基準とする出力回路（１２）とを備える回路構造である。 （もっと読む）

本発明は、インバータの入力部をインバータの閾値電位にし、インバータの入力部に容量手段を介してＣＫ信号を入力することで、ＣＫ信号は増幅され、その増幅されたＣＫ信号をシフトレジスタに用いる。つまり、インバータの閾値電位を取得することで、トランジスタの特性ばらつきに殆ど影響しないシフトレジスタを提供することができる。
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【課題】 耐圧の低い素子を使用でき、素子定数のばらつきの影響を受けにくいレベルシフト回路を提供する。
【解決手段】 駆動制御信号ＳＨがＬからＨになると、レベルシフト回路１８のトランジスタＱ１１、Ｑ１２がオフし、Ｑ１３、Ｑ１４、Ｑ１５がオンする。これによりノードＮｃ、Ｎｅの電位が上昇し、駆動回路１５のトランジスタＱ１７がオン、Ｑ１８がオフする。このとき、ノードＮｄの電圧Ｖ(Nd)はＶDD−Ｖｆ(D14)−Ｖｚ(D12)までしか低下しないため、トランジスタＱ５のゲート・ソース間を高電圧から保護することができる。また、トランジスタＱ１２のゲートにＶHS−Ｖｆ(D14)なる中間的な電圧が与えられているため、トランジスタＱ１２とＱ１１は電圧ＶBSを分担する。このため、トランジスタＱ１１、Ｑ１２を高電圧から保護することができる。 （もっと読む）