半導体装置及びレベルシフト回路
【課題】 多ビット化でもチップサイズの増大を抑える半導体装置を提供する。
【解決手段】 電位ＶＨと電位ＶＬの間に生じる電圧が分圧され、入力信号Ｄ０〜ＤＮ−１に基づいて分圧により生じた複数の電位３〜９のいずれかを出力可能な高耐圧デジタル／アナログ変換器１は、複数の素子群１１，１３と、出力素子群１５と、入力信号の電位を出力素子群１５と複数の素子群１１，１３のそれぞれが動作するために必要な電位にレベルシフトして印加するレベルシフト部１７を備え、複数の電位３〜９が電位レベル順に複数にグループ化され、複数の素子群１１，１３のそれぞれは各グループに対応して設けられて対応するグループの電位間の電圧が印加されて動作して入力信号に基づいて対応するグループ内の電位のいずれかを出力し、出力素子群１５はＶＨとＶＬの間の電圧が印加されて動作して入力信号に基づいて複数の素子群１１，１３が出力可能な電位のいずれかを出力する。
【解決手段】 電位ＶＨと電位ＶＬの間に生じる電圧が分圧され、入力信号Ｄ０〜ＤＮ−１に基づいて分圧により生じた複数の電位３〜９のいずれかを出力可能な高耐圧デジタル／アナログ変換器１は、複数の素子群１１，１３と、出力素子群１５と、入力信号の電位を出力素子群１５と複数の素子群１１，１３のそれぞれが動作するために必要な電位にレベルシフトして印加するレベルシフト部１７を備え、複数の電位３〜９が電位レベル順に複数にグループ化され、複数の素子群１１，１３のそれぞれは各グループに対応して設けられて対応するグループの電位間の電圧が印加されて動作して入力信号に基づいて対応するグループ内の電位のいずれかを出力し、出力素子群１５はＶＨとＶＬの間の電圧が印加されて動作して入力信号に基づいて複数の素子群１１，１３が出力可能な電位のいずれかを出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１電位と第１電位よりも高電位な第２電位の間に生じる電圧が分圧され、入力信号に基づいて分圧により生じた複数の電位のいずれかを出力可能な半導体装置、及び入力信号の電位をレベルシフトするレベルシフト回路に関する。
【背景技術】
【０００２】
近年、映像表示装置はデジタル化が進み映像信号もデジタル化して取り扱われている。このデジタル値の信号をアナログ値に変換し、映像表示装置に供給するためにデジタル／アナログ変換器（ＤＡＣ）が用いられている。このＤＡＣには高速変換が要求され、通常ｎビットのＤＡＣの場合２ｎ個の基準抵抗で作成された基準電圧値を出力値として用いる方式が取られる。基準電圧値を出力に取り出す方法として種々の方法があるが、素子数が少なくてすむ代表的な二つの方法を以下に示す。
【０００３】
一つは、例えば図１４にあるように、例えばトランジスタ等により実現されるスイッチをトーナメント状に多段に接続して構成する方法である（例えば、非特許文献１参照）。この構成は後述の図１５を用いて表すように電源側の高電位ＶＨと低電位ＶＬとの間の電圧が小さなときに用いられる。
【０００４】
図１４は、入力データが３ビットのデジタル値である場合のトーナメント方式によるデコーダ回路１０１を示す図である。
【０００５】
図１４において、ＶＨとＶＬは抵抗分割されており、分圧されて生じた電位１０３〜１１７のいずれかが入力データＤ０〜Ｄ２に基づいてデコーダ回路１０１により選択されて出力される。デコーダ回路１０１は、スイッチ１１９〜１４５がトーナメント状に多段に接続されて構成されている。
【０００６】
具体的には、第１段を構成するスイッチ１１９〜１３３はそれぞれ分圧されて生じた電位１０３〜１１７に接続されている。スイッチ１１９、１２３、１２７及び１３１のそれぞれは、入力データＤ０が“Ｈ”のときは対応する電位１０３、１０７、１１１及び１１５を出力し、入力データＤ０が“Ｌ”のときは電位出力を行わない。スイッチ１２１、１２５、１２９及び１３３のそれぞれは、入力データＤ０が“Ｌ”のときは対応する電位１０５、１０９、１１３及び１１７を出力し、入力データＤ０が“Ｈ”のときは電位出力を行わない。
【０００７】
また、第２段を構成するスイッチ１３５〜１４１のそれぞれは、第１段を構成するスイッチ１１９〜１３３に以下の関係で接続されている。入力データＤ１が“Ｈ”のときには、スイッチ１３５はスイッチ１１９とスイッチ１２１のいずれか一方が出力する電位を出力し、スイッチ１３９はスイッチ１２７とスイッチ１２９のいずれか一方が出力する電位を出力する。スイッチ１３５、１３９は、入力データＤ１が“Ｌ”のときには電位出力を行わない。入力データＤ１が“Ｌ”のときには、スイッチ１３７はスイッチ１２３とスイッチ１２５のいずれか一方が出力する電位を出力し、スイッチ１４１はスイッチ１３１とスイッチ１３３のいずれか一方が出力する電位を出力する。スイッチ１３７、１４１は入力データＤ１が“Ｈ”のときには電位出力を行わない。
【０００８】
出力側に最も近い第３段を構成するスイッチ１４３及びスイッチ１４５のそれぞれは、第２段を構成するスイッチ１３５〜１４１に以下の関係で接続されている。スイッチ１４３は、入力データＤ２が“Ｈ”のときにはスイッチ１３５とスイッチ１３７のいずれか一方が出力する電位を出力し、入力データＤ２が“Ｌ”のときには電位出力を行わない。スイッチ１４５は、入力データＤ２が“Ｌ”のときにはスイッチ１３９とスイッチ１４１のいずれか一方が出力する電位を出力し、入力データＤ２が“Ｈ”のときには電位出力を行わない。
【０００９】
そして、デコーダ回路１０１は、スイッチ１４３と１４５のいずれか一方が出力する電位を出力信号（ＯＵＴ）として出力する。例えば、入力データＤ０、Ｄ１及びＤ２がそれぞれ“Ｈ”、“Ｌ”、“Ｈ”の場合、スイッチ１１９、１２３、１２７、１３１、１３７、１４１及び１４３がそれぞれ対応する電位を出力する。これに対し、スイッチ１２１、１２５、１２９、１３３、１３５、１３９、１４５は電位出力を行わない。その結果、スイッチ１２３、１３７及び１４３により出力される電位１０７が、デコーダ回路１０１による出力信号（ＯＵＴ）として出力される。以上のように、トーナメント方式はスイッチの配列がデコード機能を兼ねるため、最小の素子数で実現できるＤＡＣとなる。
【００１０】
図１５は、図１４において、スイッチを低耐圧スイッチトランジスタにて表現した回路図である。
【００１１】
電源として、高電位をＶＨ＝５ｖ、低電位をＶＬ＝０ｖとする。ＩＮＶＥＲＴＥＲ（ロジック回路）の電源もＶＤＤ＝５ｖ、ＶＳＳ＝０ｖとする。この場合、デコーダ回路内のトランジスタのゲートには“Ｈ”＝５ｖ、“Ｌ”＝０ｖが供給される。入力データＤ０〜Ｄ２により選択されたトランジスタがＯＮし、選択された電位を出力する。なお、ＶＤＤが３ｖであれば、３ｖ信号を５ｖ信号に変換するレベルシフト回路が必要となる。
【００１２】
図１５において、図１４のスイッチ１１９、１２１、１２３、１２５、１３５、１３７及び１４３に対応するトランジスタは、Ｐチャネルトランジスタ（Ｐｃｈ＿Ｔｒ）とされ、スイッチ１２７、１２９、１３１、１３３、１３９、１４１及び１４５に対応するトランジスタはＮチャネルトランジスタ（Ｎｃｈ＿Ｔｒ）とされている。ここで、Ｐｃｈ＿Ｔｒはゲートに“Ｌ”＝０ｖが供給された場合に“ＯＮ”して“Ｈ”＝５ｖが供給された場合に“ＯＦＦ”するため、ＶＨ側でＯＮ抵抗が小さくなる。また、Ｎｃｈ＿Ｔｒはゲートに“Ｈ”が供給された場合に“ＯＮ”して“Ｌ”が供給された場合に“ＯＦＦ”するため、ＶＬ側でＯＮ抵抗が小さくなる。
【００１３】
他のＤＡＣは、スイッチトランジスタのゲート信号でデコードを行うものである。
【００１４】
図１６は、スイッチトランジスタのゲート信号でデコードを行う、３ビットの場合の回路図である。スイッチトランジスタのゲートに接続されたＮＡＮＤ又はＮＯＲ回路でデコードを行い、“ＯＮ”するスイッチトランジスタが一つ選択され出力される。
【００１５】
図１７は、６ビットの場合の回路図である。上位のデコード回路と下位のデコード回路が直列に接続され、６ビット化されている。この方式の回路では、電源ＶＨとＶＬの抵抗分割で作られた選択電位点から出力までのスイッチトランジスタの直列接続段数を少なくすることが出来る。なお、図１７はＶＨ付近の９つの電位の選択回路で、あとは省略されている。６ビットの場合には６４の選択電位点がある。
【００１６】
また、図１６、図１７において、電源としての電位ＶＨは５ｖ以上の高電圧の場合で、例えば１５ｖであるとする。ＶＬは０ｖとする。ＶＨが高電圧のためデコーダ回路内のスイッチトランジスタ、及び、ＮＡＮＤ回路、ＮＯＲ回路、ＩＮＶＥＲＴＥＲ回路、レベルシフト回路内のトランジスタなどはすべて高耐圧トランジスタＨＶ＿Ｔｒで構成されている。ＨＶ＿ＴｒはＯＮ抵抗が大きく、さらにＶＨとＶＬの中間電圧付近では基板バイアス効果も加わりさらにＯＮ抵抗が大きくなる。この場合にはスイッチトランジスタにＰｃｈ＿Ｔｒ、Ｎｃｈ＿Ｔｒ双方を並列接続にして用いることもある。なお、入力データは５ｖ（又は３ｖ）信号で、レベルシフト回路により１５ｖに変換されて用いられる。
【００１７】
【特許文献１】David Johns、外著，“Analog Integrated Circuit Design”，John Wiley & Sons Inc，1996年11月15日，p．463-465
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ところで、現在、テレビやＯＡ機器などの大型映像表示装置においては高精細化や多階調化が要求されている。又同時に、競争及び市場の成熟に伴う低価格化も要求される。高精細化は画素数の増加を意味し、画素にアナログ電圧を供給するＤＡＣの個数の増加を意味する。（１画素は赤（Ｒ）、緑（Ｇ）、青（Ｂ）３色のサブピクセルで構成されており、１サブピクセルに１ＤＡＣ必要とされる。）多階調化はＤＡＣの多ビット化を意味している。また、大型映像表示装置では高電圧が用いられ、よって高耐圧トランジスタＨＶ＿Ｔｒを用いた高電圧用ＤＡＣ（ＨＶ＿ＤＡＣ）が必要とされる。なお、数百個のＤＡＣを１チップに集積したものをドライバーＩＣと称し、大型映像表示装置ではこのドライバーＩＣを十数個から数十個使われている。
【００１９】
ＨＶ＿Ｔｒをトーナメント方式ＤＡＣに用いると、例えばｎビットのＤＡＣの場合、ｎ段のＨＶ＿Ｔｒによるスイッチが直列に接続されることになり、ＯＮ抵抗が大きく、高速変換性能に障害を生じる。さらに前記基板バイアス効果により、ＶＨとＶＬの中間電圧付近ではスイッチトランジスタのＰｃｈ＿Ｔｒ、Ｎｃｈ＿Ｔｒ併用が必須となり、素子数も多くなる。
【００２０】
また、スイッチトランジスタのゲート信号によりデコードを行い、スイッチトランジスタの直列接続段数を減らした場合には、ＮＡＮＤやＮＯＲ回路も多入力にしなければならない。その結果ＮＡＮＤやＮＯＲ回路内でＨＶ＿Ｔｒの直列接続ができることになり、基板バイアス効果によりトランジスタのＶｔ（しきい値電圧）が上昇し、動作不良等の不具合が生じることとなる。これを防止するためには、４入力以上は３入力以下のロジックに分解すること等がなされる。しかしながら、この場合には素子数が増加することになり、素子サイズの大きなＨＶ＿Ｔｒを多用することはＤＡＣサイズの拡大、さらにＤＡＣを数百個集積したチップサイズに多大な影響を及ぼすことになる。
【００２１】
このように、従来の技術においては、多ビット化、映像表示装置上では多階調化が、チップサイズやコスト及び性能の点で非常に困難であった。
【００２２】
そこで、本発明の目的は、多ビット化においても、チップサイズの増大を抑え、さらに性能及び動作の確実性も確保できる半導体装置を提供することにある。
【００２３】
また、本発明の他の目的は、上記半導体装置に適したレベルシフト回路を提供することである。
【課題を解決するための手段】
【００２４】
請求項１に係る発明は、第１電位と第１電位よりも高電位な第２電位の間に生じる電圧が分圧され、入力信号に基づいて分圧により生じた複数の電位のいずれかを出力可能な半導体装置であって、分圧により生じた複数の電位は電位レベル順に複数にグループ化されており、それぞれが各グループに対応して設けられ、入力信号に基づいて対応するグループ内の電位のいずれかを出力可能な複数の素子群と、入力信号に基づいて複数の素子群が出力可能な電位のいずれかを出力可能な出力素子群と、入力信号の電位をレベルシフト可能なレベルシフト手段と、を備え、出力素子群は、第１電位と第２電位の間の電圧が印加されて動作し、複数の素子群はそれぞれ対応するグループの電位間の電圧が印加されて動作し、レベルシフト手段は入力信号の電位を出力素子群と複数の素子群のそれぞれが動作するために必要な電位にレベルシフトして印加するものである。
【００２５】
このように出力素子群には第１電位と第２電位の間の電圧が印加されて、第１電位と第２電位の間の電圧が大きな値であれば所謂高耐圧半導体素子が必要とされるものの、複数の素子群における各素子には、第１電位と第２電位の間の電圧よりも小さな値となるそれぞれ対応するグループの電位間の電圧が印加されるだけで足り、グループ化を進めることにより所謂低耐圧半導体素子を可能な限り用いることができ、高耐圧半導体素子を極力用いる必要がない。特に、低耐圧半導体素子を用いることができる結果、多ビット化のために多段構成の段数が多くなっても、素子として使用したスイッチトランジスタにおけるＯＮ抵抗の増加も抑えることができる。
【００２６】
なお、上記半導体装置は、デジタル／アナログ変換器、アナログ／デジタル変換器、ドライバー、デコーダなどに組み込まれて利用できる。また、多ビット化が進む映像表示装置（例えば液晶ディスプレイ装置）に組み込まれてもよく、高電圧化が伴う電源に用いられてもよい。
【００２７】
請求項２に係る発明は、第１電位と第１電位よりも高電位な第２電位の間に生じる電圧が分圧され、入力信号に基づいて分圧により生じた複数の電位のいずれかを出力可能な半導体装置であって、分圧により生じた複数の電位は電位レベル順に複数にグループ化されており、それぞれが各グループに対応して設けられ、入力信号に基づいて対応するグループ内の電位のいずれかを出力可能な複数の素子群と、入力信号に基づいて複数の素子群が出力可能な電位のいずれかを出力可能な出力素子群と、を備え、出力素子群は、第１電位と前記第２電位の間の電圧が印加されて動作し、複数の素子群はそれぞれ対応するグループの電位間の電圧が印加されて動作するものである。
【００２８】
請求項３に係る発明は、入力信号の電位をレベルシフトするレベルシフト回路において、第１電位又は第１電位よりも高電位の第２電位である入力信号が入力されるキャパシタ手段と、キャパシタ手段に接続するラッチ回路と、を備え、ラッチ回路は、第１電位の入力信号がキャパシタ手段に入力されたことに応答して第３電位の出力信号を生成して出力し、第１電位よりも高電位である第２電位の入力信号がキャパシタ手段に入力されたことに応答して第４電位の出力信号を直接生成して出力するものである。
【００２９】
このようなレベルシフト回路は、構成を連続的に接続して段階的な電位のレベルシフトも可能な構成であり、請求項１に記載の半導体装置において用いられる場合においても各グループで必要とされる異なった電位による電圧を供給できる。
【発明の効果】
【００３０】
以上のように、本発明の半導体装置によれば、多ビット化が進み、装置全体では高耐圧が要求される場合であっても、低耐圧半導体素子を可能な限り用いることができ、高耐圧半導体素子を極力用いる必要がないため、チップサイズを抑えることができ、それに伴いコストも抑えることができる。また、低耐圧半導体素子を用いることができる結果、多ビット化のために多段構成の段数が多くなっても、素子として使用したスイッチトランジスタにおけるＯＮ抵抗の増加も抑えることができるため、高速変換性能が低下することはない。
【００３１】
本発明のレベルシフト回路によれば、構成を連続的に接続して段階的な電位のレベルシフトも可能な構成であり、請求項１に記載の半導体装置において用いられる場合においても各グループで必要とされる異なった電位による電圧を低電圧で供給できるので、ラッチ回路においても低耐圧半導体素子を用いることができ、高耐圧半導体素子を極力用いる必要がなく、チップサイズを抑えるとともにコストも抑え、動作を確実なものとできる。さらに、キャパシタ手段を用いることにより、入力信号のうちの直流成分をカットでき、交流成分を用いるため、任意の電圧値のレベルシフトも可能となる。
【発明を実施するための最良の形態】
【００３２】
図１は、本発明の実施の形態に係る高耐圧デジタル／アナログ変換器（ＨＶ＿ＤＡＣ）の概略ブロック図である。
【００３３】
図１において、第１電位ＶＬと第１電位ＶＬよりも高電位な第２電位ＶＨの間に生じる電圧は電位３〜９に分圧されている。ここで、電位３は電位ＶＨであり、電位９は電位ＶＬとする。デコーダ回路１は入力信号Ｄ０〜ＤＮ−１に基づいて分圧により生じた複数の電位３〜９のいずれかを出力可能なものである。
【００３４】
分圧により生じた複数の電位３〜９は、電位３〜５、・・・、電位７〜９のように、電位レベル順に複数にグループ化されている。
【００３５】
デコーダ回路１は、複数の素子群１１〜１３と出力素子群１５とレベルシフト部１７を備える。
【００３６】
複数の素子群１１〜１３はそれぞれ前記各グループに対応して設けられ、入力信号に基づいて対応するグループ内の電位のいずれかを出力可能なものである。図１においては、素子群１１は電位３〜５のいずれかを出力可能であり、他の素子群についても同様とする。
【００３７】
出力素子群１５は、入力信号に基づいて前記複数の素子群１１〜１３が出力可能な電位のいずれかを出力可能なものである。
【００３８】
レベルシフト部１７は、入力信号Ｄ０〜ＤＮ−１の電位をレベルシフト可能なものである。
【００３９】
続いて、図１のＨＶ＿ＤＡＣの動作を説明する。
【００４０】
出力素子群１５は、第１電位ＶＬと第２電位ＶＨの間に生じる電圧が印加されて動作する。また、複数の素子群１１〜１３はそれぞれ対応するグループの電位間の電圧が印加されて動作する。例えば素子群１１の場合には電位３〜５間の電圧が印加されて動作する。
【００４１】
出力素子群１５と複数の素子群１１〜１３は、素子として例えばpMOSトランジスタやnMOSトランジスタが用いられ、シリコン基板中に基板と異なる領域が形成される必要があり、その領域であるウェル（Ｗｅｌｌ）を基板電位より分離可能な例えばトリプルウェルプロセスを用いて実現される。出力素子群１５は第１電位ＶＬから第２電位ＶＨまでの高電圧が印加されて動作するため、出力素子群は、例えばハイボルトトランジスタＨＶ＿Ｔｒなどの高耐圧のトランジスタなどを用いて実現される。それに対して、複数の素子群１１〜１３はそれぞれ対応するグループの電位間の電圧が印加されて動作するため、これらの素子群１１〜１３は、例えばローボルトトランジスタＬＶ＿Ｔｒなどを用いて実現することができる。ＨＶ＿Ｔｒは出力（ＯＵＴ）に近いトランジスタのみに使用されるため、選択電位点から出力までのＯＮ抵抗は小さくてすむ。
【００４２】
レベルシフト部１７は、入力信号Ｄ０〜ＤＮ−１の電位を出力素子群１５と複数の素子群１１〜１３のそれぞれが動作するために必要な電位にレベルシフトして印加する。
【００４３】
図２は、本発明の実施の形態の具体例の一つを示す図である。
【００４４】
図２において、第１電位ＶＬと第２電位ＶＨの間に生じる電圧は電位１９〜２５に分圧されている。電位１９〜２５は、電位１９〜２１と電位２３〜２５にグループ化されている。ここで、入力信号Ｄ０〜ＤＮ−１はデジタル値の入力データであり、５ｖ以上である例えば５ｖ〜１０ｖの高電位“Ｈ”に対応する電位がＶＨであり、“Ｌ”に対応する電位がＶＬとする。そして、電位１９が電位ＶＨであり、電位２３が電位ＶＭであり、電位２５が電位ＶＬであるとする。
【００４５】
デコーダ回路１’は、素子群２７及び２９と出力素子群３１とレベルシフト部群３３とレベルシフト部３５を備える。図２の素子群２７及び２９が図１の素子群１１〜１３に対応し、図２の出力素子群３１が図１の出力素子群１５に対応し、図２のレベルシフト部群３３とレベルシフト部３５を併せたものが図１のレベルシフト部１７に対応する。
【００４６】
素子群２９は、例えば図１４にあるような多段構成のものであり、電位ＶＭと電位ＶＬの間に生じる電圧が印加されて動作することにより、入力信号Ｄ０〜ＤＮ−２に基づいて電位２３〜２５のいずれかを出力可能なものである。
【００４７】
レベルシフト部群３３は、入力信号Ｄ０〜ＤＮ−２の電位を電位ＶＨ又は電位ＶＭにレベルシフトして素子群２７に印加する。
【００４８】
素子群２７は、例えば図１４にあるような多段構成のものであり、電位ＶＨと電位ＶＭの間に生じる電圧が印加されて動作することにより、入力信号Ｄ０〜ＤＮ−２に基づいて電位１９〜２１のいずれかを出力可能なものである。
【００４９】
レベルシフト部３５は、入力信号ＤＮの電位を電位ＶＨ又は電位ＶＬにレベルシフトして出力素子群３１に印加する。
【００５０】
出力素子群３１は、電位ＶＨと電位ＶＬの間に生じる電圧が印加されて動作することにより、入力信号ＤＮに基づいて素子群２７と２９が出力可能な電位のいずれかを出力可能なものである。
【００５１】
図３は、図２のＨＶ＿ＤＡＣをトランジスタにより実現したものを示す図である。
【００５２】
図３において、ＶＬ＝０ｖ、ＶＭ＝５ｖ、ＶＨ＝１０ｖとする。図３において、各スイッチは、ウェル（Ｗｅｌｌ）を基板電位より分離可能なプロセスを用いて実現されている。ＶＬとＶＭ間は図１４のＬＶ＿ＤＡＣと同様の構成とする。そのため、入力データの０〜５ｖはそのまま使用できる。ＶＭとＶＨ間も図１４のＬＶ＿ＤＡＣと同様の構成であるが、ＰｃｈバックゲートはＶＨであり、ＮｃｈバックゲートはＶＭである。さらに、ゲート信号は、入力データ信号がレベルシフトされて“Ｈ”＝１０ｖ、“Ｌ”＝５ｖの信号として作られる。これにより、ＶＭ＝５ｖとＶＨ＝１０ｖ間の高耐圧をローボルトトランジスタＬＶ＿Ｔｒで作成することができる。なお、同様に、１０ｖ以上の高電圧もＬＶ＿Ｔｒで作成可能である。なお、図３では、１０ｖ以上の回路は省略されている。
【００５３】
出力（ＯＵＴ）に近いトランジスタにはＶＬ＝０ｖからＶＨ＝１０ｖまでの高電圧が加わるため、これらのトランジスタはＨＶ＿Ｔｒで作成される。ＨＶ＿Ｔｒは出力（ＯＵＴ）に近いトランジスタのみに使用されるため、ＶＨ、ＶＭ、ＶＬの抵抗分割で作られた選択電位点から出力までのＯＮ抵抗は小さくてすむ。
【００５４】
よって、図３の多ビットのＨＶ＿ＤＡＣは、まずＨＶ＿Ｔｒよりサイズ的に小さなＬＶ＿Ｔｒで作成することからチップサイズの観点から優れ、さらにＯＮ抵抗が小さくなることから性能の観点からも優れたものである。
【００５５】
なお、図１の素子群１１〜１３が多段構成の場合、例えば図４の素子群４０のように構成してもよい。
【００５６】
具体的には、図４の素子群４０は入力信号に基づいて電位３７〜４３のいずれかを出力可能なものである。素子群４０は、電位３７と電位３９の間に生じる電圧で動作する素子群４５と、電位４１と電位４３の間に生じる電圧で動作する素子群４７と、電位３７と電位４３の間に生じる電圧で動作する素子４９、５１と、及びレベルシフト部５３とを有する。そして、素子群４５と素子群４７はそれぞれ入力信号に基づいて電位３７から３９と電位４１から４３のいずれかを出力可能なものである。素子４９と素子５１は入力信号に基づいて素子群４５と素子群４７が出力可能な電位のいずれかを出力可能なものである。レベルシフト部５３は、入力信号の電圧をレベルシフトして素子群４５に印加するものである。このように図１の素子群１１〜１３が多段構成の場合、少なくとも最終段を構成する素子が対応するグループの電位間の電圧が印加されて動作すればよいため、印加される電圧値の大きさに応じた回路設計を行える。
【００５７】
また、図５にあるように、デコーダ回路１’’は、レベルシフト部１７を含めず、出力素子群１５と素子群１１〜１３とを備えたものと捉えてもよい。
【００５８】
図６は各選択電位毎に、スイッチトランジスタをビット数分並べたデコード方式である。トーナメント方式より素子数は多くなるが、同サイズのトランジスタを並べるだけなので、配置が単純になる利点がある。
【００５９】
さらにビット数が多くなり、ＬＶ＿ＴｒといえどもＯＮ抵抗が大きくなりすぎる場合は、ＨＶ＿ＤＡＣと同様にスイッチトランジスタのゲート信号でデコードを行い、スイッチトランジスタの直列段数を減らす。図７は６ビットを３・２・１に分けた場合であるが、５・１に分けてもかまわない。ＬＶ＿Ｔｒは４入力以上のロジック（ＮＡＮＤ、ＮＯＲ）が可能で、３入力以下のロジックに変換する必要がないため、素子数は増加しない。ｎビットを性能と素子数、双方を勘案し最良となる比率で設計することができる。
【００６０】
図８はスイッチトランジスタのゲート信号をデコードする方式であるが、ＮＡＮＤやＮＯＲを用いずラッチ回路で行う方式である。ＲＥＳＥＴ信号が新たに必要となり、素子数も増える。回路１と２の違いは使用電源の違いのみである。デコードにより選択電位箇所を一つ決める前に、ＲＥＳＥＴにより全てを一度非選択にする必要があり、他のデコード回路とはこの部分のみ動作が異なる。尚、ＲＥＳＥＴ期間では自動的に全て非選択になり、ＲＥＳＥＴを解除すれば自動的にデータがデコードされる回路になっており、ＲＥＳＥＴとデータの入力タイミング規定はない。なお、図８において、回路１と２におけるＤ０〜Ｄ４及びＲＥＳＥＴはそれぞれ信号Ｄ０〜Ｄ４及びＲＥＳＥＴの２段のインバータを通過後の信号（正転信号）である。また、回路１と２におけるＸＤ０〜ＸＤ４及びＸＲＥＳＥＴはそれぞれ信号Ｄ０〜Ｄ４及びＲＥＳＥＴのインバータを通過後の信号（反転信号）である。
【００６１】
さらに、電源ＶＨ及びＶＬとロジック回路の電源ＶＤＤ及びＶＳＳは異なる場合がある（例えば、ＶＨ＝１５ｖ、ＶＬ＝０ｖであり、ＶＤＤ＝３ｖ、ＶＳＳ＝０ｖなど）が、レベルシフト回路を用いることにより本実施例と同様のＨＶ＿ＤＡＣを構成することができる。
【００６２】
続いて、レベルシフト回路について説明する。レベルシフト回路は、二つのものが考えられる。一つはＨＶ＿Ｔｒを用いて構成されるものであり、もう一つはＬＶ＿Ｔｒのみを用いて構成されるものである。
【００６３】
図９と図１０は、ＨＶ＿Ｔｒを用いて構成されるレベルシフト回路の動作を示す図である。
【００６４】
まず、図９は、初期状態としてＤＡＴＡ＝“Ｌ”とした場合を示す図である。ＩＮＶ１の出力は“Ｈ”＝５ｖであり、ＩＮＶ２の出力は“Ｌ”＝０ｖである。トランジスタＴ１は“ＯＦＦ”であり、Ｔ２は“ＯＮ”である。Ｔ２が“ＯＮ”であるため、Ｔ２のドレイン電圧は０ｖになる。Ｔ３のゲートはＴ２のドレインと接続されており、Ｔ３のゲートが“Ｌ”＝０ｖでＴ３は“ＯＮ”となる。Ｔ１は“ＯＦＦ”であるため、Ｔ３のドレイン電圧は１０ｖ＝“Ｈ”となる。Ｔ４のゲートはＴ３のドレインと接続されており、Ｔ４は“ＯＦＦ”となる。
【００６５】
次に、Ｔ５のゲートはＴ２のドレインに接続されているため“ＯＮ”となり、Ｔ６のゲートはＴ３のドレインに接続されているため“ＯＦＦ”となる。Ｔ８のゲート電圧は、Ｔ５が“ＯＮ”となるため１０ｖである。この電圧はＴ８のソース電圧５ｖより大きく、トランジスタが“ＯＮ”するためのスレッショルド電圧より大きいためＴ８は“ＯＮ”となる。Ｔ８は“ＯＮ”であるためＴ８のドレイン電圧は５ｖとなる。Ｔ７のゲートはＴ８のドレインと接続されており、よってＴ７は“ＯＦＦ”となる。
【００６６】
以上をまとめると、Ｔ１＝“ＯＦＦ”、Ｔ２＝“ＯＮ”、Ｔ３＝“ＯＮ”、Ｔ４＝“ＯＦＦ”、Ｔ５＝“ＯＮ”、Ｔ６＝“ＯＦＦ”、Ｔ７＝“ＯＦＦ”、Ｔ８＝“ＯＮ”となり、出力は５ｖとなる。
【００６７】
同様に、Ｔ９からＴ１６の回路でも、Ｔ９＝“ＯＦＦ”、Ｔ１０＝“ＯＮ”、Ｔ１１＝“ＯＮ”、Ｔ１２＝“ＯＦＦ”、Ｔ１３＝“ＯＮ”、Ｔ１４＝“ＯＦＦ”、Ｔ１５=“ＯＦＦ”、Ｔ１６＝“ＯＮ”となり、出力は１０ｖとなる。
【００６８】
次に、図１０はＤＡＴＡが“Ｈ”になった場合を示す図である。ＤＡＴＡが“Ｈ”になった場合、前記回路状態が全て反転され、Ｔ１からＴ８の回路では１０ｖが出力され、Ｔ９からＴ１６の回路では１５ｖが出力される。
【００６９】
しかしながら、図９及び図１０の回路には問題点が二点ある。第一の問題点は、ＤＡＴＡ信号０〜５ｖをレベルシフタの初段（Ｔ１からＴ４及びＴ９からＴ１２）で０〜１０ｖ又は０〜１５ｖにフル増幅しなければならないことである。ＤＡＴＡ信号の振幅が０〜３ｖ等小さく、さらに電源が１５ｖ以上の高電圧まで必要な場合等では、極めて大きな増幅度が要求されるため、動作不良などの不具合が生じる恐れがある。
【００７０】
第二の問題点は、Ｔ７とＴ８、Ｔ１５とＴ１７の基板バイアス効果があることである。通常、基板バイアスがかかっていなければ（ソース電圧とバックゲート電圧が同電位）、スレッショルド電圧は１ｖ程度である。しかし、基板バイアスが大きくかかる（ソース電圧とバックゲート電圧に差がある）と、トランジスタがＯＮするためのスレッショルド電圧も大きくなり、最悪の場合にはＯＮできなくなる可能性がある。
【００７１】
上記第二の問題点は、例えば図１１の回路にすれば対策できる。図１１の回路では、Ｗｅｌｌを基板電位より分離可能なプロセスを用意し、基板バイアスがかからないようにしている。しかしながら、図１１の回路でも、第一の問題点は解決されていない。
【００７２】
図１２と図１３は、ＬＶ＿Ｔｒを用いて構成されるレベルシフト回路の動作を示す図である。
【００７３】
まず、図１２は、ＤＡＴＡ＝“Ｌ”とした場合の電位状態図である。Ｔ１とＴ３、Ｔ２とＴ４はそれぞれＩＮＶＥＲＴＥＲを形成している。この２つのＩＮＶＥＲＴＥＲが、自分の入力は相手の出力へ、相手の入力は自分の出力へというようにラッチ回路を形成している。Ｔ９とＴ１１、Ｔ１０とＴ１２も同様である。このラッチ回路は電源（５ｖ、１０ｖ、１５ｖ）投入時、必ず“Ｈ”か“Ｌ”のどちらかを出力し安定している。
【００７４】
ここでは、Ｔ１，Ｔ３＿ＩＮＶ（Ｔ１とＴ３が形成するＩＮＶＥＲＴＥＲ）は“Ｌ”＝５ｖを出力し、Ｔ２，Ｔ４＿ＩＮＶは“Ｈ”＝１０ｖを出力し、Ｔ９，Ｔ１１＿ＩＮＶは“Ｌ”＝１０ｖを出力し、Ｔ１０，Ｔ１２＿ＩＮＶは“Ｈ”＝１５ｖを出力しているとする。
【００７５】
Ｔ１，Ｔ３＿ＩＮＶは“Ｌ”＝５ｖを出力しているためＴ７は“ＯＮ”となり、Ｔ７のドレイン電圧は１０ｖとなる。そして、Ｔ５のゲート電圧は“Ｈ”＝１０ｖとなり、Ｔ５も“ＯＮ”となっている。一方、Ｔ２，Ｔ４＿ＩＮＶは“Ｈ”＝１０ｖを出力しているため、Ｔ８は“ＯＦＦ”となる。Ｔ６のゲート電圧は５ｖ付近の“Ｌ”電圧となっており、Ｔ６は“ＯＦＦ”しているとする。
【００７６】
同様にＴ１５、Ｔ１３は“ＯＮ”しており、Ｔ１３のゲート電圧は１５ｖ、Ｔ１６とＴ１４は“ＯＦＦ”しており、Ｔ１４のゲート電圧は１０ｖ付近の電圧になっているとする。
【００７７】
次に、図１３は、ＤＡＴＡが“Ｌ”から“Ｈ”へ遷移する場合を示す図である。ＩＮＶ１の出力は“Ｈ”から“Ｌ”で、電圧振幅は５ｖ（ＡＣ成分が５ｖ）である。この振幅がコンデンサＣ１を通しＴ５のゲート電圧を下降させる。Ｔ５のゲート電圧がどの程度下降するかは、Ｔ７のＯＮ抵抗とＣ１のインピーダンス（＝１／ωＣ）の抵抗比によって決まる。Ｔ７のＯＮ抵抗をＣ１のインピーダンスより十分大きく設定しておけば、Ｔ５のゲート電圧はほぼ５ｖ下降して５ｖ＝“Ｌ”（ＤＣ１０ｖ−ＡＣ５ｖ＝５ｖ）となり、Ｔ５は“ＯＦＦ”となる。
【００７８】
一方、ＩＮＶ２の出力は“Ｌ”から“Ｈ”に５ｖ（ＡＣ成分５ｖ）振幅する。この振幅がコンデンサＣ２を通しＴ６のゲート電圧を上昇させる。これによりＴ６が“ＯＮ”してＴ８のゲート電圧を下げると、Ｔ８が“ＯＮ”してＴ６のゲート電圧をさらに持ち上げる。すなわち、正帰還がかかっている。これによりＴ６とＴ８は完全に“ＯＮ”し、Ｔ６のゲート電圧を１０ｖ＝“Ｈ”に固定する。ここでＴ６の駆動能力を大きくしておくと、Ｔ１，Ｔ３＿ＩＮＶとＴ２，Ｔ４＿ＩＮＶでできたラッチ回路を反転させることができる。ラッチ回路が反転しＴ１，Ｔ３＿ＩＮＶの出力が“Ｈ”＝１０ｖになると、Ｔ７は“ＯＦＦ”しＴ５のゲート電圧を“Ｌ”レベルのまま状態保持する。
【００７９】
ラッチ回路の出力をＩＮＶ３、ＩＮＶ４で一度波形整形し、同様にＣ３、Ｃ４を通してＴ９，Ｔ１１＿ＩＮＶとＴ１０，Ｔ１２＿ＩＮＶで作られたラッチ回路を反転していく。
【００８０】
コンデンサでＤＣ電圧をカットしＡＣ成分だけでラッチ回路を反転させているため、０〜５ｖの信号から任意の電圧値のレベルシフト信号を作り出すことができる。Ｃ１、Ｃ２、５−１０ｖのラッチ回路をなくし、ＩＮＶ１でＣ３を駆動し、ＩＮＶ２でＣ４を駆動すれば、０−５ｖの信号より１０−１５ｖの信号を直接作ることも可能である。
【００８１】
ＬＶロジックの遷移時間は非常に短く、高周波である。よって、コンデンサＣのインピーダンス（＝１／ωＣ）はコンデンサを小さくしてもかなり低インピーダンスにできる。そのため、図１２と図１３に示されるレベルシフト回路は、ＨＶ＿Ｔｒを使ったレベルシフト回路に比べ小さくできる。
【００８２】
なお、６ビットの場合に従来のもの（図１７参照）と本願発明に係る実施例（図３参照）を比較すると、面積が約１／６になると見積られている。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施の形態にかかる高耐圧デジタル／アナログ変換器ＨＶ＿ＤＡＣの概略ブロック図である。
【図２】図１のＨＶ＿ＤＡＣの具体例の一つを示した図である。
【図３】図２に示す具体例をトランジスタを用いて実現したものを示す図である。
【図４】図１の素子群１１〜１５が多段構成の場合に、素子群内の素子（特に、最終段（出力に最も近い段）を構成する素子）と印加される電圧との関係を示す図である。
【図５】ＨＶ＿ＤＡＣを素子群１１〜１３と出力素子群１５を備えるものとしてもよいことを示す図である。
【図６】図１のＨＶ＿ＤＡＣの具体例の他の一つであって、各選択電位毎にスイッチトランジスタをビット数分並べたものを示す図である。
【図７】図１のＨＶ＿ＤＡＣの具体例の他の一つであって、スイッチトランジスタのゲート信号でデコードを行い、スイッチトランジスタの直列段数を減らすものを示す図である。
【図８】図１のＨＶ＿ＤＡＣの具体例の他の一つであって、スイッチトランジスタのゲート信号をデコードする方式であるが、ＮＡＮＤやＮＯＲを用いずラッチ回路で行うものを示す図である。
【図９】ＨＶ＿Ｔｒを用いて構成されるレベルシフト回路における、初期状態としてＤＡＴＡ＝“Ｌ”とした場合の電位状態図である。
【図１０】図９に示される回路と同じレベルシフト回路における、ＤＡＴＡが“Ｈ”になった場合の電位状態図である。
【図１１】ＨＶ＿Ｔｒを用いて構成されるレベルシフト回路における、バックバイアスがかからないようにしたものを示す図である。
【図１２】ＬＶ＿Ｔｒを用いて構成されるレベルシフト回路における、ＤＡＴＡ＝“Ｌ”とした場合の電位状態図である。
【図１３】図１２に示される回路と同じレベルシフト回路における、ＤＡＴＡが“Ｌ”から“Ｈ”へ遷移する場合を示す図である。
【図１４】入力データが３ビットのデジタル値である場合のトーナメント方式によるデコーダ回路１０１を示す図である。
【図１５】図１４において、スイッチをトランジスタに置き換えたものの動作を示す図である。
【図１６】スイッチトランジスタのゲート信号でデコードを行う、３ビットの場合の回路図である。
【図１７】図１６と同様にスイッチトランジスタのゲート信号でデコードを行うものであって、６ビットの場合の回路図である。
【符号の説明】
【００８４】
１・・・・デコーダ回路
１１・・・素子群
１３・・・素子群
１５・・・出力素子群
１７・・・レベルシフト部
【技術分野】
【０００１】
本発明は、第１電位と第１電位よりも高電位な第２電位の間に生じる電圧が分圧され、入力信号に基づいて分圧により生じた複数の電位のいずれかを出力可能な半導体装置、及び入力信号の電位をレベルシフトするレベルシフト回路に関する。
【背景技術】
【０００２】
近年、映像表示装置はデジタル化が進み映像信号もデジタル化して取り扱われている。このデジタル値の信号をアナログ値に変換し、映像表示装置に供給するためにデジタル／アナログ変換器（ＤＡＣ）が用いられている。このＤＡＣには高速変換が要求され、通常ｎビットのＤＡＣの場合２ｎ個の基準抵抗で作成された基準電圧値を出力値として用いる方式が取られる。基準電圧値を出力に取り出す方法として種々の方法があるが、素子数が少なくてすむ代表的な二つの方法を以下に示す。
【０００３】
一つは、例えば図１４にあるように、例えばトランジスタ等により実現されるスイッチをトーナメント状に多段に接続して構成する方法である（例えば、非特許文献１参照）。この構成は後述の図１５を用いて表すように電源側の高電位ＶＨと低電位ＶＬとの間の電圧が小さなときに用いられる。
【０００４】
図１４は、入力データが３ビットのデジタル値である場合のトーナメント方式によるデコーダ回路１０１を示す図である。
【０００５】
図１４において、ＶＨとＶＬは抵抗分割されており、分圧されて生じた電位１０３〜１１７のいずれかが入力データＤ０〜Ｄ２に基づいてデコーダ回路１０１により選択されて出力される。デコーダ回路１０１は、スイッチ１１９〜１４５がトーナメント状に多段に接続されて構成されている。
【０００６】
具体的には、第１段を構成するスイッチ１１９〜１３３はそれぞれ分圧されて生じた電位１０３〜１１７に接続されている。スイッチ１１９、１２３、１２７及び１３１のそれぞれは、入力データＤ０が“Ｈ”のときは対応する電位１０３、１０７、１１１及び１１５を出力し、入力データＤ０が“Ｌ”のときは電位出力を行わない。スイッチ１２１、１２５、１２９及び１３３のそれぞれは、入力データＤ０が“Ｌ”のときは対応する電位１０５、１０９、１１３及び１１７を出力し、入力データＤ０が“Ｈ”のときは電位出力を行わない。
【０００７】
また、第２段を構成するスイッチ１３５〜１４１のそれぞれは、第１段を構成するスイッチ１１９〜１３３に以下の関係で接続されている。入力データＤ１が“Ｈ”のときには、スイッチ１３５はスイッチ１１９とスイッチ１２１のいずれか一方が出力する電位を出力し、スイッチ１３９はスイッチ１２７とスイッチ１２９のいずれか一方が出力する電位を出力する。スイッチ１３５、１３９は、入力データＤ１が“Ｌ”のときには電位出力を行わない。入力データＤ１が“Ｌ”のときには、スイッチ１３７はスイッチ１２３とスイッチ１２５のいずれか一方が出力する電位を出力し、スイッチ１４１はスイッチ１３１とスイッチ１３３のいずれか一方が出力する電位を出力する。スイッチ１３７、１４１は入力データＤ１が“Ｈ”のときには電位出力を行わない。
【０００８】
出力側に最も近い第３段を構成するスイッチ１４３及びスイッチ１４５のそれぞれは、第２段を構成するスイッチ１３５〜１４１に以下の関係で接続されている。スイッチ１４３は、入力データＤ２が“Ｈ”のときにはスイッチ１３５とスイッチ１３７のいずれか一方が出力する電位を出力し、入力データＤ２が“Ｌ”のときには電位出力を行わない。スイッチ１４５は、入力データＤ２が“Ｌ”のときにはスイッチ１３９とスイッチ１４１のいずれか一方が出力する電位を出力し、入力データＤ２が“Ｈ”のときには電位出力を行わない。
【０００９】
そして、デコーダ回路１０１は、スイッチ１４３と１４５のいずれか一方が出力する電位を出力信号（ＯＵＴ）として出力する。例えば、入力データＤ０、Ｄ１及びＤ２がそれぞれ“Ｈ”、“Ｌ”、“Ｈ”の場合、スイッチ１１９、１２３、１２７、１３１、１３７、１４１及び１４３がそれぞれ対応する電位を出力する。これに対し、スイッチ１２１、１２５、１２９、１３３、１３５、１３９、１４５は電位出力を行わない。その結果、スイッチ１２３、１３７及び１４３により出力される電位１０７が、デコーダ回路１０１による出力信号（ＯＵＴ）として出力される。以上のように、トーナメント方式はスイッチの配列がデコード機能を兼ねるため、最小の素子数で実現できるＤＡＣとなる。
【００１０】
図１５は、図１４において、スイッチを低耐圧スイッチトランジスタにて表現した回路図である。
【００１１】
電源として、高電位をＶＨ＝５ｖ、低電位をＶＬ＝０ｖとする。ＩＮＶＥＲＴＥＲ（ロジック回路）の電源もＶＤＤ＝５ｖ、ＶＳＳ＝０ｖとする。この場合、デコーダ回路内のトランジスタのゲートには“Ｈ”＝５ｖ、“Ｌ”＝０ｖが供給される。入力データＤ０〜Ｄ２により選択されたトランジスタがＯＮし、選択された電位を出力する。なお、ＶＤＤが３ｖであれば、３ｖ信号を５ｖ信号に変換するレベルシフト回路が必要となる。
【００１２】
図１５において、図１４のスイッチ１１９、１２１、１２３、１２５、１３５、１３７及び１４３に対応するトランジスタは、Ｐチャネルトランジスタ（Ｐｃｈ＿Ｔｒ）とされ、スイッチ１２７、１２９、１３１、１３３、１３９、１４１及び１４５に対応するトランジスタはＮチャネルトランジスタ（Ｎｃｈ＿Ｔｒ）とされている。ここで、Ｐｃｈ＿Ｔｒはゲートに“Ｌ”＝０ｖが供給された場合に“ＯＮ”して“Ｈ”＝５ｖが供給された場合に“ＯＦＦ”するため、ＶＨ側でＯＮ抵抗が小さくなる。また、Ｎｃｈ＿Ｔｒはゲートに“Ｈ”が供給された場合に“ＯＮ”して“Ｌ”が供給された場合に“ＯＦＦ”するため、ＶＬ側でＯＮ抵抗が小さくなる。
【００１３】
他のＤＡＣは、スイッチトランジスタのゲート信号でデコードを行うものである。
【００１４】
図１６は、スイッチトランジスタのゲート信号でデコードを行う、３ビットの場合の回路図である。スイッチトランジスタのゲートに接続されたＮＡＮＤ又はＮＯＲ回路でデコードを行い、“ＯＮ”するスイッチトランジスタが一つ選択され出力される。
【００１５】
図１７は、６ビットの場合の回路図である。上位のデコード回路と下位のデコード回路が直列に接続され、６ビット化されている。この方式の回路では、電源ＶＨとＶＬの抵抗分割で作られた選択電位点から出力までのスイッチトランジスタの直列接続段数を少なくすることが出来る。なお、図１７はＶＨ付近の９つの電位の選択回路で、あとは省略されている。６ビットの場合には６４の選択電位点がある。
【００１６】
また、図１６、図１７において、電源としての電位ＶＨは５ｖ以上の高電圧の場合で、例えば１５ｖであるとする。ＶＬは０ｖとする。ＶＨが高電圧のためデコーダ回路内のスイッチトランジスタ、及び、ＮＡＮＤ回路、ＮＯＲ回路、ＩＮＶＥＲＴＥＲ回路、レベルシフト回路内のトランジスタなどはすべて高耐圧トランジスタＨＶ＿Ｔｒで構成されている。ＨＶ＿ＴｒはＯＮ抵抗が大きく、さらにＶＨとＶＬの中間電圧付近では基板バイアス効果も加わりさらにＯＮ抵抗が大きくなる。この場合にはスイッチトランジスタにＰｃｈ＿Ｔｒ、Ｎｃｈ＿Ｔｒ双方を並列接続にして用いることもある。なお、入力データは５ｖ（又は３ｖ）信号で、レベルシフト回路により１５ｖに変換されて用いられる。
【００１７】
【特許文献１】David Johns、外著，“Analog Integrated Circuit Design”，John Wiley & Sons Inc，1996年11月15日，p．463-465
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ところで、現在、テレビやＯＡ機器などの大型映像表示装置においては高精細化や多階調化が要求されている。又同時に、競争及び市場の成熟に伴う低価格化も要求される。高精細化は画素数の増加を意味し、画素にアナログ電圧を供給するＤＡＣの個数の増加を意味する。（１画素は赤（Ｒ）、緑（Ｇ）、青（Ｂ）３色のサブピクセルで構成されており、１サブピクセルに１ＤＡＣ必要とされる。）多階調化はＤＡＣの多ビット化を意味している。また、大型映像表示装置では高電圧が用いられ、よって高耐圧トランジスタＨＶ＿Ｔｒを用いた高電圧用ＤＡＣ（ＨＶ＿ＤＡＣ）が必要とされる。なお、数百個のＤＡＣを１チップに集積したものをドライバーＩＣと称し、大型映像表示装置ではこのドライバーＩＣを十数個から数十個使われている。
【００１９】
ＨＶ＿Ｔｒをトーナメント方式ＤＡＣに用いると、例えばｎビットのＤＡＣの場合、ｎ段のＨＶ＿Ｔｒによるスイッチが直列に接続されることになり、ＯＮ抵抗が大きく、高速変換性能に障害を生じる。さらに前記基板バイアス効果により、ＶＨとＶＬの中間電圧付近ではスイッチトランジスタのＰｃｈ＿Ｔｒ、Ｎｃｈ＿Ｔｒ併用が必須となり、素子数も多くなる。
【００２０】
また、スイッチトランジスタのゲート信号によりデコードを行い、スイッチトランジスタの直列接続段数を減らした場合には、ＮＡＮＤやＮＯＲ回路も多入力にしなければならない。その結果ＮＡＮＤやＮＯＲ回路内でＨＶ＿Ｔｒの直列接続ができることになり、基板バイアス効果によりトランジスタのＶｔ（しきい値電圧）が上昇し、動作不良等の不具合が生じることとなる。これを防止するためには、４入力以上は３入力以下のロジックに分解すること等がなされる。しかしながら、この場合には素子数が増加することになり、素子サイズの大きなＨＶ＿Ｔｒを多用することはＤＡＣサイズの拡大、さらにＤＡＣを数百個集積したチップサイズに多大な影響を及ぼすことになる。
【００２１】
このように、従来の技術においては、多ビット化、映像表示装置上では多階調化が、チップサイズやコスト及び性能の点で非常に困難であった。
【００２２】
そこで、本発明の目的は、多ビット化においても、チップサイズの増大を抑え、さらに性能及び動作の確実性も確保できる半導体装置を提供することにある。
【００２３】
また、本発明の他の目的は、上記半導体装置に適したレベルシフト回路を提供することである。
【課題を解決するための手段】
【００２４】
請求項１に係る発明は、第１電位と第１電位よりも高電位な第２電位の間に生じる電圧が分圧され、入力信号に基づいて分圧により生じた複数の電位のいずれかを出力可能な半導体装置であって、分圧により生じた複数の電位は電位レベル順に複数にグループ化されており、それぞれが各グループに対応して設けられ、入力信号に基づいて対応するグループ内の電位のいずれかを出力可能な複数の素子群と、入力信号に基づいて複数の素子群が出力可能な電位のいずれかを出力可能な出力素子群と、入力信号の電位をレベルシフト可能なレベルシフト手段と、を備え、出力素子群は、第１電位と第２電位の間の電圧が印加されて動作し、複数の素子群はそれぞれ対応するグループの電位間の電圧が印加されて動作し、レベルシフト手段は入力信号の電位を出力素子群と複数の素子群のそれぞれが動作するために必要な電位にレベルシフトして印加するものである。
【００２５】
このように出力素子群には第１電位と第２電位の間の電圧が印加されて、第１電位と第２電位の間の電圧が大きな値であれば所謂高耐圧半導体素子が必要とされるものの、複数の素子群における各素子には、第１電位と第２電位の間の電圧よりも小さな値となるそれぞれ対応するグループの電位間の電圧が印加されるだけで足り、グループ化を進めることにより所謂低耐圧半導体素子を可能な限り用いることができ、高耐圧半導体素子を極力用いる必要がない。特に、低耐圧半導体素子を用いることができる結果、多ビット化のために多段構成の段数が多くなっても、素子として使用したスイッチトランジスタにおけるＯＮ抵抗の増加も抑えることができる。
【００２６】
なお、上記半導体装置は、デジタル／アナログ変換器、アナログ／デジタル変換器、ドライバー、デコーダなどに組み込まれて利用できる。また、多ビット化が進む映像表示装置（例えば液晶ディスプレイ装置）に組み込まれてもよく、高電圧化が伴う電源に用いられてもよい。
【００２７】
請求項２に係る発明は、第１電位と第１電位よりも高電位な第２電位の間に生じる電圧が分圧され、入力信号に基づいて分圧により生じた複数の電位のいずれかを出力可能な半導体装置であって、分圧により生じた複数の電位は電位レベル順に複数にグループ化されており、それぞれが各グループに対応して設けられ、入力信号に基づいて対応するグループ内の電位のいずれかを出力可能な複数の素子群と、入力信号に基づいて複数の素子群が出力可能な電位のいずれかを出力可能な出力素子群と、を備え、出力素子群は、第１電位と前記第２電位の間の電圧が印加されて動作し、複数の素子群はそれぞれ対応するグループの電位間の電圧が印加されて動作するものである。
【００２８】
請求項３に係る発明は、入力信号の電位をレベルシフトするレベルシフト回路において、第１電位又は第１電位よりも高電位の第２電位である入力信号が入力されるキャパシタ手段と、キャパシタ手段に接続するラッチ回路と、を備え、ラッチ回路は、第１電位の入力信号がキャパシタ手段に入力されたことに応答して第３電位の出力信号を生成して出力し、第１電位よりも高電位である第２電位の入力信号がキャパシタ手段に入力されたことに応答して第４電位の出力信号を直接生成して出力するものである。
【００２９】
このようなレベルシフト回路は、構成を連続的に接続して段階的な電位のレベルシフトも可能な構成であり、請求項１に記載の半導体装置において用いられる場合においても各グループで必要とされる異なった電位による電圧を供給できる。
【発明の効果】
【００３０】
以上のように、本発明の半導体装置によれば、多ビット化が進み、装置全体では高耐圧が要求される場合であっても、低耐圧半導体素子を可能な限り用いることができ、高耐圧半導体素子を極力用いる必要がないため、チップサイズを抑えることができ、それに伴いコストも抑えることができる。また、低耐圧半導体素子を用いることができる結果、多ビット化のために多段構成の段数が多くなっても、素子として使用したスイッチトランジスタにおけるＯＮ抵抗の増加も抑えることができるため、高速変換性能が低下することはない。
【００３１】
本発明のレベルシフト回路によれば、構成を連続的に接続して段階的な電位のレベルシフトも可能な構成であり、請求項１に記載の半導体装置において用いられる場合においても各グループで必要とされる異なった電位による電圧を低電圧で供給できるので、ラッチ回路においても低耐圧半導体素子を用いることができ、高耐圧半導体素子を極力用いる必要がなく、チップサイズを抑えるとともにコストも抑え、動作を確実なものとできる。さらに、キャパシタ手段を用いることにより、入力信号のうちの直流成分をカットでき、交流成分を用いるため、任意の電圧値のレベルシフトも可能となる。
【発明を実施するための最良の形態】
【００３２】
図１は、本発明の実施の形態に係る高耐圧デジタル／アナログ変換器（ＨＶ＿ＤＡＣ）の概略ブロック図である。
【００３３】
図１において、第１電位ＶＬと第１電位ＶＬよりも高電位な第２電位ＶＨの間に生じる電圧は電位３〜９に分圧されている。ここで、電位３は電位ＶＨであり、電位９は電位ＶＬとする。デコーダ回路１は入力信号Ｄ０〜ＤＮ−１に基づいて分圧により生じた複数の電位３〜９のいずれかを出力可能なものである。
【００３４】
分圧により生じた複数の電位３〜９は、電位３〜５、・・・、電位７〜９のように、電位レベル順に複数にグループ化されている。
【００３５】
デコーダ回路１は、複数の素子群１１〜１３と出力素子群１５とレベルシフト部１７を備える。
【００３６】
複数の素子群１１〜１３はそれぞれ前記各グループに対応して設けられ、入力信号に基づいて対応するグループ内の電位のいずれかを出力可能なものである。図１においては、素子群１１は電位３〜５のいずれかを出力可能であり、他の素子群についても同様とする。
【００３７】
出力素子群１５は、入力信号に基づいて前記複数の素子群１１〜１３が出力可能な電位のいずれかを出力可能なものである。
【００３８】
レベルシフト部１７は、入力信号Ｄ０〜ＤＮ−１の電位をレベルシフト可能なものである。
【００３９】
続いて、図１のＨＶ＿ＤＡＣの動作を説明する。
【００４０】
出力素子群１５は、第１電位ＶＬと第２電位ＶＨの間に生じる電圧が印加されて動作する。また、複数の素子群１１〜１３はそれぞれ対応するグループの電位間の電圧が印加されて動作する。例えば素子群１１の場合には電位３〜５間の電圧が印加されて動作する。
【００４１】
出力素子群１５と複数の素子群１１〜１３は、素子として例えばpMOSトランジスタやnMOSトランジスタが用いられ、シリコン基板中に基板と異なる領域が形成される必要があり、その領域であるウェル（Ｗｅｌｌ）を基板電位より分離可能な例えばトリプルウェルプロセスを用いて実現される。出力素子群１５は第１電位ＶＬから第２電位ＶＨまでの高電圧が印加されて動作するため、出力素子群は、例えばハイボルトトランジスタＨＶ＿Ｔｒなどの高耐圧のトランジスタなどを用いて実現される。それに対して、複数の素子群１１〜１３はそれぞれ対応するグループの電位間の電圧が印加されて動作するため、これらの素子群１１〜１３は、例えばローボルトトランジスタＬＶ＿Ｔｒなどを用いて実現することができる。ＨＶ＿Ｔｒは出力（ＯＵＴ）に近いトランジスタのみに使用されるため、選択電位点から出力までのＯＮ抵抗は小さくてすむ。
【００４２】
レベルシフト部１７は、入力信号Ｄ０〜ＤＮ−１の電位を出力素子群１５と複数の素子群１１〜１３のそれぞれが動作するために必要な電位にレベルシフトして印加する。
【００４３】
図２は、本発明の実施の形態の具体例の一つを示す図である。
【００４４】
図２において、第１電位ＶＬと第２電位ＶＨの間に生じる電圧は電位１９〜２５に分圧されている。電位１９〜２５は、電位１９〜２１と電位２３〜２５にグループ化されている。ここで、入力信号Ｄ０〜ＤＮ−１はデジタル値の入力データであり、５ｖ以上である例えば５ｖ〜１０ｖの高電位“Ｈ”に対応する電位がＶＨであり、“Ｌ”に対応する電位がＶＬとする。そして、電位１９が電位ＶＨであり、電位２３が電位ＶＭであり、電位２５が電位ＶＬであるとする。
【００４５】
デコーダ回路１’は、素子群２７及び２９と出力素子群３１とレベルシフト部群３３とレベルシフト部３５を備える。図２の素子群２７及び２９が図１の素子群１１〜１３に対応し、図２の出力素子群３１が図１の出力素子群１５に対応し、図２のレベルシフト部群３３とレベルシフト部３５を併せたものが図１のレベルシフト部１７に対応する。
【００４６】
素子群２９は、例えば図１４にあるような多段構成のものであり、電位ＶＭと電位ＶＬの間に生じる電圧が印加されて動作することにより、入力信号Ｄ０〜ＤＮ−２に基づいて電位２３〜２５のいずれかを出力可能なものである。
【００４７】
レベルシフト部群３３は、入力信号Ｄ０〜ＤＮ−２の電位を電位ＶＨ又は電位ＶＭにレベルシフトして素子群２７に印加する。
【００４８】
素子群２７は、例えば図１４にあるような多段構成のものであり、電位ＶＨと電位ＶＭの間に生じる電圧が印加されて動作することにより、入力信号Ｄ０〜ＤＮ−２に基づいて電位１９〜２１のいずれかを出力可能なものである。
【００４９】
レベルシフト部３５は、入力信号ＤＮの電位を電位ＶＨ又は電位ＶＬにレベルシフトして出力素子群３１に印加する。
【００５０】
出力素子群３１は、電位ＶＨと電位ＶＬの間に生じる電圧が印加されて動作することにより、入力信号ＤＮに基づいて素子群２７と２９が出力可能な電位のいずれかを出力可能なものである。
【００５１】
図３は、図２のＨＶ＿ＤＡＣをトランジスタにより実現したものを示す図である。
【００５２】
図３において、ＶＬ＝０ｖ、ＶＭ＝５ｖ、ＶＨ＝１０ｖとする。図３において、各スイッチは、ウェル（Ｗｅｌｌ）を基板電位より分離可能なプロセスを用いて実現されている。ＶＬとＶＭ間は図１４のＬＶ＿ＤＡＣと同様の構成とする。そのため、入力データの０〜５ｖはそのまま使用できる。ＶＭとＶＨ間も図１４のＬＶ＿ＤＡＣと同様の構成であるが、ＰｃｈバックゲートはＶＨであり、ＮｃｈバックゲートはＶＭである。さらに、ゲート信号は、入力データ信号がレベルシフトされて“Ｈ”＝１０ｖ、“Ｌ”＝５ｖの信号として作られる。これにより、ＶＭ＝５ｖとＶＨ＝１０ｖ間の高耐圧をローボルトトランジスタＬＶ＿Ｔｒで作成することができる。なお、同様に、１０ｖ以上の高電圧もＬＶ＿Ｔｒで作成可能である。なお、図３では、１０ｖ以上の回路は省略されている。
【００５３】
出力（ＯＵＴ）に近いトランジスタにはＶＬ＝０ｖからＶＨ＝１０ｖまでの高電圧が加わるため、これらのトランジスタはＨＶ＿Ｔｒで作成される。ＨＶ＿Ｔｒは出力（ＯＵＴ）に近いトランジスタのみに使用されるため、ＶＨ、ＶＭ、ＶＬの抵抗分割で作られた選択電位点から出力までのＯＮ抵抗は小さくてすむ。
【００５４】
よって、図３の多ビットのＨＶ＿ＤＡＣは、まずＨＶ＿Ｔｒよりサイズ的に小さなＬＶ＿Ｔｒで作成することからチップサイズの観点から優れ、さらにＯＮ抵抗が小さくなることから性能の観点からも優れたものである。
【００５５】
なお、図１の素子群１１〜１３が多段構成の場合、例えば図４の素子群４０のように構成してもよい。
【００５６】
具体的には、図４の素子群４０は入力信号に基づいて電位３７〜４３のいずれかを出力可能なものである。素子群４０は、電位３７と電位３９の間に生じる電圧で動作する素子群４５と、電位４１と電位４３の間に生じる電圧で動作する素子群４７と、電位３７と電位４３の間に生じる電圧で動作する素子４９、５１と、及びレベルシフト部５３とを有する。そして、素子群４５と素子群４７はそれぞれ入力信号に基づいて電位３７から３９と電位４１から４３のいずれかを出力可能なものである。素子４９と素子５１は入力信号に基づいて素子群４５と素子群４７が出力可能な電位のいずれかを出力可能なものである。レベルシフト部５３は、入力信号の電圧をレベルシフトして素子群４５に印加するものである。このように図１の素子群１１〜１３が多段構成の場合、少なくとも最終段を構成する素子が対応するグループの電位間の電圧が印加されて動作すればよいため、印加される電圧値の大きさに応じた回路設計を行える。
【００５７】
また、図５にあるように、デコーダ回路１’’は、レベルシフト部１７を含めず、出力素子群１５と素子群１１〜１３とを備えたものと捉えてもよい。
【００５８】
図６は各選択電位毎に、スイッチトランジスタをビット数分並べたデコード方式である。トーナメント方式より素子数は多くなるが、同サイズのトランジスタを並べるだけなので、配置が単純になる利点がある。
【００５９】
さらにビット数が多くなり、ＬＶ＿ＴｒといえどもＯＮ抵抗が大きくなりすぎる場合は、ＨＶ＿ＤＡＣと同様にスイッチトランジスタのゲート信号でデコードを行い、スイッチトランジスタの直列段数を減らす。図７は６ビットを３・２・１に分けた場合であるが、５・１に分けてもかまわない。ＬＶ＿Ｔｒは４入力以上のロジック（ＮＡＮＤ、ＮＯＲ）が可能で、３入力以下のロジックに変換する必要がないため、素子数は増加しない。ｎビットを性能と素子数、双方を勘案し最良となる比率で設計することができる。
【００６０】
図８はスイッチトランジスタのゲート信号をデコードする方式であるが、ＮＡＮＤやＮＯＲを用いずラッチ回路で行う方式である。ＲＥＳＥＴ信号が新たに必要となり、素子数も増える。回路１と２の違いは使用電源の違いのみである。デコードにより選択電位箇所を一つ決める前に、ＲＥＳＥＴにより全てを一度非選択にする必要があり、他のデコード回路とはこの部分のみ動作が異なる。尚、ＲＥＳＥＴ期間では自動的に全て非選択になり、ＲＥＳＥＴを解除すれば自動的にデータがデコードされる回路になっており、ＲＥＳＥＴとデータの入力タイミング規定はない。なお、図８において、回路１と２におけるＤ０〜Ｄ４及びＲＥＳＥＴはそれぞれ信号Ｄ０〜Ｄ４及びＲＥＳＥＴの２段のインバータを通過後の信号（正転信号）である。また、回路１と２におけるＸＤ０〜ＸＤ４及びＸＲＥＳＥＴはそれぞれ信号Ｄ０〜Ｄ４及びＲＥＳＥＴのインバータを通過後の信号（反転信号）である。
【００６１】
さらに、電源ＶＨ及びＶＬとロジック回路の電源ＶＤＤ及びＶＳＳは異なる場合がある（例えば、ＶＨ＝１５ｖ、ＶＬ＝０ｖであり、ＶＤＤ＝３ｖ、ＶＳＳ＝０ｖなど）が、レベルシフト回路を用いることにより本実施例と同様のＨＶ＿ＤＡＣを構成することができる。
【００６２】
続いて、レベルシフト回路について説明する。レベルシフト回路は、二つのものが考えられる。一つはＨＶ＿Ｔｒを用いて構成されるものであり、もう一つはＬＶ＿Ｔｒのみを用いて構成されるものである。
【００６３】
図９と図１０は、ＨＶ＿Ｔｒを用いて構成されるレベルシフト回路の動作を示す図である。
【００６４】
まず、図９は、初期状態としてＤＡＴＡ＝“Ｌ”とした場合を示す図である。ＩＮＶ１の出力は“Ｈ”＝５ｖであり、ＩＮＶ２の出力は“Ｌ”＝０ｖである。トランジスタＴ１は“ＯＦＦ”であり、Ｔ２は“ＯＮ”である。Ｔ２が“ＯＮ”であるため、Ｔ２のドレイン電圧は０ｖになる。Ｔ３のゲートはＴ２のドレインと接続されており、Ｔ３のゲートが“Ｌ”＝０ｖでＴ３は“ＯＮ”となる。Ｔ１は“ＯＦＦ”であるため、Ｔ３のドレイン電圧は１０ｖ＝“Ｈ”となる。Ｔ４のゲートはＴ３のドレインと接続されており、Ｔ４は“ＯＦＦ”となる。
【００６５】
次に、Ｔ５のゲートはＴ２のドレインに接続されているため“ＯＮ”となり、Ｔ６のゲートはＴ３のドレインに接続されているため“ＯＦＦ”となる。Ｔ８のゲート電圧は、Ｔ５が“ＯＮ”となるため１０ｖである。この電圧はＴ８のソース電圧５ｖより大きく、トランジスタが“ＯＮ”するためのスレッショルド電圧より大きいためＴ８は“ＯＮ”となる。Ｔ８は“ＯＮ”であるためＴ８のドレイン電圧は５ｖとなる。Ｔ７のゲートはＴ８のドレインと接続されており、よってＴ７は“ＯＦＦ”となる。
【００６６】
以上をまとめると、Ｔ１＝“ＯＦＦ”、Ｔ２＝“ＯＮ”、Ｔ３＝“ＯＮ”、Ｔ４＝“ＯＦＦ”、Ｔ５＝“ＯＮ”、Ｔ６＝“ＯＦＦ”、Ｔ７＝“ＯＦＦ”、Ｔ８＝“ＯＮ”となり、出力は５ｖとなる。
【００６７】
同様に、Ｔ９からＴ１６の回路でも、Ｔ９＝“ＯＦＦ”、Ｔ１０＝“ＯＮ”、Ｔ１１＝“ＯＮ”、Ｔ１２＝“ＯＦＦ”、Ｔ１３＝“ＯＮ”、Ｔ１４＝“ＯＦＦ”、Ｔ１５=“ＯＦＦ”、Ｔ１６＝“ＯＮ”となり、出力は１０ｖとなる。
【００６８】
次に、図１０はＤＡＴＡが“Ｈ”になった場合を示す図である。ＤＡＴＡが“Ｈ”になった場合、前記回路状態が全て反転され、Ｔ１からＴ８の回路では１０ｖが出力され、Ｔ９からＴ１６の回路では１５ｖが出力される。
【００６９】
しかしながら、図９及び図１０の回路には問題点が二点ある。第一の問題点は、ＤＡＴＡ信号０〜５ｖをレベルシフタの初段（Ｔ１からＴ４及びＴ９からＴ１２）で０〜１０ｖ又は０〜１５ｖにフル増幅しなければならないことである。ＤＡＴＡ信号の振幅が０〜３ｖ等小さく、さらに電源が１５ｖ以上の高電圧まで必要な場合等では、極めて大きな増幅度が要求されるため、動作不良などの不具合が生じる恐れがある。
【００７０】
第二の問題点は、Ｔ７とＴ８、Ｔ１５とＴ１７の基板バイアス効果があることである。通常、基板バイアスがかかっていなければ（ソース電圧とバックゲート電圧が同電位）、スレッショルド電圧は１ｖ程度である。しかし、基板バイアスが大きくかかる（ソース電圧とバックゲート電圧に差がある）と、トランジスタがＯＮするためのスレッショルド電圧も大きくなり、最悪の場合にはＯＮできなくなる可能性がある。
【００７１】
上記第二の問題点は、例えば図１１の回路にすれば対策できる。図１１の回路では、Ｗｅｌｌを基板電位より分離可能なプロセスを用意し、基板バイアスがかからないようにしている。しかしながら、図１１の回路でも、第一の問題点は解決されていない。
【００７２】
図１２と図１３は、ＬＶ＿Ｔｒを用いて構成されるレベルシフト回路の動作を示す図である。
【００７３】
まず、図１２は、ＤＡＴＡ＝“Ｌ”とした場合の電位状態図である。Ｔ１とＴ３、Ｔ２とＴ４はそれぞれＩＮＶＥＲＴＥＲを形成している。この２つのＩＮＶＥＲＴＥＲが、自分の入力は相手の出力へ、相手の入力は自分の出力へというようにラッチ回路を形成している。Ｔ９とＴ１１、Ｔ１０とＴ１２も同様である。このラッチ回路は電源（５ｖ、１０ｖ、１５ｖ）投入時、必ず“Ｈ”か“Ｌ”のどちらかを出力し安定している。
【００７４】
ここでは、Ｔ１，Ｔ３＿ＩＮＶ（Ｔ１とＴ３が形成するＩＮＶＥＲＴＥＲ）は“Ｌ”＝５ｖを出力し、Ｔ２，Ｔ４＿ＩＮＶは“Ｈ”＝１０ｖを出力し、Ｔ９，Ｔ１１＿ＩＮＶは“Ｌ”＝１０ｖを出力し、Ｔ１０，Ｔ１２＿ＩＮＶは“Ｈ”＝１５ｖを出力しているとする。
【００７５】
Ｔ１，Ｔ３＿ＩＮＶは“Ｌ”＝５ｖを出力しているためＴ７は“ＯＮ”となり、Ｔ７のドレイン電圧は１０ｖとなる。そして、Ｔ５のゲート電圧は“Ｈ”＝１０ｖとなり、Ｔ５も“ＯＮ”となっている。一方、Ｔ２，Ｔ４＿ＩＮＶは“Ｈ”＝１０ｖを出力しているため、Ｔ８は“ＯＦＦ”となる。Ｔ６のゲート電圧は５ｖ付近の“Ｌ”電圧となっており、Ｔ６は“ＯＦＦ”しているとする。
【００７６】
同様にＴ１５、Ｔ１３は“ＯＮ”しており、Ｔ１３のゲート電圧は１５ｖ、Ｔ１６とＴ１４は“ＯＦＦ”しており、Ｔ１４のゲート電圧は１０ｖ付近の電圧になっているとする。
【００７７】
次に、図１３は、ＤＡＴＡが“Ｌ”から“Ｈ”へ遷移する場合を示す図である。ＩＮＶ１の出力は“Ｈ”から“Ｌ”で、電圧振幅は５ｖ（ＡＣ成分が５ｖ）である。この振幅がコンデンサＣ１を通しＴ５のゲート電圧を下降させる。Ｔ５のゲート電圧がどの程度下降するかは、Ｔ７のＯＮ抵抗とＣ１のインピーダンス（＝１／ωＣ）の抵抗比によって決まる。Ｔ７のＯＮ抵抗をＣ１のインピーダンスより十分大きく設定しておけば、Ｔ５のゲート電圧はほぼ５ｖ下降して５ｖ＝“Ｌ”（ＤＣ１０ｖ−ＡＣ５ｖ＝５ｖ）となり、Ｔ５は“ＯＦＦ”となる。
【００７８】
一方、ＩＮＶ２の出力は“Ｌ”から“Ｈ”に５ｖ（ＡＣ成分５ｖ）振幅する。この振幅がコンデンサＣ２を通しＴ６のゲート電圧を上昇させる。これによりＴ６が“ＯＮ”してＴ８のゲート電圧を下げると、Ｔ８が“ＯＮ”してＴ６のゲート電圧をさらに持ち上げる。すなわち、正帰還がかかっている。これによりＴ６とＴ８は完全に“ＯＮ”し、Ｔ６のゲート電圧を１０ｖ＝“Ｈ”に固定する。ここでＴ６の駆動能力を大きくしておくと、Ｔ１，Ｔ３＿ＩＮＶとＴ２，Ｔ４＿ＩＮＶでできたラッチ回路を反転させることができる。ラッチ回路が反転しＴ１，Ｔ３＿ＩＮＶの出力が“Ｈ”＝１０ｖになると、Ｔ７は“ＯＦＦ”しＴ５のゲート電圧を“Ｌ”レベルのまま状態保持する。
【００７９】
ラッチ回路の出力をＩＮＶ３、ＩＮＶ４で一度波形整形し、同様にＣ３、Ｃ４を通してＴ９，Ｔ１１＿ＩＮＶとＴ１０，Ｔ１２＿ＩＮＶで作られたラッチ回路を反転していく。
【００８０】
コンデンサでＤＣ電圧をカットしＡＣ成分だけでラッチ回路を反転させているため、０〜５ｖの信号から任意の電圧値のレベルシフト信号を作り出すことができる。Ｃ１、Ｃ２、５−１０ｖのラッチ回路をなくし、ＩＮＶ１でＣ３を駆動し、ＩＮＶ２でＣ４を駆動すれば、０−５ｖの信号より１０−１５ｖの信号を直接作ることも可能である。
【００８１】
ＬＶロジックの遷移時間は非常に短く、高周波である。よって、コンデンサＣのインピーダンス（＝１／ωＣ）はコンデンサを小さくしてもかなり低インピーダンスにできる。そのため、図１２と図１３に示されるレベルシフト回路は、ＨＶ＿Ｔｒを使ったレベルシフト回路に比べ小さくできる。
【００８２】
なお、６ビットの場合に従来のもの（図１７参照）と本願発明に係る実施例（図３参照）を比較すると、面積が約１／６になると見積られている。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施の形態にかかる高耐圧デジタル／アナログ変換器ＨＶ＿ＤＡＣの概略ブロック図である。
【図２】図１のＨＶ＿ＤＡＣの具体例の一つを示した図である。
【図３】図２に示す具体例をトランジスタを用いて実現したものを示す図である。
【図４】図１の素子群１１〜１５が多段構成の場合に、素子群内の素子（特に、最終段（出力に最も近い段）を構成する素子）と印加される電圧との関係を示す図である。
【図５】ＨＶ＿ＤＡＣを素子群１１〜１３と出力素子群１５を備えるものとしてもよいことを示す図である。
【図６】図１のＨＶ＿ＤＡＣの具体例の他の一つであって、各選択電位毎にスイッチトランジスタをビット数分並べたものを示す図である。
【図７】図１のＨＶ＿ＤＡＣの具体例の他の一つであって、スイッチトランジスタのゲート信号でデコードを行い、スイッチトランジスタの直列段数を減らすものを示す図である。
【図８】図１のＨＶ＿ＤＡＣの具体例の他の一つであって、スイッチトランジスタのゲート信号をデコードする方式であるが、ＮＡＮＤやＮＯＲを用いずラッチ回路で行うものを示す図である。
【図９】ＨＶ＿Ｔｒを用いて構成されるレベルシフト回路における、初期状態としてＤＡＴＡ＝“Ｌ”とした場合の電位状態図である。
【図１０】図９に示される回路と同じレベルシフト回路における、ＤＡＴＡが“Ｈ”になった場合の電位状態図である。
【図１１】ＨＶ＿Ｔｒを用いて構成されるレベルシフト回路における、バックバイアスがかからないようにしたものを示す図である。
【図１２】ＬＶ＿Ｔｒを用いて構成されるレベルシフト回路における、ＤＡＴＡ＝“Ｌ”とした場合の電位状態図である。
【図１３】図１２に示される回路と同じレベルシフト回路における、ＤＡＴＡが“Ｌ”から“Ｈ”へ遷移する場合を示す図である。
【図１４】入力データが３ビットのデジタル値である場合のトーナメント方式によるデコーダ回路１０１を示す図である。
【図１５】図１４において、スイッチをトランジスタに置き換えたものの動作を示す図である。
【図１６】スイッチトランジスタのゲート信号でデコードを行う、３ビットの場合の回路図である。
【図１７】図１６と同様にスイッチトランジスタのゲート信号でデコードを行うものであって、６ビットの場合の回路図である。
【符号の説明】
【００８４】
１・・・・デコーダ回路
１１・・・素子群
１３・・・素子群
１５・・・出力素子群
１７・・・レベルシフト部
【特許請求の範囲】
【請求項１】
第１電位と前記第１電位よりも高電位な第２電位の間に生じる電圧が分圧され、入力信号に基づいて分圧により生じた複数の電位のいずれかを出力可能な半導体装置であって、
前記分圧により生じた複数の電位は電位レベル順に複数にグループ化されており、
それぞれが前記各グループに対応して設けられ、入力信号に基づいて対応するグループ内の電位のいずれかを出力可能な複数の素子群と、
入力信号に基づいて前記複数の素子群が出力可能な電位のいずれかを出力可能な出力素子群と、
入力信号の電位をレベルシフト可能なレベルシフト手段と、を備え、
前記出力素子群は、前記第１電位と前記第２電位の間の電圧が印加されて動作し、
前記複数の素子群はそれぞれ対応するグループの電位間の電圧が印加されて動作し、
前記レベルシフト手段は入力信号の電位を前記出力素子群と前記複数の素子群のそれぞれが動作するために必要な電位にレベルシフトして印加する、半導体装置。
【請求項２】
第１電位と前記第１電位よりも高電位な第２電位の間に生じる電圧が分圧され、入力信号に基づいて分圧により生じた複数の電位のいずれかを出力可能な半導体装置であって、
前記分圧により生じた複数の電位は電位レベル順に複数にグループ化されており、
それぞれが前記各グループに対応して設けられ、入力信号に基づいて対応するグループ内の電位のいずれかを出力可能な複数の素子群と、
入力信号に基づいて前記複数の素子群が出力可能な電位のいずれかを出力可能な出力素子群と、を備え、
前記出力素子群は、前記第１電位と前記第２電位の間の電圧が印加されて動作し、
前記複数の素子群はそれぞれ対応するグループの電位間の電圧が印加されて動作する、半導体装置。
【請求項３】
入力信号の電位をレベルシフトするレベルシフト回路において、
入力信号が入力されるキャパシタ手段と、
前記キャパシタ手段に接続するラッチ回路と、を備え、
前記ラッチ回路は、第１電位の入力信号が前記キャパシタ手段に入力されたことに応答して第３電位の出力信号を生成して出力し、前記第１電位よりも高電位である第２電位の入力信号が前記キャパシタ手段に入力されたことに応答して第４電位の出力信号を直接生成して出力する、レベルシフト回路。
【請求項１】
第１電位と前記第１電位よりも高電位な第２電位の間に生じる電圧が分圧され、入力信号に基づいて分圧により生じた複数の電位のいずれかを出力可能な半導体装置であって、
前記分圧により生じた複数の電位は電位レベル順に複数にグループ化されており、
それぞれが前記各グループに対応して設けられ、入力信号に基づいて対応するグループ内の電位のいずれかを出力可能な複数の素子群と、
入力信号に基づいて前記複数の素子群が出力可能な電位のいずれかを出力可能な出力素子群と、
入力信号の電位をレベルシフト可能なレベルシフト手段と、を備え、
前記出力素子群は、前記第１電位と前記第２電位の間の電圧が印加されて動作し、
前記複数の素子群はそれぞれ対応するグループの電位間の電圧が印加されて動作し、
前記レベルシフト手段は入力信号の電位を前記出力素子群と前記複数の素子群のそれぞれが動作するために必要な電位にレベルシフトして印加する、半導体装置。
【請求項２】
第１電位と前記第１電位よりも高電位な第２電位の間に生じる電圧が分圧され、入力信号に基づいて分圧により生じた複数の電位のいずれかを出力可能な半導体装置であって、
前記分圧により生じた複数の電位は電位レベル順に複数にグループ化されており、
それぞれが前記各グループに対応して設けられ、入力信号に基づいて対応するグループ内の電位のいずれかを出力可能な複数の素子群と、
入力信号に基づいて前記複数の素子群が出力可能な電位のいずれかを出力可能な出力素子群と、を備え、
前記出力素子群は、前記第１電位と前記第２電位の間の電圧が印加されて動作し、
前記複数の素子群はそれぞれ対応するグループの電位間の電圧が印加されて動作する、半導体装置。
【請求項３】
入力信号の電位をレベルシフトするレベルシフト回路において、
入力信号が入力されるキャパシタ手段と、
前記キャパシタ手段に接続するラッチ回路と、を備え、
前記ラッチ回路は、第１電位の入力信号が前記キャパシタ手段に入力されたことに応答して第３電位の出力信号を生成して出力し、前記第１電位よりも高電位である第２電位の入力信号が前記キャパシタ手段に入力されたことに応答して第４電位の出力信号を直接生成して出力する、レベルシフト回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００６−１８６６９４（Ｐ２００６−１８６６９４Ａ）
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願番号】特願２００４−３７８３７５（Ｐ２００４−３７８３７５）
【出願日】平成１６年１２月２８日（２００４．１２．２８）
【出願人】（５００４６４１３７）
【Ｆターム（参考）】
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願日】平成１６年１２月２８日（２００４．１２．２８）
【出願人】（５００４６４１３７）
【Ｆターム（参考）】
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