容量結合による高電圧レベルのシフト
【課題】簡単な回路構成で、高電圧のレベルシフトを行う。
【解決手段】アース電圧（アース１）を基準とする入力回路（１０）と、コンデンサ（Ｃ１またはＣ２）を介して入力回路に結合された別のアース電圧（アース２）を基準とする出力回路（１２）とを備える回路構造である。
【解決手段】アース電圧（アース１）を基準とする入力回路（１０）と、コンデンサ（Ｃ１またはＣ２）を介して入力回路に結合された別のアース電圧（アース２）を基準とする出力回路（１２）とを備える回路構造である。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、「容量結合による高電圧レベルシフト方式」を発明の名称とし、２００４年１０月１９日に出願された米国仮特許出願第60/619,970号の権利に基づくものであり、この米国仮特許出願の内容を、本願で参考例として援用する。
【０００２】
本発明は、高電圧レベルシフト方法、およびその改良に関する。
【背景技術】
【０００３】
（数百ボルトまでの）高電圧信号のレベルシフトは、最新のパワーシステムの重要な部分となっている。高電圧信号レベル信号方式は、制御信号とスイッチングパワー出力との間をアイソレートしなければならない。
【０００４】
従来、このような高電圧レベルシフトは、所有権のある高電圧接合アイソレート技術、ホール効果センサにより、または光アイソレートデバイスにより実現されていた。これらの解決方法のいずれも、伝搬遅延時間が長く、作動速度が遅いという欠点を有している。しかし、新技術として出現しつつあるアプリケーション、およびシステムアーキテクチャは、高速の作動速度、例えばメガヘルツレンジ内の高速度を必要としている。
【０００５】
更に、ホール効果センサまたは光アイソレートデバイスは、かさばり、１つのチップに集積化できない。更に、従来の高電圧接合アイソレート（ＨＶＪＩ）技術は、標準的な低電圧ＣＭＯＳ技術とコンパーチブルではなく、２つの非アース点の間で、信号のレベルシフトを行うときに、余分なプロセスステップ、周辺条件化回路、またはマルチステップレベルシフトを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のハーフブリッジドライブシステムでは、負のＤＣバス電圧がゼロ電圧となるように、ＤＣバスが構成されている。最近のアプリケーションでは、このＤＣバスは、スプリット電源として構成されており、このことは、ＤＣバスの中間点がゼロ電圧となっていることを意味する。
【０００７】
別の最新のアプリケーションでは、ＤＣバスは、フローティングスプリットＤＣ電源として構成されている。これら２つのタイプのＤＣバスコンフィギュレーションに対し、従来のＨＶＪＩは、入力がゼロ電圧であるときのマルチステップ高電圧レベルシフト、基板を負のＤＣバスに保持するための別の高電圧ＤＣ電源、ゼロ電圧を基準とする別の入力電源を必要とする。
【０００８】
本発明の目的は、従来技術の上記した欠点がない高電圧レベルシフト方式を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係わる回路は、第１アースを基準とする入力回路と、別のアースを基準とする出力回路とを備え、入力回路は、少なくとも１つのコンデンサにより、出力回路に容量結合されている。
【００１０】
本発明の好ましい実施例では、入力回路は、相補的な入力信号を提供する。この相補的入力信号の各々は、それぞれのコンデンサの入力プレートに結合され、各コンデンサの出力プレートは、出力回路に結合されている。
【００１１】
各コンデンサの入力プレートと出力プレートとは、コンデンサの誘電体により、互いに絶縁されているので、入力回路と出力回路との間は、オーミックアイソレートされている。しかし、入力プレートと出力プレートとの間の電荷移動に起因し、出力信号を再構成するために、入力回路からの入力信号を使用できる。
【００１２】
入力信号を使って、半導体デバイス、例えばパワーＭＯＳＦＥＴを作動できる。例えば、ドライバー回路のドライブステージに出力信号を供給でき、次に、ドライブステージがパワーＭＯＳＦＥＴ、ＩＧＢＴなどのゲートをドライブする。
【００１３】
本発明に係わる出力回路は、入力信号によって生じた電荷移動に起因するコンデンサの出力プレートにおける電圧変化とノイズ、例えば共通モードのノイズに起因する電圧変化とを区別できる。従って、本発明に係わる出力回路は、ノイズに関連した誤作動に対して耐性がある。
【００１４】
従って、本発明に係わる回路は、容量結合の原理と完全差動信号処理とを統合したものである。好ましいことに、コンデンサの両側における信号は、数百ボルトまで、フローティングアースを基準とすることができる。
【００１５】
更に本発明に係わるレベルシフト方式は、固定ＤＣ電源構造、またはフローティングＤＣ電源構造の双方に対して、単一ステップのレベルシフト方式であり、別の電源を必要としない。
【００１６】
本発明に係わる出力回路は、集積化されたドライバーＩＣと、モノリシックに集積化することが好ましい。かかるデバイスは、標準的なＣＭＯＳ製造方法を使って製造できる。
【００１７】
本発明に係わるモノリシックデバイスは、可能な場合には、５ＭＨｚ程度の作動速度、５０Ｖ／ｎｓまでの共通モードのノイズ耐性、および５０ｎｓ程度に低いＩＣ伝搬遅延時間で、数百ボルトまでの信号レベルシフトを行う。
【００１８】
添付図面を参照して行う本発明の次の説明から、本発明の上記以外の特徴および利点が明らかとなると思う。
【発明を実施するための最良の形態】
【００１９】
図１を参照する。本発明の一実施例に係わる回路装置は、アース１および電源１を基準とする入力回路１０と、アース２および電源２を基準とする出力回路１２とを備えている。入力回路１０は、制御信号を発生できる任意のマイクロコントローラとすることができ、本発明の好ましい実施例では、入力回路１０は、相補的信号、すなわち反対の極性の信号を発生できる。
【００２０】
本発明の１つの特徴によれば、入力回路１０と出力回路１２とは、少なくとも１つのコンデンサにより、互いに容量結合されている。好ましい実施例では、入力回路１０と出力回路１２とを容量結合するのに、２つのコンデンサ１４、１６が使用されている。
【００２１】
より詳細に説明すれば、コンデンサ１４の入力プレート１８と、コンデンサ１６の入力プレート２０とは、入力回路１０に接続されており、一方、コンデンサ１４の出力プレート２２と、コンデンサ１６の出力プレートとは、出力回路１２に電気的に接続されている。
【００２２】
このように、入力回路１０と出力回路１２とは、互いにオーミック絶縁されながら容量結合されている。その結果、入力回路１０と出力回路１２とは、異なるアース電圧を基準とすることができる。
【００２３】
出力回路１２は、好ましくは、信号バイアス部分２６と、エッジトリガーされた信号検出部分２８と、ブランキングフィルタおよび信号再構成部分３０と、バッファ化された出力部分３２とを有している。出力回路１２は、単一のモノリシック半導体ダイ上に設けられた集積回路（ＩＣ）として構成することが好ましい。
【００２４】
信号バイアスブロック２６は、コンデンサ１４の出力プレート２２、およびコンデンサ１６の出力プレート２４に電気的に接続されている。
【００２５】
図２Ａを詳細に参照する。入力プレート１８により、正の入力信号ＩＮＰが受信されると、コンデンサ１４の出力プレート２２の電圧は、正の方向に一時的に上昇する。
【００２６】
正の入力信号ＩＮＰがオフになると、出力プレート２２の電圧は、負の方向に一時的に低下する。同様に、入力プレート２０により、負の入力信号ＩＮＮが受信されると、出力プレート２４の電圧は、負の方向に一時的に変化し、負の入力信号ＩＮＮがターンオフされると、出力プレート２４の電圧は、正の方向に一時的に変化する。このような出力プレート２２、２４における電圧の一時的な変化は、電荷の移動に起因するものである。
【００２７】
図２Ａは、通常スイッチングアース２を基準とするノードＶ＋３４およびＶ−３６に対するバイアス方式を示す。Ｄ１、Ｄ２、Ｄ３およびＤ４は、Ｖ＋ノード３４およびＶ−ノード３６を、電源２およびアース２を有するトラック上の電圧に維持するツェナーダイオードである。
【００２８】
Ｒ１、Ｒ２、Ｒ３およびＲ４は、Ｖ＋ノード３４およびＶ−ノード３６のための適当なＤＣレベルを提供する。Ｒ５、Ｒ６およびＲ７は、基準電圧がＶ＋ノード３４およびＶ−ノード３６上のＤＣ電圧と共にトラッキングされるよう、次の信号処理のためのパワー電圧基準Ｐ＿ＲＥＦおよびＮ＿ＲＥＦを発生するためにＶ＋ノード３４およびＶ−ノード３６に対するＤＣ電圧をバイアスする。Ｐ＿ＲＥＦおよびＮ＿ＲＥＦは、Ｖ＋ノード３４の電圧（Ｖ＋）およびＶ−ノード３６の電圧（Ｖ−）によってトラッキングされる。
【００２９】
出力プレート２２は、Ｖ＋ノード３４に接続されており、一方、出力プレート２４は、Ｖ−ノード３６に電気的に接続されている。出力プレート２２における電圧が変化する結果、Ｖ＋ノード３４における電圧の変化が生じ、一方、出力プレート２４における電圧が変化する結果、Ｖ−ノード３６における電圧が変化する。
【００３０】
次に、図２Ｂを参照する。Ｖ＋ノード３４、およびＶ−ノード３６の電圧変化を検出し、ロジック信号を発生するのに、差動コンパレータ２５を使用できる。これらのロジック信号は、各入力信号ＩＮＰ、ＩＮＮの開始エッジ、終了エッジ、すなわち正の入力信号ＩＮＰの立ち上がりエッジおよび降下エッジ、並びに負の入力信号ＩＮＮの降下エッジおよび立ち上がりエッジを決定するのに使用される。
【００３１】
入力信号に起因する電圧変化に基づくロジック信号の発生の他に、信号バイアスブロックはノイズ、例えば共通モードのノイズに起因する、Ｖ＋ノード３４およびＶ−ノード３６における電圧変化に基づくロジック信号を発生できる。
【００３２】
信号バイアス部分２６によって発生されるロジック信号は、エッジでトリガーされた信号検出部分２８により受信され、検出部分２８は、論理演算を実行することにより、正および負の入力信号に関連するロジック信号とノイズに関連するロジック信号とを区別し、これに応答して、受信された入力信号を再構成するための信号を発生する。
【００３３】
より詳細に述べると、エッジトリガー信号検出部分２８は、負および正の入力信号ＩＮＰ、ＩＮＮの開始に応答して、設定信号を発生し、正および負の入力信号ＩＮＰ、ＩＮＮの終了の検出に応答して、リセット信号を発生する。
【００３４】
ブランキングフィルタおよび信号再構成部分３９は、設定信号を受信し、これに応答して、出力電圧を発生する。この再構成部分がリセット信号を受信すると、出力電圧をターンオフし、よって入力電圧を再構成する。
【００３５】
ブランキングフィルタおよび信号再構成部分３０と共に含まれるブランキングフィルタは、ノイズをフィルタ除去するよう、セット信号およびリセット信号の発生を遅延することに使用されることに留意すべきである。
【００３６】
更に、ブランキングフィルタおよび信号再構成部分３０のうちのブランキングフィルタは、信号成分または信号の不整合に起因する差動モードのノイズ、または異なる寄生パスに起因する共通モードのノイズから生じる差動モードの信号を除去する。
【００３７】
こうして再構成された信号は、バッファ出力部分３２を通して、ドライブステージ、例えばパワー半導体デバイス、例えばパワーＭＯＳＦＥＴを駆動するためのドライブステージに供給される。
【００３８】
図３を参照する。入力信号ＩＮＰ、ＩＮＮの開始および終了は、次のように決定される。Ｖ＋＞Ｐ＿ＲＥＦおよびＶ−＜Ｎ＿ＲＥＦと判断されると、受信された信号は、入力信号ＩＮＮ、ＩＮＰの開始であると結論づけられ、セット信号が発生される。Ｖ＋＜Ｎ＿ＲＥＦおよびＶ−＞Ｐ＿ＲＥＦと判断されると、受信された信号は、入力信号ＩＮＮ、ＩＮＰの終了であると結論づけられ、リセット信号が発生される。
【００３９】
これらの条件が満たされない場合、信号は発生されない。その結果、ノイズに起因する出力プレート２２、２４における電圧変化は認識されない。すなわち、ノイズと真の入力信号とが効果的に区別される。
【００４０】
より詳細には、コンパレータ２７は、Ｖ＋＞Ｐ＿ＲＥＦを判断し、そうである場合には高レベル信号を発生し、コンパレータ２９は、Ｖ−＜Ｎ＿ＲＥＦを判断し、そうである場合には、高レベル信号を発生する。
【００４１】
次にＡＮＤゲート３５は、コンパレータ２７およびコンパレータ２９からの２つの高レベル信号を受信した場合、高レベル信号を発生し、この高レベル信号は、ラッチ回路３９のセットターミナル４１で受信される。ラッチ回路３９は、セット信号に応答し、オンにラッチするので、出力信号を発生する。この出力信号は、ドライブステージに結合できる。
【００４２】
同様に、コンパレータ３１は，Ｖ＋Ｎ＿ＲＥＦかどうかを判断し、そうである場合、高レベル信号を発生し、コンパレータ３３は、Ｖ−＜Ｎ＿ＲＥＦかどうかを判断し、そうである場合、高レベル信号を発生する。
【００４３】
ゲート３７は、コンパレータ３１、３３からの２つの高レベル信号を受信すると、高レベル信号を発生する。この高レベル信号は，ラッチ回路３９のリセットターミナル４３で受信される。ラッチ回路３９は，リセットターミナル４３で高レベル信号を受信すると、出力信号をターンオフする。
【００４４】
図４を参照する。入力回路１０が正の入力信号ＩＮＰを発生すると、コンデンサ１４の入力プレート１８上の電圧は正となり、この信号は、正の入力信号ＩＮＰの開始を表示する。同様に、入力回路１０が負の入力信号ＩＮＮを発生すると、コンデンサ１６の入力プレート２０上の電圧は負となり、このことは、負の入力信号ＩＮＮの開始を表示する。
【００４５】
入力プレート１８、２０の電圧が変化する結果、対応する出力プレート２２、２４の電圧も、一時的に変化する。特に出力プレート２２の電圧３８が正となる一方、出力プレート２４の電圧は負となる。
【００４６】
他方、正の入力信号ＩＮＯＰの終了時に、入力プレート１８の電圧は、負に向かってシフトし、負の入力信号ＩＮＮの終了時には、入力プレート２０の電圧は、正の方向に向かってシフトする。従って、出力プレート２２の電圧４２は、負に向かってシフトし、出力プレート２４の電圧４４は、正に向かってシフトする。
【００４７】
入力プレート１８、２０に、ノイズまたは共通モードのノイズがあるとき、電圧が負に向かってシフトする結果、出力プレート２２、２４における電圧４６はシフトし、入力プレート１８、２０の電圧が正に向かってシフトする結果、出力プレート２２、２４の電圧４８は正に向かってシフトする。
【００４８】
本発明によれば、論理演算は、出力プレート２２、２４における電圧変化が入力信号ＩＮＰ、ＩＮＮに関係するか、またはノイズに関係するかを判断できる。より詳細には、Ｖ＋＞Ｐ＿ＲＥＦ、Ｖ−＜Ｎ＿ＲＥＦ、Ｖ＋＜Ｐ＿ＲＥＦ、またはＶ−＞Ｎ＿ＲＥＦと判断された場合、コンパレータ２５は、信号５０を発生する。
【００４９】
Ｖ＋＜Ｎ＿ＲＥＦまたはＶ＋＞Ｐ＿ＲＥＦと判断された場合、コンパレータ２５によって信号は発生されない。Ｖ＋＞Ｐ＿ＲＥＦおよびＶ−＜Ｎ＿ＲＥＦと判断されると、エッジトリガー信号検出部分２８によってセット信号５２が発生される。セット信号５２は、入力信号ＩＮＰ、ＩＮＮの開始を表示し、この信号の結果、ラッチ回路３９から出力信号５４がスタートする。
【００５０】
Ｖ＋＜Ｎ＿ＲＥＦおよびＶ−＞Ｐ＿ＲＥＦと判断されると、リセット信号５６が発生される。このリセット信号５６は終了を表示し、出力信号５４をターンオフさせる。その結果、出力信号５４が発生される。ブランキングフィルタ、および信号再構成部分３０のブランキングフィルタにより、出力信号５４の発生は、若干時間シフトさせられる。
【００５１】
上記条件が満たされないと、セット信号５２のリセット信号５６も発生されない。従って、ノイズおよび共通モードのノイズが効果的にブロックされる。より詳細には、Ｖ＋＜Ｎ＿ＲＥＦおよびＶ−＜Ｎ＿ＲＥＦのとき、リセット信号５２は発生されない。同様に、Ｖ＋＜Ｐ＿ＲＥＦおよびＶ−＜Ｐ＿ＲＥＦのとき、リセット信号５６は発生されない。従って、出力信号５４は発生されない。
【００５２】
パワー半導体デバイス、例えばパワーＭＯＳＦＥＴを作動させるのに、出力回路１２が発生した出力を使用できる。
【００５３】
図５を参照する。一実施例において、１つ以上のパワーＭＯＳＦＥＴをドライブするように構成されたドライバーＩＣ５８のドライブステージにより、リセット信号５２およびリセット信号５６を受信できる。
【００５４】
例えばハーフブリッジ構造において、高電圧側パワーＭＯＳＦＥＴ６０、および低電圧側パワーＭＯＳＦＥＴ６２をドライブするようになっているドライバーＩＣ５８は、本発明に従い、出力回路１２を含むように構成できる。従って、本発明に係わる出力回路１２は、ドライバー回路と組み合わせ、１つのモノリシック半導体ダイ上の集積回路として構成できる。
【００５５】
本発明に従い、出力回路１２を含むように変形できる適当なドライバーＩＣ５８は、ＩＲ２１１２である。このＩＣは、本発明の出願人によって販売されている高電圧側および低電圧側ドライバーであり、その動作は、本願で参考例として援用する米国特許第5,514,981号に記載されている。
【００５６】
図６に示す値は、単なる例であり、当業者であれば、示されている値は本発明の要旨から逸脱することなく、所望に応じて変更できるとことは理解しうると思う。
【００５７】
図６を参照する。本発明の第２実施例に係わる出力回路１２では、コンパレータ６４により、Ｐ＿ＲＥＦが受信され、コンパレータ６６により、Ｎ＿ＲＥＦが受信される。バッファ６８は、Ｖ＋ノード３４に接続されており、バッファ７０は、Ｖ−ノード３６に接続されており、各バッファ６８、７０は、図示するようにオペアンプ７２に接続されている。
【００５８】
図６に示す抵抗器の値は、単なる例にすぎず、本発明の要旨から逸脱することなく、所望するように変えることができることに留意すべきである。オペアンプ７２の出力は、図示のように、コンパレータ６４、６６に接続されており、よって入力信号ＩＮＰ、ＩＮＮの開始および終了を識別するように、出力プレート２２、２４の電圧変化とＰ＿ＲＥＦおよびＮ＿ＲＥＦとを比較できる。
【００５９】
より詳細に説明すれば、Ｖ＋＞Ｐ＿ＲＥＦおよびＶ−＜Ｎ＿ＲＥＦと判断された場合、ラッチ回路３９（このラッチ回路は、１対のクロス結合されたＮＡＮＤゲート７４によって形成できる）にリセット信号が送られ、従って出力信号５４が発生される。Ｖ＋＜Ｎ＿ＲＥＦおよびＶ−＞Ｐ＿ＲＥＦと判断された場合、ラッチ回路３９にリセット信号が送られ、ラッチ信号は入力信号ＩＮＰ、ＩＮＮの終了を表示すると共に、出力信号５４をターンオフする。
【００６０】
こうして発生された出力信号は、ドライバーＩＣ５８のドライバーステージによって受信され、次にドライバーＩＣは、パワー半導体デバイスにゲートドライブ信号を提供する。
【００６１】
次に図６、図７Ａ〜図７Ｅを参照する。ポイントＡ（図７Ａ）において、入力プレート２２および入力プレート２０において、入力信号ＩＮＰおよびＩＮＮはそれぞれ受信されると、出力プレート２２上の電圧３８および出力プレート２４上の電圧は低下する。また、入力信号ＩＮＰおよび入力信号ＩＮＮの終了時に、それぞれ出力プレート２２の電圧および出力プレート２４の電圧は上昇する。
【００６２】
ポイントＢ（図７Ｂ）において、図示のようなバッファ６８の出力６８’およびバッファ７０の出力７０’は、出力プレートの電圧変化と対照的となっている。
【００６３】
ポイントＣ（図７Ｃ）において、バッファ６８、７０の出力は、オペアンプ７２により受信され、次に、オペアンプは、入力信号ＩＮＰ、ＩＮＮの開始および終了をそれぞれ示すＶ＋信号およびＶ−信号を発生する。次に、ポイントＤ（図７Ｄ）において、コンパレータ６４、６６による論理演算により、セット信号５２およびリセット信号５６が発生させられる。その後、ラッチ回路３９は、図７Ｅに示されるような出力信号５４を発生する。
【００６４】
次に、図８Ａおよび図８Ｂを参照する。ノイズに起因する信号が生じる結果、出力プレート２２、２４において、同一方向の電圧変化が生じる（図８Ａ）。かかる信号の組み合わせに応答し、オペアンプ７２は、信号を発生しないので、出力回路１２による出力信号の最終的な発生を効果的にブロックする。
【００６５】
図６は、高電圧側ドライバーステージと組み合わせて使用できる出力回路１２しか示していない。しかしながら、本発明は、高電圧側ドライバーステージだけに限定されるものではなく、同じように、低電圧側ドライバーとも組み合わせることができる。
【００６６】
以上、本発明の特定の実施例と関連して、本発明について説明したが、当業者には、その他の多くの変形例および変更例、並びに他の使用も明らかであると思う。従って、本発明は、本明細書の特定の開示だけに限定されるものでなく、特許請求の範囲のみに限定されるものである。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施例に係わるレベルシフト方式のトップレベルのブロック図を示す。
【図２Ａ】本発明の好ましい実施例に係わる信号バイアス回路を示す。
【図２Ｂ】本発明の好ましい実施例に係わる回路のエッジトリガーロジック部分と信号バイアス回路との協働関係を示す。
【図３】好ましい実施例に係わる回路におけるエッジトリガー信号を再構成するための回路を示す。
【図４】本発明に係わる信号再構成およびノイズブロック方式を示す。
【図５】本発明に係わる回路の好ましいアプリケーションを略図で示す。
【図６】本発明の別の実施例を示す。
【図７Ａ】第２実施例に係わる回路内で実施される信号再構成方式を示す。
【図７Ｂ】第２実施例に係わる回路内で実施される信号再構成方式を示す。
【図７Ｃ】第２実施例に係わる回路内で実施される信号再構成方式を示す。
【図７Ｄ】第２実施例に係わる回路内で実施される信号再構成方式を示す。
【図７Ｅ】第２実施例に係わる回路内で実施される信号再構成方式を示す。
【図８Ａ】第２実施例に係わる回路内で実施されるノイズブロック方式を示す。
【図８Ｂ】第２実施例に係わる回路内で実施されるノイズブロック方式を示す。
【符号の説明】
【００６８】
１０ 入力回路
１２ 出力回路
１４、１６ コンデンサ
１８、２０ 入力プレート
２２、２４ 出力プレート
２６ 信号バイアス部分
２８ エッジトリガー信号検出部分
３０ 信号再構成部分
３２ バッファ出力部分
３４、３６ ノード
【技術分野】
【０００１】
本願は、「容量結合による高電圧レベルシフト方式」を発明の名称とし、２００４年１０月１９日に出願された米国仮特許出願第60/619,970号の権利に基づくものであり、この米国仮特許出願の内容を、本願で参考例として援用する。
【０００２】
本発明は、高電圧レベルシフト方法、およびその改良に関する。
【背景技術】
【０００３】
（数百ボルトまでの）高電圧信号のレベルシフトは、最新のパワーシステムの重要な部分となっている。高電圧信号レベル信号方式は、制御信号とスイッチングパワー出力との間をアイソレートしなければならない。
【０００４】
従来、このような高電圧レベルシフトは、所有権のある高電圧接合アイソレート技術、ホール効果センサにより、または光アイソレートデバイスにより実現されていた。これらの解決方法のいずれも、伝搬遅延時間が長く、作動速度が遅いという欠点を有している。しかし、新技術として出現しつつあるアプリケーション、およびシステムアーキテクチャは、高速の作動速度、例えばメガヘルツレンジ内の高速度を必要としている。
【０００５】
更に、ホール効果センサまたは光アイソレートデバイスは、かさばり、１つのチップに集積化できない。更に、従来の高電圧接合アイソレート（ＨＶＪＩ）技術は、標準的な低電圧ＣＭＯＳ技術とコンパーチブルではなく、２つの非アース点の間で、信号のレベルシフトを行うときに、余分なプロセスステップ、周辺条件化回路、またはマルチステップレベルシフトを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のハーフブリッジドライブシステムでは、負のＤＣバス電圧がゼロ電圧となるように、ＤＣバスが構成されている。最近のアプリケーションでは、このＤＣバスは、スプリット電源として構成されており、このことは、ＤＣバスの中間点がゼロ電圧となっていることを意味する。
【０００７】
別の最新のアプリケーションでは、ＤＣバスは、フローティングスプリットＤＣ電源として構成されている。これら２つのタイプのＤＣバスコンフィギュレーションに対し、従来のＨＶＪＩは、入力がゼロ電圧であるときのマルチステップ高電圧レベルシフト、基板を負のＤＣバスに保持するための別の高電圧ＤＣ電源、ゼロ電圧を基準とする別の入力電源を必要とする。
【０００８】
本発明の目的は、従来技術の上記した欠点がない高電圧レベルシフト方式を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係わる回路は、第１アースを基準とする入力回路と、別のアースを基準とする出力回路とを備え、入力回路は、少なくとも１つのコンデンサにより、出力回路に容量結合されている。
【００１０】
本発明の好ましい実施例では、入力回路は、相補的な入力信号を提供する。この相補的入力信号の各々は、それぞれのコンデンサの入力プレートに結合され、各コンデンサの出力プレートは、出力回路に結合されている。
【００１１】
各コンデンサの入力プレートと出力プレートとは、コンデンサの誘電体により、互いに絶縁されているので、入力回路と出力回路との間は、オーミックアイソレートされている。しかし、入力プレートと出力プレートとの間の電荷移動に起因し、出力信号を再構成するために、入力回路からの入力信号を使用できる。
【００１２】
入力信号を使って、半導体デバイス、例えばパワーＭＯＳＦＥＴを作動できる。例えば、ドライバー回路のドライブステージに出力信号を供給でき、次に、ドライブステージがパワーＭＯＳＦＥＴ、ＩＧＢＴなどのゲートをドライブする。
【００１３】
本発明に係わる出力回路は、入力信号によって生じた電荷移動に起因するコンデンサの出力プレートにおける電圧変化とノイズ、例えば共通モードのノイズに起因する電圧変化とを区別できる。従って、本発明に係わる出力回路は、ノイズに関連した誤作動に対して耐性がある。
【００１４】
従って、本発明に係わる回路は、容量結合の原理と完全差動信号処理とを統合したものである。好ましいことに、コンデンサの両側における信号は、数百ボルトまで、フローティングアースを基準とすることができる。
【００１５】
更に本発明に係わるレベルシフト方式は、固定ＤＣ電源構造、またはフローティングＤＣ電源構造の双方に対して、単一ステップのレベルシフト方式であり、別の電源を必要としない。
【００１６】
本発明に係わる出力回路は、集積化されたドライバーＩＣと、モノリシックに集積化することが好ましい。かかるデバイスは、標準的なＣＭＯＳ製造方法を使って製造できる。
【００１７】
本発明に係わるモノリシックデバイスは、可能な場合には、５ＭＨｚ程度の作動速度、５０Ｖ／ｎｓまでの共通モードのノイズ耐性、および５０ｎｓ程度に低いＩＣ伝搬遅延時間で、数百ボルトまでの信号レベルシフトを行う。
【００１８】
添付図面を参照して行う本発明の次の説明から、本発明の上記以外の特徴および利点が明らかとなると思う。
【発明を実施するための最良の形態】
【００１９】
図１を参照する。本発明の一実施例に係わる回路装置は、アース１および電源１を基準とする入力回路１０と、アース２および電源２を基準とする出力回路１２とを備えている。入力回路１０は、制御信号を発生できる任意のマイクロコントローラとすることができ、本発明の好ましい実施例では、入力回路１０は、相補的信号、すなわち反対の極性の信号を発生できる。
【００２０】
本発明の１つの特徴によれば、入力回路１０と出力回路１２とは、少なくとも１つのコンデンサにより、互いに容量結合されている。好ましい実施例では、入力回路１０と出力回路１２とを容量結合するのに、２つのコンデンサ１４、１６が使用されている。
【００２１】
より詳細に説明すれば、コンデンサ１４の入力プレート１８と、コンデンサ１６の入力プレート２０とは、入力回路１０に接続されており、一方、コンデンサ１４の出力プレート２２と、コンデンサ１６の出力プレートとは、出力回路１２に電気的に接続されている。
【００２２】
このように、入力回路１０と出力回路１２とは、互いにオーミック絶縁されながら容量結合されている。その結果、入力回路１０と出力回路１２とは、異なるアース電圧を基準とすることができる。
【００２３】
出力回路１２は、好ましくは、信号バイアス部分２６と、エッジトリガーされた信号検出部分２８と、ブランキングフィルタおよび信号再構成部分３０と、バッファ化された出力部分３２とを有している。出力回路１２は、単一のモノリシック半導体ダイ上に設けられた集積回路（ＩＣ）として構成することが好ましい。
【００２４】
信号バイアスブロック２６は、コンデンサ１４の出力プレート２２、およびコンデンサ１６の出力プレート２４に電気的に接続されている。
【００２５】
図２Ａを詳細に参照する。入力プレート１８により、正の入力信号ＩＮＰが受信されると、コンデンサ１４の出力プレート２２の電圧は、正の方向に一時的に上昇する。
【００２６】
正の入力信号ＩＮＰがオフになると、出力プレート２２の電圧は、負の方向に一時的に低下する。同様に、入力プレート２０により、負の入力信号ＩＮＮが受信されると、出力プレート２４の電圧は、負の方向に一時的に変化し、負の入力信号ＩＮＮがターンオフされると、出力プレート２４の電圧は、正の方向に一時的に変化する。このような出力プレート２２、２４における電圧の一時的な変化は、電荷の移動に起因するものである。
【００２７】
図２Ａは、通常スイッチングアース２を基準とするノードＶ＋３４およびＶ−３６に対するバイアス方式を示す。Ｄ１、Ｄ２、Ｄ３およびＤ４は、Ｖ＋ノード３４およびＶ−ノード３６を、電源２およびアース２を有するトラック上の電圧に維持するツェナーダイオードである。
【００２８】
Ｒ１、Ｒ２、Ｒ３およびＲ４は、Ｖ＋ノード３４およびＶ−ノード３６のための適当なＤＣレベルを提供する。Ｒ５、Ｒ６およびＲ７は、基準電圧がＶ＋ノード３４およびＶ−ノード３６上のＤＣ電圧と共にトラッキングされるよう、次の信号処理のためのパワー電圧基準Ｐ＿ＲＥＦおよびＮ＿ＲＥＦを発生するためにＶ＋ノード３４およびＶ−ノード３６に対するＤＣ電圧をバイアスする。Ｐ＿ＲＥＦおよびＮ＿ＲＥＦは、Ｖ＋ノード３４の電圧（Ｖ＋）およびＶ−ノード３６の電圧（Ｖ−）によってトラッキングされる。
【００２９】
出力プレート２２は、Ｖ＋ノード３４に接続されており、一方、出力プレート２４は、Ｖ−ノード３６に電気的に接続されている。出力プレート２２における電圧が変化する結果、Ｖ＋ノード３４における電圧の変化が生じ、一方、出力プレート２４における電圧が変化する結果、Ｖ−ノード３６における電圧が変化する。
【００３０】
次に、図２Ｂを参照する。Ｖ＋ノード３４、およびＶ−ノード３６の電圧変化を検出し、ロジック信号を発生するのに、差動コンパレータ２５を使用できる。これらのロジック信号は、各入力信号ＩＮＰ、ＩＮＮの開始エッジ、終了エッジ、すなわち正の入力信号ＩＮＰの立ち上がりエッジおよび降下エッジ、並びに負の入力信号ＩＮＮの降下エッジおよび立ち上がりエッジを決定するのに使用される。
【００３１】
入力信号に起因する電圧変化に基づくロジック信号の発生の他に、信号バイアスブロックはノイズ、例えば共通モードのノイズに起因する、Ｖ＋ノード３４およびＶ−ノード３６における電圧変化に基づくロジック信号を発生できる。
【００３２】
信号バイアス部分２６によって発生されるロジック信号は、エッジでトリガーされた信号検出部分２８により受信され、検出部分２８は、論理演算を実行することにより、正および負の入力信号に関連するロジック信号とノイズに関連するロジック信号とを区別し、これに応答して、受信された入力信号を再構成するための信号を発生する。
【００３３】
より詳細に述べると、エッジトリガー信号検出部分２８は、負および正の入力信号ＩＮＰ、ＩＮＮの開始に応答して、設定信号を発生し、正および負の入力信号ＩＮＰ、ＩＮＮの終了の検出に応答して、リセット信号を発生する。
【００３４】
ブランキングフィルタおよび信号再構成部分３９は、設定信号を受信し、これに応答して、出力電圧を発生する。この再構成部分がリセット信号を受信すると、出力電圧をターンオフし、よって入力電圧を再構成する。
【００３５】
ブランキングフィルタおよび信号再構成部分３０と共に含まれるブランキングフィルタは、ノイズをフィルタ除去するよう、セット信号およびリセット信号の発生を遅延することに使用されることに留意すべきである。
【００３６】
更に、ブランキングフィルタおよび信号再構成部分３０のうちのブランキングフィルタは、信号成分または信号の不整合に起因する差動モードのノイズ、または異なる寄生パスに起因する共通モードのノイズから生じる差動モードの信号を除去する。
【００３７】
こうして再構成された信号は、バッファ出力部分３２を通して、ドライブステージ、例えばパワー半導体デバイス、例えばパワーＭＯＳＦＥＴを駆動するためのドライブステージに供給される。
【００３８】
図３を参照する。入力信号ＩＮＰ、ＩＮＮの開始および終了は、次のように決定される。Ｖ＋＞Ｐ＿ＲＥＦおよびＶ−＜Ｎ＿ＲＥＦと判断されると、受信された信号は、入力信号ＩＮＮ、ＩＮＰの開始であると結論づけられ、セット信号が発生される。Ｖ＋＜Ｎ＿ＲＥＦおよびＶ−＞Ｐ＿ＲＥＦと判断されると、受信された信号は、入力信号ＩＮＮ、ＩＮＰの終了であると結論づけられ、リセット信号が発生される。
【００３９】
これらの条件が満たされない場合、信号は発生されない。その結果、ノイズに起因する出力プレート２２、２４における電圧変化は認識されない。すなわち、ノイズと真の入力信号とが効果的に区別される。
【００４０】
より詳細には、コンパレータ２７は、Ｖ＋＞Ｐ＿ＲＥＦを判断し、そうである場合には高レベル信号を発生し、コンパレータ２９は、Ｖ−＜Ｎ＿ＲＥＦを判断し、そうである場合には、高レベル信号を発生する。
【００４１】
次にＡＮＤゲート３５は、コンパレータ２７およびコンパレータ２９からの２つの高レベル信号を受信した場合、高レベル信号を発生し、この高レベル信号は、ラッチ回路３９のセットターミナル４１で受信される。ラッチ回路３９は、セット信号に応答し、オンにラッチするので、出力信号を発生する。この出力信号は、ドライブステージに結合できる。
【００４２】
同様に、コンパレータ３１は，Ｖ＋Ｎ＿ＲＥＦかどうかを判断し、そうである場合、高レベル信号を発生し、コンパレータ３３は、Ｖ−＜Ｎ＿ＲＥＦかどうかを判断し、そうである場合、高レベル信号を発生する。
【００４３】
ゲート３７は、コンパレータ３１、３３からの２つの高レベル信号を受信すると、高レベル信号を発生する。この高レベル信号は，ラッチ回路３９のリセットターミナル４３で受信される。ラッチ回路３９は，リセットターミナル４３で高レベル信号を受信すると、出力信号をターンオフする。
【００４４】
図４を参照する。入力回路１０が正の入力信号ＩＮＰを発生すると、コンデンサ１４の入力プレート１８上の電圧は正となり、この信号は、正の入力信号ＩＮＰの開始を表示する。同様に、入力回路１０が負の入力信号ＩＮＮを発生すると、コンデンサ１６の入力プレート２０上の電圧は負となり、このことは、負の入力信号ＩＮＮの開始を表示する。
【００４５】
入力プレート１８、２０の電圧が変化する結果、対応する出力プレート２２、２４の電圧も、一時的に変化する。特に出力プレート２２の電圧３８が正となる一方、出力プレート２４の電圧は負となる。
【００４６】
他方、正の入力信号ＩＮＯＰの終了時に、入力プレート１８の電圧は、負に向かってシフトし、負の入力信号ＩＮＮの終了時には、入力プレート２０の電圧は、正の方向に向かってシフトする。従って、出力プレート２２の電圧４２は、負に向かってシフトし、出力プレート２４の電圧４４は、正に向かってシフトする。
【００４７】
入力プレート１８、２０に、ノイズまたは共通モードのノイズがあるとき、電圧が負に向かってシフトする結果、出力プレート２２、２４における電圧４６はシフトし、入力プレート１８、２０の電圧が正に向かってシフトする結果、出力プレート２２、２４の電圧４８は正に向かってシフトする。
【００４８】
本発明によれば、論理演算は、出力プレート２２、２４における電圧変化が入力信号ＩＮＰ、ＩＮＮに関係するか、またはノイズに関係するかを判断できる。より詳細には、Ｖ＋＞Ｐ＿ＲＥＦ、Ｖ−＜Ｎ＿ＲＥＦ、Ｖ＋＜Ｐ＿ＲＥＦ、またはＶ−＞Ｎ＿ＲＥＦと判断された場合、コンパレータ２５は、信号５０を発生する。
【００４９】
Ｖ＋＜Ｎ＿ＲＥＦまたはＶ＋＞Ｐ＿ＲＥＦと判断された場合、コンパレータ２５によって信号は発生されない。Ｖ＋＞Ｐ＿ＲＥＦおよびＶ−＜Ｎ＿ＲＥＦと判断されると、エッジトリガー信号検出部分２８によってセット信号５２が発生される。セット信号５２は、入力信号ＩＮＰ、ＩＮＮの開始を表示し、この信号の結果、ラッチ回路３９から出力信号５４がスタートする。
【００５０】
Ｖ＋＜Ｎ＿ＲＥＦおよびＶ−＞Ｐ＿ＲＥＦと判断されると、リセット信号５６が発生される。このリセット信号５６は終了を表示し、出力信号５４をターンオフさせる。その結果、出力信号５４が発生される。ブランキングフィルタ、および信号再構成部分３０のブランキングフィルタにより、出力信号５４の発生は、若干時間シフトさせられる。
【００５１】
上記条件が満たされないと、セット信号５２のリセット信号５６も発生されない。従って、ノイズおよび共通モードのノイズが効果的にブロックされる。より詳細には、Ｖ＋＜Ｎ＿ＲＥＦおよびＶ−＜Ｎ＿ＲＥＦのとき、リセット信号５２は発生されない。同様に、Ｖ＋＜Ｐ＿ＲＥＦおよびＶ−＜Ｐ＿ＲＥＦのとき、リセット信号５６は発生されない。従って、出力信号５４は発生されない。
【００５２】
パワー半導体デバイス、例えばパワーＭＯＳＦＥＴを作動させるのに、出力回路１２が発生した出力を使用できる。
【００５３】
図５を参照する。一実施例において、１つ以上のパワーＭＯＳＦＥＴをドライブするように構成されたドライバーＩＣ５８のドライブステージにより、リセット信号５２およびリセット信号５６を受信できる。
【００５４】
例えばハーフブリッジ構造において、高電圧側パワーＭＯＳＦＥＴ６０、および低電圧側パワーＭＯＳＦＥＴ６２をドライブするようになっているドライバーＩＣ５８は、本発明に従い、出力回路１２を含むように構成できる。従って、本発明に係わる出力回路１２は、ドライバー回路と組み合わせ、１つのモノリシック半導体ダイ上の集積回路として構成できる。
【００５５】
本発明に従い、出力回路１２を含むように変形できる適当なドライバーＩＣ５８は、ＩＲ２１１２である。このＩＣは、本発明の出願人によって販売されている高電圧側および低電圧側ドライバーであり、その動作は、本願で参考例として援用する米国特許第5,514,981号に記載されている。
【００５６】
図６に示す値は、単なる例であり、当業者であれば、示されている値は本発明の要旨から逸脱することなく、所望に応じて変更できるとことは理解しうると思う。
【００５７】
図６を参照する。本発明の第２実施例に係わる出力回路１２では、コンパレータ６４により、Ｐ＿ＲＥＦが受信され、コンパレータ６６により、Ｎ＿ＲＥＦが受信される。バッファ６８は、Ｖ＋ノード３４に接続されており、バッファ７０は、Ｖ−ノード３６に接続されており、各バッファ６８、７０は、図示するようにオペアンプ７２に接続されている。
【００５８】
図６に示す抵抗器の値は、単なる例にすぎず、本発明の要旨から逸脱することなく、所望するように変えることができることに留意すべきである。オペアンプ７２の出力は、図示のように、コンパレータ６４、６６に接続されており、よって入力信号ＩＮＰ、ＩＮＮの開始および終了を識別するように、出力プレート２２、２４の電圧変化とＰ＿ＲＥＦおよびＮ＿ＲＥＦとを比較できる。
【００５９】
より詳細に説明すれば、Ｖ＋＞Ｐ＿ＲＥＦおよびＶ−＜Ｎ＿ＲＥＦと判断された場合、ラッチ回路３９（このラッチ回路は、１対のクロス結合されたＮＡＮＤゲート７４によって形成できる）にリセット信号が送られ、従って出力信号５４が発生される。Ｖ＋＜Ｎ＿ＲＥＦおよびＶ−＞Ｐ＿ＲＥＦと判断された場合、ラッチ回路３９にリセット信号が送られ、ラッチ信号は入力信号ＩＮＰ、ＩＮＮの終了を表示すると共に、出力信号５４をターンオフする。
【００６０】
こうして発生された出力信号は、ドライバーＩＣ５８のドライバーステージによって受信され、次にドライバーＩＣは、パワー半導体デバイスにゲートドライブ信号を提供する。
【００６１】
次に図６、図７Ａ〜図７Ｅを参照する。ポイントＡ（図７Ａ）において、入力プレート２２および入力プレート２０において、入力信号ＩＮＰおよびＩＮＮはそれぞれ受信されると、出力プレート２２上の電圧３８および出力プレート２４上の電圧は低下する。また、入力信号ＩＮＰおよび入力信号ＩＮＮの終了時に、それぞれ出力プレート２２の電圧および出力プレート２４の電圧は上昇する。
【００６２】
ポイントＢ（図７Ｂ）において、図示のようなバッファ６８の出力６８’およびバッファ７０の出力７０’は、出力プレートの電圧変化と対照的となっている。
【００６３】
ポイントＣ（図７Ｃ）において、バッファ６８、７０の出力は、オペアンプ７２により受信され、次に、オペアンプは、入力信号ＩＮＰ、ＩＮＮの開始および終了をそれぞれ示すＶ＋信号およびＶ−信号を発生する。次に、ポイントＤ（図７Ｄ）において、コンパレータ６４、６６による論理演算により、セット信号５２およびリセット信号５６が発生させられる。その後、ラッチ回路３９は、図７Ｅに示されるような出力信号５４を発生する。
【００６４】
次に、図８Ａおよび図８Ｂを参照する。ノイズに起因する信号が生じる結果、出力プレート２２、２４において、同一方向の電圧変化が生じる（図８Ａ）。かかる信号の組み合わせに応答し、オペアンプ７２は、信号を発生しないので、出力回路１２による出力信号の最終的な発生を効果的にブロックする。
【００６５】
図６は、高電圧側ドライバーステージと組み合わせて使用できる出力回路１２しか示していない。しかしながら、本発明は、高電圧側ドライバーステージだけに限定されるものではなく、同じように、低電圧側ドライバーとも組み合わせることができる。
【００６６】
以上、本発明の特定の実施例と関連して、本発明について説明したが、当業者には、その他の多くの変形例および変更例、並びに他の使用も明らかであると思う。従って、本発明は、本明細書の特定の開示だけに限定されるものでなく、特許請求の範囲のみに限定されるものである。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施例に係わるレベルシフト方式のトップレベルのブロック図を示す。
【図２Ａ】本発明の好ましい実施例に係わる信号バイアス回路を示す。
【図２Ｂ】本発明の好ましい実施例に係わる回路のエッジトリガーロジック部分と信号バイアス回路との協働関係を示す。
【図３】好ましい実施例に係わる回路におけるエッジトリガー信号を再構成するための回路を示す。
【図４】本発明に係わる信号再構成およびノイズブロック方式を示す。
【図５】本発明に係わる回路の好ましいアプリケーションを略図で示す。
【図６】本発明の別の実施例を示す。
【図７Ａ】第２実施例に係わる回路内で実施される信号再構成方式を示す。
【図７Ｂ】第２実施例に係わる回路内で実施される信号再構成方式を示す。
【図７Ｃ】第２実施例に係わる回路内で実施される信号再構成方式を示す。
【図７Ｄ】第２実施例に係わる回路内で実施される信号再構成方式を示す。
【図７Ｅ】第２実施例に係わる回路内で実施される信号再構成方式を示す。
【図８Ａ】第２実施例に係わる回路内で実施されるノイズブロック方式を示す。
【図８Ｂ】第２実施例に係わる回路内で実施されるノイズブロック方式を示す。
【符号の説明】
【００６８】
１０ 入力回路
１２ 出力回路
１４、１６ コンデンサ
１８、２０ 入力プレート
２２、２４ 出力プレート
２６ 信号バイアス部分
２８ エッジトリガー信号検出部分
３０ 信号再構成部分
３２ バッファ出力部分
３４、３６ ノード
【特許請求の範囲】
【請求項１】
第１のアースを基準とする入力回路と、
パワー半導体デバイスを作動させるための、第２のアースを基準とする出力回路と、
前記入力回路に電気的に接続された入力プレートおよび前記出力回路に電気的に接続された出力プレートとを有する少なくとも１つのコンデンサとを備える回路装置。
【請求項２】
前記入力回路に電気的に接続された入力プレート、および前記出力回路に電気的に接続された出力プレートを含む別のコンデンサを更に備える、請求項１記載の回路装置。
【請求項３】
前記出力回路は、信号バイアス部分と、エッジトリガー信号検出部分と、信号再構成部分とを含む、請求項１記載の回路装置。
【請求項４】
前記信号バイアス部分は、前記入力回路から、前記コンデンサの入力プレートへの入力信号に基づき、基準信号を発生するようになっている、請求項３記載の回路装置。
【請求項５】
前記エッジトリガー信号検出部分は、前記信号バイアス部分が発生した基準信号に基づき、前記入力信号の開始および終了を検出し、前記エッジトリガー信号検出部分が前記入力信号の開始を検出したときに、エッジ識別信号を発生するとともに、前記入力信号の前記信号を検出したときに、エッジ識別信号を発生するようになっている、請求項４記載の回路装置。
【請求項６】
前記信号再構成部分は、前記エッジ識別信号に基づき、出力信号を発生するようになっている、請求項５記載の回路装置。
【請求項７】
前記出力回路は、信号再構成に先立ち、ノイズをフィルタ除去するためのブランキングフィルタを更に備えている、請求項６記載の回路装置。
【請求項８】
前記出力回路は、バッファ化された出力部分を更に含む、請求項６記載の回路装置。
【請求項９】
相補的入力信号を発生できるとともに、第１のアースを基準とする入力回路と、
パワー半導体デバイスを作動させるための、第２のアースを基準とする出力回路と、
前記相補的入力信号のうちの１つを受信するよう、前記入力回路に電気的に接続された入力プレート、および前記出力回路に電気的に接続された出力プレートを備える第１コンデンサと、
前記相補的入力信号のうちの他方の１つを受信するよう、前記入力回路に電気的に接続された入力プレート、および前記出力回路に電気的に接続された出力プレートを有する第２コンデンサとを備える回路装置。
【請求項１０】
前記入力回路は、信号バイアス部分と、エッジトリガー信号検出部分と、信号再構成部分とを含む、請求項９記載の回路装置。
【請求項１１】
前記信号バイアス部分は、前記第１コンデンサの出力プレートの電圧変化に基づく基準信号、および前記第２コンデンサの出力プレートの電圧変化に基づき基準信号を発生するようになっている、請求項１０記載の回路装置。
【請求項１２】
前記エッジトリガー信号検出部分は、前記出力プレートの電圧の各変化に基づくエッジ識別信号を発生するようになっている、請求項１１記載の回路装置。
【請求項１３】
前記エッジ再構成部分は、前記エッジ識別信号に基づく出力信号を発生するようになっている、請求項１１記載の回路装置。
【請求項１４】
前記出力回路は、前記出力信号の発生に先立ち、ノイズをフィルタ除去するためのブランキングフィルタを更に含む、請求項１３記載の回路装置。
【請求項１５】
前記出力回路は、バッファ化された出力部分を更に含む、請求項１３記載の回路装置。
【請求項１６】
前記信号再構成部分は、ノイズに関連する前記出力プレートの電圧変化と、前記相補的入力信号に関係する出力プレートの電圧変化とを区別できるようになっている、請求項１３記載の回路装置。
【請求項１７】
第１アース電圧を基準とする入力回路と、第２アース電圧を基準とするパワー半導体デバイスを作動させるための出力回路とを容量結合するステップと、
前記出力回路における前記入力回路からの入力信号の開始を検出するステップと、
前記入力信号の終了を検出するステップと、
前記検出ステップに基づき、出力信号を再構成するステップとを有する、高電圧側レベルシフトを行う方法。
【請求項１８】
前記入力信号の開始の検出に応答し、ラッチ回路へセット信号を送り、前記入力信号の終了の検出に応答して、前記ラッチ回路へリセット信号を送ることを特徴とする、請求項１７記載の方法。
【請求項１９】
ノイズに応答し、前記ラッチ回路に信号を送らないことを特徴とする、請求項１８記載の方法。
【請求項２０】
ドライバー回路のドライバーステージに前記出力信号を送ることを特徴とする、請求項１７記載の方法。
【請求項１】
第１のアースを基準とする入力回路と、
パワー半導体デバイスを作動させるための、第２のアースを基準とする出力回路と、
前記入力回路に電気的に接続された入力プレートおよび前記出力回路に電気的に接続された出力プレートとを有する少なくとも１つのコンデンサとを備える回路装置。
【請求項２】
前記入力回路に電気的に接続された入力プレート、および前記出力回路に電気的に接続された出力プレートを含む別のコンデンサを更に備える、請求項１記載の回路装置。
【請求項３】
前記出力回路は、信号バイアス部分と、エッジトリガー信号検出部分と、信号再構成部分とを含む、請求項１記載の回路装置。
【請求項４】
前記信号バイアス部分は、前記入力回路から、前記コンデンサの入力プレートへの入力信号に基づき、基準信号を発生するようになっている、請求項３記載の回路装置。
【請求項５】
前記エッジトリガー信号検出部分は、前記信号バイアス部分が発生した基準信号に基づき、前記入力信号の開始および終了を検出し、前記エッジトリガー信号検出部分が前記入力信号の開始を検出したときに、エッジ識別信号を発生するとともに、前記入力信号の前記信号を検出したときに、エッジ識別信号を発生するようになっている、請求項４記載の回路装置。
【請求項６】
前記信号再構成部分は、前記エッジ識別信号に基づき、出力信号を発生するようになっている、請求項５記載の回路装置。
【請求項７】
前記出力回路は、信号再構成に先立ち、ノイズをフィルタ除去するためのブランキングフィルタを更に備えている、請求項６記載の回路装置。
【請求項８】
前記出力回路は、バッファ化された出力部分を更に含む、請求項６記載の回路装置。
【請求項９】
相補的入力信号を発生できるとともに、第１のアースを基準とする入力回路と、
パワー半導体デバイスを作動させるための、第２のアースを基準とする出力回路と、
前記相補的入力信号のうちの１つを受信するよう、前記入力回路に電気的に接続された入力プレート、および前記出力回路に電気的に接続された出力プレートを備える第１コンデンサと、
前記相補的入力信号のうちの他方の１つを受信するよう、前記入力回路に電気的に接続された入力プレート、および前記出力回路に電気的に接続された出力プレートを有する第２コンデンサとを備える回路装置。
【請求項１０】
前記入力回路は、信号バイアス部分と、エッジトリガー信号検出部分と、信号再構成部分とを含む、請求項９記載の回路装置。
【請求項１１】
前記信号バイアス部分は、前記第１コンデンサの出力プレートの電圧変化に基づく基準信号、および前記第２コンデンサの出力プレートの電圧変化に基づき基準信号を発生するようになっている、請求項１０記載の回路装置。
【請求項１２】
前記エッジトリガー信号検出部分は、前記出力プレートの電圧の各変化に基づくエッジ識別信号を発生するようになっている、請求項１１記載の回路装置。
【請求項１３】
前記エッジ再構成部分は、前記エッジ識別信号に基づく出力信号を発生するようになっている、請求項１１記載の回路装置。
【請求項１４】
前記出力回路は、前記出力信号の発生に先立ち、ノイズをフィルタ除去するためのブランキングフィルタを更に含む、請求項１３記載の回路装置。
【請求項１５】
前記出力回路は、バッファ化された出力部分を更に含む、請求項１３記載の回路装置。
【請求項１６】
前記信号再構成部分は、ノイズに関連する前記出力プレートの電圧変化と、前記相補的入力信号に関係する出力プレートの電圧変化とを区別できるようになっている、請求項１３記載の回路装置。
【請求項１７】
第１アース電圧を基準とする入力回路と、第２アース電圧を基準とするパワー半導体デバイスを作動させるための出力回路とを容量結合するステップと、
前記出力回路における前記入力回路からの入力信号の開始を検出するステップと、
前記入力信号の終了を検出するステップと、
前記検出ステップに基づき、出力信号を再構成するステップとを有する、高電圧側レベルシフトを行う方法。
【請求項１８】
前記入力信号の開始の検出に応答し、ラッチ回路へセット信号を送り、前記入力信号の終了の検出に応答して、前記ラッチ回路へリセット信号を送ることを特徴とする、請求項１７記載の方法。
【請求項１９】
ノイズに応答し、前記ラッチ回路に信号を送らないことを特徴とする、請求項１８記載の方法。
【請求項２０】
ドライバー回路のドライバーステージに前記出力信号を送ることを特徴とする、請求項１７記載の方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８Ａ】
【図８Ｂ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８Ａ】
【図８Ｂ】
【公表番号】特表２００８−５１７５６２（Ｐ２００８−５１７５６２Ａ）
【公表日】平成２０年５月２２日（２００８．５．２２）
【国際特許分類】
【出願番号】特願２００７−５３８０３８（Ｐ２００７−５３８０３８）
【出願日】平成１７年１０月１９日（２００５．１０．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０３７７６４
【国際公開番号】ＷＯ２００６／０４５０２２
【国際公開日】平成１８年４月２７日（２００６．４．２７）
【出願人】（５０４３９２０８３）インターナショナル レクティファイアー コーポレイション (107)
【Ｆターム（参考）】
【公表日】平成２０年５月２２日（２００８．５．２２）
【国際特許分類】
【出願日】平成１７年１０月１９日（２００５．１０．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０３７７６４
【国際公開番号】ＷＯ２００６／０４５０２２
【国際公開日】平成１８年４月２７日（２００６．４．２７）
【出願人】（５０４３９２０８３）インターナショナル レクティファイアー コーポレイション (107)
【Ｆターム（参考）】
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