【課題】電源投入時に出力信号値が不定にならないレベルシフタ回路を提供する。
【解決手段】信号変換回路１１０は、ハイレベル（ＶＤＤＣＯＲＥ）およびローレベル（ＧＮＤ）からなる信号Ｓｉｎを入力し、ハイレベル（ＶＤＤＩＯ）およびローレベル（ＧＮＤ）からなる信号Ｓｏｕｔに変換して出力する。基準電圧生成回路１２０は、ＶＤＤＣＯＲＥよりも低く且つＶＤＤＩＯよりも高い基準電圧Ｖｆを、ＶＤＤＩＯとＧＮＤとの電位差を分圧することによって生成する。電圧比較回路１３０は、ＶＤＤＣＯＲＥが基準電圧Ｖｆよりも低いときはスイッチトランジスタ１１６をオンさせ且つＶＤＤＣＯＲＥが基準電圧Ｖｆに達するとスイッチトランジスタ１１６をオフさせるための制御信号ＦＩＸＯＵＴを生成する。電源投入時、ＶＤＤＣＯＲＥが基準電圧Ｖｆに達するまでは、レベルシフタ回路１００の出力端子が接地され、出力信号Ｓｏｕｔがローレベルに固定される。 （もっと読む）

【課題】ワイヤード接続されたとしても安定した論理レベルを出力端子から出力できるようにする。
【解決手段】抵抗Ｒ４およびＲ５が、出力回路１３（Ａ）のトランジスタＭ２のドレイン−ソース間と、出力回路１３（Ｂ）のトランジスタＭ３のドレイン−ソースを通じて流れる電流の通電経路に直列に接続して構成されている。抵抗Ｒ４およびＲ５の抵抗値が、出力回路１３（Ａ）のトランジスタＭ２がオンしている間において出力回路１３（Ｂ）のトランジスタＭ３がオンしたときのオン抵抗値よりも１桁〜２桁高い値に設定されている。 （もっと読む）

【課題】２つの高電位側電源間の電圧差が大きな場合でもレベルシフト回路を
高速動作させる。
【解決手段】レベルシフト回路３０には、内部電源発生部１、インバータＩＮＶ１、インバータＩＮＶ２、及びインバータＩＮＶ３が設けられる。インバータＩＮＶ１は、第１の高電位側電源Ｖｃｃ１と低電位側電源Ｖｓｓの間に設けられ、入力信号Ｓｉｎを反転した出力信号Ｓ１を出力する。インバータＩＮＶ２は、内部電源生成部から供給され、第１の高電位側電源Ｖｃｃ１よりも電圧の高い第２の高電位側電源Ｖｃｃ２と低電位側電源Ｖｓｓの間に設けられ、出力信号Ｓ１を反転した出力信号Ｓ２を出力する。インバータＩＮＶ３は、第２の高電位側電源Ｖｃｃ２よりも電圧の高い第３の高電位側電源Ｖｃｃ３と低電位側電源Ｖｓｓの間に設けられ、出力信号Ｓ２を反転した出力信号Ｓｏｕｔを出力する。 （もっと読む）

【課題】チップ面積を増大させることなく、かつ入力端子への流入電流がより少ないレベル変換回路を提供する。
【解決手段】ゲート接地回路１０１の出力をソースフォロア回路１０２の入力にカスケード接続し、ソースフォロア回路１０２のソース端子には、レベルシフト回路１０３とソースフォロア負荷抵抗１０４を接続する。ソースフォロア回路１０２は、ハイインピーダンス入力であるため、小さなソースフォロア負荷抵抗を用いても入力端子１１１への流入電流を小さくすることができ、かつ小さなチップ面積を実現できる。 （もっと読む）

【課題】レベルシフトを高速に動作させる。
【解決手段】入力部２は、入力信号の立ち上がりで第１のワンショットパルス信号を生成し、入力信号の立ち下がりで第１のワンショットパルス信号と同極性の第２のワンショットパルス信号を生成し、生成した第１および第２のワンショットパルス信号を出力信号によって消失させる。レベルシフト部３は、第１のワンショットパルス信号の信号レベルを変換するレベル変換回路ＬＳ１と、第２のワンショットパルス信号の信号レベルを変換するレベル変換回路ＬＳ２とを含む。出力反転部４は、レベル変換された第１および第２のワンショットパルス信号に対応して駆動され、出力信号を生成する。保持回路１は、生成された出力信号のレベルを保持する。 （もっと読む）

【課題】異なる電源で動作する複数の回路部への電源の供給状態に拘らず確実に貫通電流の経路を遮断することができるレベルシフト回路を提供する。
【解決手段】電源電圧ＶＤＤ１で動作する入力回路部８と、電源電圧ＶＤＤ２で動作する出力回路部９と、を備え、入力回路部８に、電源電圧ＶＤＤ１で動作し、出力回路部９から入力される制御信号を変換するインバータ回路１３を設け、当該インバータ回路１３の出力を、出力回路部９のＶＤＤ２で動作するインバータ回路１４の出力と共に入力回路部８の制御信号として用いる。 （もっと読む）

【課題】負荷への電圧の供給を開始する際の立ち上がりを高速化することにより、電流の測定を効率的に行うことが可能な電圧印加電流測定回路を提供する。
【解決手段】電圧印加電流測定回路１００は、レンジ２に切り換えられるとサミング点の電位を増幅させて第１、第２基準電圧と比較しこれら第１基準電圧と第２基準電圧の間にあるか否かを判定する。判定した結果、第１基準電圧と第２基準電圧の間にない場合には、回避スイッチ１１１をＯＮとし電流が第２の抵抗器１０８を回避して流れてレンジ１と同様の時定数で高速化されて立ち上がる。判定した結果、第１基準電圧と第２基準電圧の間にある場合には、回避スイッチ１１１をＯＦＦとし第１、第２の抵抗器１０７，１０８を流れて負荷１１４に供給された電流を測定する処理を行う。 （もっと読む）

【課題】低電圧トランジスタを保護するための低電圧源を不要とするとともに、チャネル長変調効果に強いレベルシフト回路を提供する。
【解決手段】レベルシフト回路１００は、定電流回路３０と、カレントミラー回路６０と、高電圧トランジスタＮＨ１と接地との間に設けられた第１ダイオード部４０とを備える。さらに、低電圧トラジスタＮ１と、そのオン・オフに応じて高電源電圧ＶＨを高電圧トランジスタＮＨ２に供給するラッチ回路２０と、低電圧トランジスタＮ１のドレインと接地との間に直列に接続された第２ダイオード部とを備える。 （もっと読む）

【課題】片チャネル構成のブートストラップ方式インバータを用いて負方向レベルシフタを構成する場合に、Ｈｉレベル、Ｌｏレベルともに振幅落ちを防ぎ、十分なレベルの出力を得る。
【解決手段】レベルシフト回路１０は、同一導電型ＴＦＴを用いたブートストラップ方式の負方向レベルシフタ３００の後段に、ブートストラップ方式のバッファ２４０ａおよび２４０ｂを備え、さらにその後段にブートストラップ方式のバッファ２４０ｃを備える。レベルシフタ３００は２入力２出力の形式であり、バッファ２４０ａ、２４０ｂ、および２４０ｃは２入力１出力の形式である。 （もっと読む）

【課題】 制御信号を受信し第１、第２の駆動電圧を発生させるレベルシフタを提供することを目的とする。
【解決手段】 レベルシフタは、第１、第２のキャパシターと、直流バイアス電圧源と接続する給電パスをそれぞれ提供し、前記第１、第２のキャパシターに充電する第１、第２の自己バイアス回路と、を備えてなり、前記第１、第２のキャパシターは前記制御信号をそれぞれ増圧することにより前記第１、第２の駆動電圧を発生させることを特徴とする。さらに、該レベルシフタが発生させた第１、第２の駆動電圧を利用し高電圧レベルの輸出電圧信号を発生させる界面駆動回路を含む映像表示系統も提供した。 （もっと読む）

【課題】電源電圧を制御する回路ブロックを流用する場合に貫通電流を防止するためのインターフェースの再設計の手間を緩和する。
【解決手段】第１ノードと第２ノードとの間の電位差である第１電圧の第１電源が供給される第１回路ブロック（BLK2）、及び第１回路ブロックの出力を第１回路ブロックの外部に送信するための第１変換回路（MIO4）を備える第１チップ（CHP1）と、第３ノードと第４ノードとの間の電位差である第２電圧の第２電源が供給される第２回路ブロック、及び第１変換回路からの出力を前記第２電圧に変換して第２回路ブロックに送信するための第２変換回路とを備える第２チップ（CHP2）とを有する。前記第１回路ブロックは、第１電源が供給される第１モードと第１電源が供給されない第２モードとを有し、第１変換回路は、第１回路ブロックが第２モードの場合は、第１ノード又は第２ノードの電位を前記第２変換回路に送信する。 （もっと読む）

【解決手段】 レベルシフタ１００は、反転回路１０４と、クロス接続されたレベルシフティングラッチ１０２と、ＳＲロジックゲートラッチ１０３と、を含んでいる。レベルシフティングラッチの第１、第２出力は、ＳＲラッチのセット（Ｓ）およびリセット（Ｒ）入力に接続されている。反転回路（これは第１電源電圧ＶＤＤＬによって電力供給される）は、レベルシフティングラッチの第１入力上に入力信号の非反転の形態を供給し、レベルシフティングラッチの第２入力上に入力信号の反転された形態を供給する。入力信号のローからハイへの変化はＳＲラッチをリセットし、ハイからローへの変化はＳＲラッチをセットする。本レベルシフタのデューティサイクル歪みスキューは電圧、工程、および温度のコーナーにわたって５０ピコ秒未満であり、また、本レベルシフタはＶＤＤＬの公称値の４分の１を越える電源電圧マージンを有する。 （もっと読む）

【課題】従来の装置のより高い周波数で動作できないという問題を煩わないレベル・シフトのためのシステムおよび方法を提供する。
【解決手段】２進信号をレベル・シフトする方法は、ＡＣ成分と第１電圧の第１共通モード成分とを有する入力２進信号を受け取ることを含む。ＡＣ成分は第１共通モードから分離される。第２電圧の第２共通モード成分はＡＣ成分に加えられる。ＡＣ成分と第２電圧の第２共通モード成分とを有する２進出力信号が提供される。負荷サイクル補償（ＤＣＣ）が行われる。本方法は、第１モードまたは第２モードのいずれかで交互に動作することを含む。第１モードにおいて、ＤＣＣが行なわれ、第２モードにおいて、ＤＣＣが行なわれない。 （もっと読む）

【課題】回路面積の増大を抑制しつつ、高速な応答性を実現する。
【解決手段】レベルシフト回路１００は、入力信号Ｓｉｎをレベルシフトして出力信号Ｓｏｕｔを生成する。第１レベルシフタ１０は、入力信号Ｓｉｎをレベルシフトし、ポジティブエッジに対する応答がネガティブエッジに対する応答よりも高速である。第２レベルシフタ２０は、入力信号Ｓｉｎをレベルシフトし、ネガティブエッジに対する応答がポジティブエッジに対する応答よりも高速である。出力部３０は、第１レベルシフタ１０、第２レベルシフタ２０の出力信号Ｓ１、Ｓ２を受け、第１レベルシフタ１０の出力信号Ｓ１の高速に遷移するエッジと、第２レベルシフタ２０の出力信号Ｓ２の高速に遷移するエッジにもとづいて、出力信号Ｓｏｕｔを生成する。 （もっと読む）

【課題】消費電流を低減した電圧レベル変換回路を提供する。
【解決手段】第１電圧の入力信号を入力する入力端子１と、第２電圧の出力信号を出力する出力端子２と、入力端子１と接続される第１のレベルシフトユニット３と、第１のレベルシフトユニット３の出力信号が入力されるインバータ１３と、入力端子１と接続されるインバータ１０と、インバータ１０の出力信号が入力される第２のレベルシフトユニット４と、ドレインが共通に構成されたＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４と、を備え、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４のゲートをインバータ１３及び第２のレベルシフトユニット４に接続し、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４のドレインを出力端子２に接続した。 （もっと読む）

【目的】高電圧電源端子に過大な負電圧やＥＳＤサージが印加された場合でも破壊や誤 動作を起こさないレベルシフト回路と半導体装置を提供すること。
【解決手段】レベルシフト抵抗７１と、このレベルシフト抵抗７１と接続する電流制限 抵抗７３と、この電流制限抵抗７３とドレインが接続するｎチャネルＭＯＳＦＥＴ４１ とで構成され、レベルシフト抵抗７１と電流制限抵抗７３の間をレベルアップ回路の出 力部１０１とする。この電流制限抵抗７３を設けることで過大な負電圧やＥＳＤサージ で流れる電流を制限してレベルシフト回路の破壊や誤動作を防止する。
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【課題】低電圧ドメインがパワーダウンされる際の漏れ電流又は直流電流を防止する、装置及び方法を提供すること。
【解決手段】低電圧ドメインと高電圧ドメインの間に接続された、電圧遷移回路が含まれる。そのような電圧遷移回路は、低電圧ドメインがパワーダウンされる際の漏れ電流を防止するための回路構成要素を含む。 （もっと読む）

【課題】サージによる悪影響を抑制しつつ、素子数を低減して小型化が可能なレベルシフト回路を提供すること。
【解決手段】ＧＮＤ電位と所定電位Ｖｓとの間で複数のキャパシタＣ１１〜Ｃ１ｎが直列に接続された第１キャパシタ部２ｂと、第１キャパシタ部２ｂの所定電位側に接続される第１トリガ出力部５と、第１キャパシタ部２ｂのＧＮＤ電位側に接続される入力端子１と、ＧＮＤ電位と所定電位との間で複数のキャパシタＣ１〜Ｃｎが直列に接続された第２キャパシタ部２ａと、第２キャパシタ部２ａの所定電位側に接続される第２トリガ出力部４と、第２キャパシタ部２ａのＧＮＤ電位側において入力端子１との間に接続される反転入力素子３と、第１トリガ出力部５の出力と第２トリガ出力部４の出力とが入力されるＳＲラッチ回路８とを備え、ＳＲラッチ回路８から出力が取り出される。 （もっと読む）

【課題】プロセスバラツキを受けることなく入力電圧を所定電圧シフトした出力電圧が得られるＶｔｈシフト回路を提供すること。
【解決手段】高電位電源ＡＶＤに接続された定電流源１１と低電位電源ＡＶＳとの間には第１及び第２のトランジスタＴ１，Ｔ２が直列接続される。また、定電流源１１と低電位電源ＡＶＳとの間は第３〜第５のトランジスタＴ３〜Ｔ５が直列接続される。第１のトランジスタＴ１のゲートには入力電圧Ｖｉが供給され、第３のトランジスタＴ３はゲートとドレインを互いに接続した。第４のトランジスタＴ４はゲートとドレインを互いに接続し、かつ、第５のトランジスタＴ５のドレインを接続した。トランジスタＴ２及びトランジスタＴ５は、ゲートが互いに接続されるとともにトランジスタＴ２のドレインに接続されてカレントミラー回路を構成する。そして、接続されたトランジスタＴ４，Ｔ５のドレイン電圧を出力電圧Ｖｏとして出力する。 （もっと読む）

【課題】第１及び第２デバイスの信号の出力タイミングを調整することができる。
【解決手段】中継装置２０は、制御部１２による信号の出力開始を検出してＲＳラッチ２８がラッチするか、記憶素子１６ａによる信号の出力開始を検出してＲＳラッチ４８がラッチするかのいずれかを行い、制御部１２側がラッチされているときに記憶素子１６ａへ信号を第２バッファ４２が出力し、記憶素子１６ａ側がラッチされているときに制御部１２へ信号を第１バッファ２２が出力する。また、制御部１２及び記憶素子１６ａが同時に信号出力を開始したときに、ＯＲ回路４７が制御部１２以外のラッチをクリアし、制御部１２及び記憶素子１６ａが信号を出力しないとラッチをすべてクリアする。このように、制御部１２を優先的にラッチし、制御部１２及び記憶素子１６ａのいずれかから信号が出力されると他方のデバイスへ信号を出力する。 （もっと読む）