【課題】入力信号の組合せにより充電経路の平均数が異なるため、及び後段のゲートの動作タイミングが異なるために生じる電力消費波形の変化を低減する。
【解決手段】論理回路１は、入力信号Ｘ、Ｙと乱数信号ｒとに基づいて生成される出力論理状態を出力線Ｚ１に出力する論理演算回路１０と、制御信号ｅｎ１に応じて出力線Ｚ１の出力状態を制御し、論理演算回路１０の出力論理状態を無効とする出力無効状態である場合に、出力線Ｚ１から電源線ＶＤＤに通じる経路を遮断し、電源線ＶＤＤの電位により出力線Ｚ１を充電する出力制御部２０と、出力線Ｚ１の出力状態に基づいて出力する状態を無効とするマスク状態に、制御信号ｅｎ２に応じて切り替える出力段回路３０とを備える。 （もっと読む）

【課題】単独の動作モード信号で動作モードを切り替えるコンパレータ回路において、コンペアモードでコンパレータ回路の出力値が確定した後も、入力部から出力部に向けて不要な電流が流れてしまう。
【解決手段】本発明の集積回路では、コンパレータ回路に、入力部および出力部の間の、リーク電流が通る電流パスに含まれるトランジスタを制御する論理回路を追加する。この論理回路は、動作モード信号と、コンパレータ回路の出力信号とを入力し、コンパレータ回路の出力信号が確定した後は電流パスを遮断状態にする。 （もっと読む）

【課題】回路本体のリーク電流を速やかに低減させる。
【解決手段】半導体集積回路１００は、回路本体１０１、回路本体１０１の電源端１０１ｂに接続された疑似電源線ＶＡ、疑似電源線ＶＡにＮチャネルＭＯＳトランジスタＭＳ１を介して接続された低電位電源線Ｖ１、回路本体１０１の電源端１０１ａに接続された高電位電源線Ｖ２、導通時に疑似電源線ＶＡと高電位電源線Ｖ２との電位差を小さくするように疑似電源線ＶＡ及び低電位電源線Ｖ１に接続されたダイオードＤＩ１、及び疑似電源線ＶＡ及び高電位電源線Ｖ２に接続されたＰチャネルＭＯＳトランジスタＭＳ２を備える。 （もっと読む）

【課題】安定したレベル変換を行う。
【解決手段】回路ブロック２１，２２は、それぞれ、ノードＮ１４、Ｎ１５に現れる電位０Ｖと電位ＨＶとにより２つの論理値０，１が表される高電圧の論理信号を、電位ＶＧと電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される低電圧の論理信号に変換し、出力端子Ｐoutから、この論理信号を出力する。回路ブロック２２の各トランジスタは、回路ブロック２１のそれらを逆極性の素子で置き換えた形となっており、電位ＶＧを変化させたときに回路ブロック２１，２２のいずれかの動作が困難になった場合でも、もう一方が正常に動作する。このため、安定したレベル変換を行うことができる。 （もっと読む）

【課題】動作電圧が互いに異なる半導体チップを接続して用いる場合、双方に、自身の動
作電圧と異なる電圧で動作する入出力バッファ回路を設ける必要があり、チップ面積が大
きくなってしまう。
【解決手段】本発明にかかる半導体装置は、第１電源電圧で動作する第１半導体チップと、前記第１電源電圧よりも低い第２電源電圧で動作し、当該第２電源電圧を前記第１半導体チップに供給する第２半導体チップとを有することを特徴とする。又は、かかる半導体装置の製造に用いるのに好適な半導体チップとして、本発明にかかる半導体チップは、互いに直列に接続され、互いに相補的にオンとオフが切り替わる第１および第２トランジスタを有し、第１外部端子へ信号を出力する出力回路と、前記第１および第２トランジスタと直列に接続され、第２外部端子にゲート電極が接続された第３トランジスタとを有することを特徴とする。 （もっと読む）

【課題】回路を通常の動作していない状態からスタンバイ状態に変える、及び、回路全体は通常の動作をしていない状態だがバイアス条件を変える、という具合に条件を変化させることでストレスを緩和する。
【解決手段】スタンバイ制御信号が活性状態のとき、前記タイマー回路からのタイマー出力信号に基づき、機能回路部３０の論理状態を所定時間毎に変えるＭＯＤＥ制御信号を生成するモード制御回路２０と、機能回路部３０の出力信号を受け前記出力信号の出力を制御する出力制御回路５０と、を備え、出力制御回路５０はＭＯＤＥ制御信号をＤｅｌａｙ回路４０で遅延させて生成されるＤｅｌａｙ出力信号に基づき、機能回路部３０がＭＯＤＥ制御信号により論理状態を変えている間、前記機能回路部出力信号を出力に伝達せずに、機能回路部３０がＭＯＤＥ制御信号によって前記論理状態を変える直前の機能回路部出力信号を保持出力する。 （もっと読む）

【課題】第１及び第２入力信号の電圧レベルが変化する範囲に拘わらず、常時、適切なレベルで振幅する出力信号を出力することが可能なレベル変換回路を提供する。
【解決手段】Ｎ型トランジスタ２１、２２を入力差動対として有し、外部から入力される第１及び第２入力信号ＩＮ１、ＩＮ２をＮ型トランジスタ２１、２２のゲートに受ける第１差動増幅部２と、Ｐ型トランジスタ３１、３２を入力差動対として有し、第１及び第２入力信号ＩＮ１、ＩＮ２をＰ型トランジスタ３１、３２のゲートに受ける第２差動増幅部３と、第１及び第２入力信号ＩＮ１、ＩＮ２の電圧レベルを所定の基準電位ＶＲＥＦと比較し、各々の電圧レベルが基準電位ＶＲＥＦよりも高いか否かを判定する入力判定部４と、入力判定部４の判定結果に応じて第１及び第２差動増幅部２、３のいずれか一方の出力を選択する出力選択部５とを備えたレベル変換回路１。 （もっと読む）

【課題】 回路のダイナミックレンジを圧迫しないと共に、チップサイズの増大を抑制することができるバッファリング回路及び増幅回路を提供する。
【解決手段】 入力端子及び出力端子を有するバッファリング回路でドレインが第１電圧ラインに接続され、ソースが前記出力端子に接続され、ゲートが前記入力端子に接続された第１プルアップドライバと、ソースが前記出力端子に接続され、ゲートが前記入力端子に接続された第２プルアップドライバと、前記第２プルアップドライバのドレインに定電流を供給する定電流回路と、前記出力端子と第２電圧ラインとの間に配置されたプルダウンドライバとを備え、前記プルダウンドライバは、前記定電流回路の定電流から前記第２プルアップドライバに流れる電流を減じた差電流に基づいた電流を流すように構成されている。 （もっと読む）

【課題】
複数の電源を有する半導体集積回路装置において、複数の電源が半導体集積回路装置の外部、内部であるに関わらず、それら電源の立ち上げ順序に依存せずに各回路のオン状態を一意に制御するためのシーケンス制御信号を生成することができる半導体集積回路装置を提供する。
【解決手段】
半導体集積回路装置１００は、第1電源ＶＣＣ１で動作する第１電子回路１２０と、第２電源ＶＣＣ２で動作する第２電子回路１４０と、第1電源ＶＣＣ１および第２電源ＶＣＣ２の電圧の大きさを所定の検知レベルで検出し、第１電子回路１２０のオン動作を制御するためのシーケンス制御信号ＰＳ１、および第２電子回路１４０の所期化を行うためのパワーオンリセット信号ＰＯＲを生成するシーケンス制御回路１８０を備える。 （もっと読む）

【課題】液晶表示パネルを駆動するソースドライバのソースアンプの振幅差偏差を向上する。
【解決手段】液晶表示パネルを駆動するソースドライバ１００が、画素データＤ_ＩＮに対応する階調電圧を出力するＤ／Ａコンバータ２３と、階調電圧に対応する駆動電圧を出力するソースアンプ２５とを備えている。ソースアンプ２５は、第１及び第２ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２を含むＮＭＯＳ差動対と、第１及び第２ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２を含むＰＭＯＳ差動対と、ＮＭＯＳ差動対とＰＭＯＳ差動対に流れる電流に応じて駆動電圧を出力する出力回路部（２，３）と、第１及び第２入力レベル変換回路４、５とを備えている。第１及び第２入力レベル変換回路４、５は、ソースアンプ２５に入力される階調電圧と、ソースアンプ２５の入力にフィードバックされる駆動電圧とに対し、駆動電圧の極性及び／又は階調電圧に応じて入力レベル変換を行う。 （もっと読む）

【課題】カップリングノイズを減少させることができる半導体メモリのデータ出力回路およびその制御方法を提供すること。
【解決手段】複数のグローバルラインと、複数のデータを互いに異なるタイミングで複数のグローバルラインに出力するように構成されたセンスアンプブロックと、複数のグローバルラインを介して伝送された複数のデータを互いに異なるタイミングでラッチするように構成されたパイプラッチブロックと、アドレス信号を用いてセンスアンプブロックの出力タイミングとパイプラッチブロックのラッチタイミングとを制御するように構成された制御部とを備えることを特徴とする。 （もっと読む）

【課題】動作電流を変えても直流出力電圧の変わらない差動論理回路及び分周回路、さらには、周波数シンセサイザにおける動作電流の調整方法を提供する。
【解決手段】複数対の差動論理信号を入力し論理演算を行ってその結果を一対の差動信号出力端子から出力する差動論理部と、差動論理部に電流を供給する電流源回路であって前記電流の大きさが制御可能な電流源回路と、差動信号出力端子に接続された負荷回路と、負荷回路に接続され、一対の差動信号出力端子の直流出力電圧が一定の電圧になるように負荷回路の負荷を制御する負荷制御回路と、を備える。 （もっと読む）

【課題】自身の電源電位より高い電位のみならず、自身の接地電位ＧＮＤより低い電位が印加されても、トランジスタ素子の破壊や、電流の流れ込み、流れ出しを防止することを目的としている。
【解決手段】出力端子から当該出力回路への電流の流れ込みを防止する第一のリーク電流防止回路と、当該出力回路から前記出力端子への電流の流れ出しを防止する第二のリーク電流防止回路と、前記出力端子に当該出力回路の電源電圧よりも高い電圧が印加されたとき、前記第一のリーク電圧防止回路を動作させ、前記出力端子に接地電圧よりも低い電圧が印加されたとき、前記第二のリーク電流防止回路を動作させる選択回路と、を有する。 （もっと読む）

【課題】貫通電流を防止するレベルシフト回路
【解決手段】従来のレベルシフト回路にＰＭＯＳトランジスタＭＰ３およびＭＰ４ならびにレベルシフト回路の出力信号をフィードバックするスイッチ制御回路を追加することで、従来回路の問題点であった貫通電流の流れる時間を減らし、消費電力を低減させ、かつ実装面積の増加を抑えながら高速動作させる。 （もっと読む）

【課題】どの条件下でも一定のパルス幅で駆動する電源回路を提供する
【解決手段】電源回路１０は、外部回路２０と接続可能である。電源回路１０は、一定の内部電圧を外部回路２０に印加するフィードバック回路１２と、パルスのパルス幅に応じた電荷を外部回路２０に供給する電荷供給回路１４と、外部回路２０のオペレーションに対応するオペレーション状態に依存しない一定のパルスを電荷供給回路１４に供給する電源制御回路１６と、備える。 （もっと読む）

【課題】
内部電源回路からの内部電源電圧が安定状態となり、レベルシフタの入力が適正となった後に、レベルシフタを活性化させるパワーダウンモードの復帰シーケンスを備えた電子回路を提供する。
【解決手段】
電源電圧からシステム電圧を発生するシステム電圧発生回路１０と、システム電圧を供給されて動作する内部回路３０と、入出力回路２４と、内部回路からの信号を入力し、電源電圧の電圧レベルに変換し入出力回路へ出力するレベルシフタ２３と、レベルシフタを制御する制御回路４０とを備え、システム電圧発生回路１０が停止状態から動作状態へ移行するとき、制御回路は内部回路が動作状態であることを判定する第１の判定手段４１と、システム電圧が所定値に達したか、または所定値に収束したかを判定する第２の判定手段４２とを備え、双方の判定手段の結果に基づいてレベルシフタを活性化する構成とした。 （もっと読む）

【課題】スタンバイ時における半導体装置の消費電力を低減する。
【解決手段】電源線ＶＤＤＴＬ，ＶＳＳＴＬ間に接続された回路ブロック１０Ａと、電源線ＶＤＤＴＬ，ＶＳＳＬ間又は電源線ＶＤＤＬ，ＶＳＳＴＬ間に接続された回路ブロック１０Ａの出力信号を受ける論理回路１０Ｂ−１と、電源線ＶＤＤＬ，ＶＳＳＬ間に接続された論理回路１０Ｂ−１の出力信号を受ける回路ブロック２０と、を備える。電源線ＶＤＤＴＬ，ＶＳＳＴＬ間には、アクティブ状態においては第１の電圧、スタンバイ状態においては第１の電圧よりも低い第２の電圧が供給され、電源線ＶＤＤＬ，ＶＳＳＬ間には、アクティブ状態及びスタンバイ状態のいずれにおいても第１の電圧が供給される。これにより、サブシュレッショルド電流低減を維持しつつ、クリティカルパスの高速化を実現することが可能となる。 （もっと読む）

【課題】小振幅信号を高速に増幅して出力し、かつ、消費電力の少ないアンプを備える半導体装置を提供する。
【解決手段】クロックに同期してデータが更新される小振幅信号を受信するアンプ部と、アンプ部の出力に接続された出力部と、を備え、アンプ部はクロックに同期して小振幅信号の論理レベルが遷移しうるタイミングで電流源の電流を増加し、遷移しないタイミングで電流を減少する。出力部はクロックに同期してアンプ部の出力データの論理レベルが遷移しうるタイミングで出力インピーダンスを低下させて高速に負荷を駆動すると共に、論理レベルが遷移しないタイミングで出力インピーダンスを増加させて貫通電流が流れることを防ぐ。 （もっと読む）

【課題】 負荷が大きい信号線に起因する消費電力を低減して半導体集積回路の低消費電力化を実現する。
【解決手段】 負荷が大きい信号線ＧＬ２１を負論理のパルス信号である入力信号Ｓ２１に応じて駆動する駆動回路ＤＣ２１は、ｐＭＯＳトランジスタＴＤ２１、ＴＤ２２を有する。ｐＭＯＳトランジスタＴＤ２１は、ソースおよびドレインがそれぞれ信号線ＧＬ２１および接地線ＶＳＳに接続され、ゲートが入力信号Ｓ２１を受ける。ｐＭＯＳトランジスタＴＤ２２は、ソースおよびドレインがそれぞれ電源線ＶＤＤおよび信号線ＧＬ２１に接続され、ゲートが入力信号Ｓ２１の反転信号を受ける。 （もっと読む）

【課題】フリーホイールダイオードを用いることなく、より低い電圧のアンダーシュートでも低減できるリンギング抑制回路を提供する。
【解決手段】電源と信号線１２Ｐとの間に接続されるＮチャネルＭＯＳＦＥＴ１９と、信号線１２Ｍとグランドとの間に接続されるＰチャネルＭＯＳＦＥＴ２０とを備え、リンギング抑制回路１８は、信号線１２Ｐ，１２Ｍの電位と、それぞれに対応するＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０のゲートに付与される電位との差に応じてＮチャネルＭＯＳＦＥＴ１９及びＰチャネルＭＯＳＦＥＴ２０をオンさせて、信号線１２Ｐ，１２Ｍに発生しようとするリンギングの抑制を図る。 （もっと読む）